KR100794658B1 - 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지 - Google Patents

반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지 Download PDF

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Abstract

반도체 칩의 제조 방법, 이에 의해 형성된 반도체 칩 및 이를 포함하는 칩 스택 패키지를 개시한다. 이 방법에 따르면, 스크라이브 라인 영역에 위치하는 반도체 기판을 패터닝하여 칩 영역에 위치하는 반도체 기판과 이격되는 반도체 지주를 형성하며, 반도체 지주를 외부 접속 단자의 매개체로 사용하므로, 공정을 단순화할 수 있다. 또한 반도체 지주를 형성할 때 반도체 기판으로의 이격거리를 임의대로 조절하기가 용이하여 누설전류를 확실히 방지할 수 있다. 또한 반도체 지주의 형태나 크기를 후속의 범프의 형태나 크기에 맞게 조절하기가 용이하여 신뢰성을 향상시킬 수 있다.
칩 스택 패키지

Description

반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를 포함하는 칩 스택 패키지{Method of forming semiconductor chip, the semiconductor chip so formed and chip stack package having the same}
도 1 내지 도 4는 본 발명의 일 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 평면도들이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따라 형성된 칩 스택 패키지의 단면도이다.
도 13은 본 발명의 다른 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 평면도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 단면도들이다.
도 16은 본 발명의 다른 실시예에 따라 형성된 칩 스택 패키지의 단면도이다.
본 발명은 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를 포함하는 칩 스택 패키지에 관한 것이다.
전자 제품이 소형, 경량화 및 고속화 그리고 고용량화됨에 따라 반도체 칩패키지에 있어서도 이러한 요구에 부응하여 기존의 와이어 본딩 방법을 적용하지 않는 플립 칩, 웨이퍼 레벨 패키지, 웨이퍼 레벨 스택 등 다양한 패키지 방법이 개발되고 있다.
특히, 반도체 칩 내에 형성되는 쓰루 비아를 이용하여 반도체 칩들을 전기적으로 직접 연결하는 칩 스택 패키지의 경우, 배선 길이의 단축으로 인해 고성능, 고속도 및 저전력이 가능하고, 소형화에 유리하다.
한편 칩 스택 패키지에 내장되는 반도체 칩을 형성하는 종래의 방법은 다음과 같다. 반도체 칩의 가장 자리에 접속 구멍을 형성하고, 접속 구멍 안에 금속막으로 채워 넣고 연마한다. 그러나, 접속 구멍 안을 금속막을 채우기 전에, 접속 구멍 안에, 누설전류를 방지하기 위한 절연막, 금속의 확산을 막기 위한 장벽 금속막, 그리고 금속막을 용이하게 형성하기 위한 시드막등을 콘포말하게 형성해야 한다. 따라서 종래의 반도체 칩을 형성하는 방법은 다양한 막의 증착을 필요로 하여 공정이 복잡해진다. 또한 접속 구멍 내에 형성되는 절연막의 두께는 접속 구멍의 폭에 의해 제한되기에 누설전류를 방지할 수 있는 충분한 두께의 절연막을 형성하는 것이 용이하지 않다.
따라서 본 발명이 이루고자 하는 기술적 과제는 간단하면서도 누설전류를 줄 일 수 있는 반도체 칩의 제조 방법, 이에 의해 형성된 반도체 칩 및 이를 포함하는 칩 스택 피키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩의 제조 방법은 스크라이브 라인 영역에 위치하는 반도체 기판을 패터닝하여 칩 영역에 위치하는 반도체 기판과 이격되는 반도체 지주를 형성하는 것을 특징으로 한다. 이로써, 반도체 지주의 표면에 금속막 패턴을 형성하거나, 반도체 지주에 불순물 이온을 도핑하여 도전체로 만드는 등의 방법으로 상기 반도체 지주를 외부 접속 단자의 매개체로 이용할 수 있다. 따라서 종래와 같이 시드막, 확산방지막, 절연막등의 추가 증착이 필요하지 않으므로 공정을 단순화할 수 있다. 또한 반도체 지주를 형성할 때 반도체 기판으로의 이격거리를 임의대로 조절하기가 용이하여 누설전류를 확실히 방지할 수 있다. 또한 반도체 지주의 형태나 크기를 후속의 범프의 형태나 크기에 맞게 조절하기가 용이하여 신뢰성을 향상시킬 수 있다.
보다 구체적으로 본 발명에 따른 반도체 칩의 형성 방법은 칩 영역과 스크라이브 라인 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 칩 영역의 상기 반도체 기판 상에 본딩 패드를 형성하는 단계; 상기 본딩 패드와 상기 스크라이브 라인 영역을 일부 노출시키되 상기 반도체 기판을 덮는 보호막을 형성하는 단계; 상기 본딩 패드와 접하되 상기 노출된 스크라이브 라인 영역의 상기 반도체 기판을 덮는 재배선을 형성하는 단계; 및 상기 스크라이브 라인 영역에서 상기 재배선 하부에 위치하는 상기 반도체 기판의 일부를 제거하여 상기 재배선과 접하는 반도체 지주를 형성하는 단계를 포함한다.
상기 방법은 상기 반도체 지주의 측벽과 바닥을 덮으며 상기 재배선과 접하는 도전 패턴을 형성하는 단계를 더 포함할 수 있다. 또는/그리고 상기 방법은 이온주입 공정을 진행하여 상기 반도체 지주에 불순물을 주입하는 단계를 더 포함할 수 있다.
상기 방법은 상기 반도체 지주와 상기 반도체 기판 사이를 채우는 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 도전 패턴의 단부는 상기 보호막과 접하도록 형성될 수 있다.
상기 방법으로 형성된 반도체 칩은 반도체 기판 상에 위치하는 본딩 패드; 상기 본딩 패드와 접하며 상기 반도체 기판 가장자리 밖으로 연장되는 재배선; 상기 재배선과 접하며 상기 반도체 기판과 이격되는 반도체 지주; 및 상기 재배선과 상기 반도체 기판 사이에 개재되는 보호막을 포함한다.
상기 반도체 칩은 상기 반도체 지주의 측벽과 바닥을 덮으며 상기 재배선과 접하는 도전 패턴을 더 포함할 수 있다. 또는/그리고 상기 반도체 지주는 불순물 이온으로 도핑될 수 있다.
상기 반도체 칩은 상기 반도체 지주와 상기 반도체 기판 사이를 채우는 절연막을 더 포함할 수 있다. 상기 보호막은 상기 반도체 기판의 가장자리 밖으로 연장되어 상기 도전 패턴과 접할 수 있다.
상기 반도체 칩을 포함하는 칩 스택 패키지는 상기 반도체 칩이 실장되는 실장 기판; 상기 실장 기판과 상기 반도체 지주 사이에 개재되는 범프; 및 상기 실 장 기판의 하부면에 형성된 외부 접속 단자를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 일 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 평면도들이다. 도 5 내지 도 11은 본 발명의 일 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 단면도들이다. 도 5, 6, 7 및 11은 각각 도 1 내지 도 4를 I-I'선으로 자른 단면도에 해당하며, 도 8 내지 도 10은 도 11의 반도체 칩을 형성하는 세부 과정들을 나타내는 단면도들이다.
도 1 및 5를 참조하면, 칩 영역(a)과 스크라이브 라인 영역(b)을 포함하는 반도체 기판(1)을 준비한다. 도 1에는 두 개의 이웃하는 칩 영역(a)들이 배치되어 있지만, 상하 좌우에 반복적으로 배치될 수 있다. 상기 칩 영역들(a)은 스크라이브 라인 영역(b)으로 둘러싸여져 있다. 도시하지는 않았지만, 상기 반도체 기판(1)에는 다양한 트랜지스터들, 배선들, 저항들 및 콘택등 다양한 소자들이 형성되어 있다. 상기 반도체 기판(1) 상에 본딩 패드(5)를 형성한다. 상기 본딩 패드(5)는 상기 다양한 소자들과 전기적으로 연결되어 있다. 상기 본딩 패드(5)는 예를 들면 알 루미늄막을 적층하고 패터닝하여 형성될 수 있다. 상기 본딩 패드(5) 상에 보호막(3)을 적층한다. 상기 보호막(3)은 실리콘 질화막과 폴리이미드의 이중막으로 형성될 수 있다. 상기 보호막(3)은 상기 반도체 기판(1)의 여러 소자들을 외부 습기등으로부터 보호하는 역할을 한다. 상기 보호막(3)을 패터닝하여 상기 칩 영역(a)에서 상기 본딩 패드(5)를 노출시키는 동시에 상기 스크라이브 라인 영역(b)에서 상기 반도체 기판(1)을 일부 노출시킨다.
도 2 및 도 6을 참조하면, 상기 반도체 기판(1) 상에 재배선(7)을 형성한다. 상기 재배선(7)은 구리나 니켈 또는 금 등으로 형성될 수 있으며 전기도금법을 이용하여 형성될 수 있다. 상기 재배선(7)은 상기 본딩 패드(5)와 접하는 동시에 상기 스크라이브 라인 영역(b)에서 노출된 반도체 기판(1)과 접하도록 형성될 수 있다. 상기 재배선(7)은 상기 스크라이브 라인 영역(b)을 가로질러 이웃하는 두개의 칩 영역들에 각각 배치된 본딩패드(5)를 연결하도록 형성될 수 있다.
도 3 및 도 7을 참조하면, 상기 스크라이브 라인 영역(b)에서 상기 반도체 기판(1)을 식각하여 반도체 지주(9)를 형성한다. 상기 반도체 지주(9)를 형성하는 과정은 포토리소그라피 공정과 건식/습식 식각 공정을 이용하여 진행될 수 있다. 또는 레이저 드릴링 공정을 적용할 수도 있다. 상기 반도체 지주(9)를 형성하기 전에 상기 반도체 기판(1)의 뒷면을 갈아내어 두께를 줄일 수 있다. 상기 반도체 지주(9)는 상기 칩 영역(a)의 상기 반도체 기판(1)과 이격되도록 형성된다. 이로써, 상기 반도체 지주(9)와 상기 반도체 기판(1) 사이에 상기 재배선(7)의 일부와 상기 보호막(3)의 일부를 노출시키는 개구부(8)가 형성된다. 상기 반도체 지주(9)는 고 립된 섬 형태로 형성될 수 있으며, 반도체 지주(9)의 크기 및 형태는 범프의 형태 등에 따라 변경될 수 있다. 상기 개구부(8)의 폭은 임의대로 변경될 수 있다. 상기 반도체 지주(9)는 상기 반도체 기판(1)과 동일한 반도체 단결정 구조를 가지며 예를 들면 실리콘 단결정일 수 있다.
상기 반도체 지주(9)는 반도체 칩이 인쇄회로기판과 같은 실장 기판 상에 실장 될 때 지지부 역할을 할 수 있다. 또한 상기 반도체 지주(9) 자체에 고전압이 인가될 때 전기가 통할 수 있어 상기 반도체 지주(9) 자체로도 전극 역할을 할 수 있다. 그러나 도전체에 비해 저항이 크다. 따라서 저항을 낮추기 위하여 다음과 같이 반도체 지주(9)에 도전성을 부여한다.
도 8을 참조하면, 상기 반도체 지주(9)가 형성된 상태에서 상기 반도체 기판(1)의 후면에 금속막(13)을 콘포말하게 형성한다. 상기 금속막(13)은 예를 들면 스퍼터링 방법으로 형성될 수 있다. 상기 금속막(13)은 예를 들면 알루미늄, 티타늄, 탄탈륨 또는 텅스텐 일 수 있다.
도 9를 참조하면, 상기 반도체 기판(1)의 후면에서 상기 금속막(13)의 하부면에 상기 반도체 지주(9)을 덮되 상기 반도체 기판(1)과 이격된 마스크 패턴(11)을 형성한다. 상기 마스크 패턴(11)은 예를 들면 포토레지스트 패턴일 수 있다.
도 4 및 도 10을 참조하면, 상기 마스크 패턴(11)을 식각 마스크로 이용하여 상기 금속막(13)을 식각한다. 이로써 상기 반도체 지주(9)의 하부면과 측벽을 덮는 동시에 상기 재배선(7)과 접하는 금속막 패턴(13a)을 형성한다. 그리고 상기 마스크 패턴(11)을 제거한다. 상기 금속막 패턴(13a)의 단부는 상기 보호막(3)과 접하도록 형성될 수 있다. 이때 상기 보호막(3)은 식각 저지막의 역할을 할 수 있다. 만약 도 10의 상태로 작업이 종료될 경우, 상기 반도체 지주(9)의 무게로 인해 상기 반도체 지주(9)가 상기 재배선(7) 및 상기 보호막(3)으로부터 분리가 될 위험이 존재할 수 있다. 이를 방지하기 위하여 다음과 같은 공정을 진행한다.
도 4 및 도 11을 참조하면, 상기 반도체 기판(1)의 후면에 절연막(15)을 적층하고 연마하여 상기 개구부(8)를 채운다. 상기 절연막(15)은 상기 금속막 패턴(13a)의 두께에 의해 상기 반도체 기판(1)의 후면을 덮도록 잔존할 수 있다. 상기 절연막(15)을 형성 후에, 도 4와 같이 두개의 이웃하는 칩 영역(a) 사이의 스크라이브 라인 영역(b)에서 II-II'선을 따라 반도체 칩을 절단한다. 이로써 하나의 낱개로 이루어진 반도체 칩을 완성할 수 있다. 이렇게 형성된 반도체 칩을 이용하여 도 12에서처럼 칩 스택 패키지를 형성할 수 있다.
도 12를 참조하면, 실장 기판(21) 상에 3개의 반도체 칩들이 차례로 적층되어 있다. 각각의 반도체 칩들은 범프(17)에 의해 서로 연결된다. 상기 범프(17)는 솔더볼일 수 있다. 상기 범프(17)는 다양한 솔더볼 부착 방법들에 의해 형성되거나 전기 도금으로 형성될 수 있다. 상기 범프(17)는 상기 금속막 패턴(13a) 하부면에 부착된다. 하나의 반도체 칩의 하부면에 위치하는 금속막 패턴(13a)에 부착된 범프(17)는 그 하부에 반도체 칩의 재배선(7)과 접하게 된다. 최하부에 위치하는 반도체 칩은 인쇄회로 기판과 같은 실장 기판(21) 상에 범프(17)에 의해 연결된다. 상기 실장 기판(21) 하부에 복수개의 범프(17)들이 위치하여 다른 장치에 부착되게 된다. 상기 실장 기판(21) 상에서 상기 반도체 칩들은 성형 수지로 형성되는 봉지부(19)에 의해 덮이게 되어 외부의 습기나 자극으로부터 보호받게 된다.
도 13은 본 발명의 다른 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 평면도이다. 도 14 및 도 15는 본 발명의 다른 실시예에 따라 반도체 칩을 형성하는 방법을 나타내는 단면도들이다. 도 15는 도 13을 I-I'선으로 자른 단면도이며, 도 14는 도 15의 반도체 칩을 형성하기 위한 세부 과정을 나타내는 단면도이다.
도 3 및 도 7과 같이, 스크라이브 라인 영역(b)에서 반도체 기판(1)을 패터닝하여 반도체 지주(9)와 개구부(8)를 형성한 상태에서, 도 14와 같이 상기 칩 영역(a)의 상기 반도체 기판(1)의 하부면과 측면을 덮되, 스크라이브 라인 영역(b)에서 상기 반도체 지주(9)만을 노출시키는 이온주입 마스크 패턴(12)을 형성한다. 상기 이온주입 마스크 패턴(12)은 예를 들면 포토레지스트 패턴일 수 있다. 그리고 이온주입 공정을 진행하여 불순물 이온(14)을 상기 반도체 지주(9) 내에 도핑한다. 이로써 상기 반도체 지주(9)는 도전성 반도체 지주(9a)로 변한다. 그리고 상기 이온주입 마스크(12)를 제거한다. 만약 도 14의 상태로 작업이 종료될 경우, 상기 도전성 반도체 지주(9a)의 무게로 인해 상기 도전성 반도체 지주(9a)가 상기 재배선(7) 및 상기 보호막(3)으로부터 분리가 될 위험이 존재할 수 있다. 이를 방지하기 위하여 다음과 같은 공정을 진행한다.
도 13 및 도 15를 참조하면, 상기 반도체 기판(1)의 후면에 절연막(15)을 적층하고 연마하여 상기 개구부(8)를 채운다. 상기 절연막(15)은 상기 금속막 패턴(13a)의 두께에 의해 상기 반도체 기판(1)의 후면을 덮도록 잔존할 수 있다. 상기 절연막(15)은 상기 도전성 반도체 지주(9a)를 상기 반도체 기판(1)으로부터 절연시키는 동시에 상기 도전성 반도체 지주(9a)의 측벽에 부착되어 접착 지지막의 역할을 한다. 상기 절연막(15)을 형성 후에, 도 13과 같이 두개의 이웃하는 칩 영역(a) 사이의 스크라이브 라인 영역(b)에서 II-II'선을 따라 반도체 칩을 절단한다. 이로써 하나의 낱개로 이루어진 반도체 칩을 완성할 수 있다. 이렇게 형성된 반도체 칩을 이용하여 도 16에서처럼 칩 스택 패키지를 형성할 수 있다.
도 16을 참조하면, 실장 기판(21) 상에 3개의 반도체 칩들이 차례로 적층되어 있다. 각각의 반도체 칩들은 범프(17)에 의해 서로 연결된다. 상기 범프(17)는 상기 도전성 반도체 지주(9a) 하부면에 부착된다. 하나의 반도체 칩의 도전성 반도체 지주(9a)에 부착된 범프(17)는 그 하부에 반도체 칩의 재배선(7)과 접하게 된다. 최하부에 위치하는 반도체 칩은 인쇄회로 기판과 같은 실장 기판(21) 상에 범프(17)에 의해 연결된다. 상기 실장 기판(21) 하부에 복수개의 범프(17)들이 위치하여 다른 장치에 부착되게 된다. 상기 실장 기판(21) 상에서 상기 반도체 칩들은 성형 수지로 형성되는 봉지부(19)에 의해 덮이게 되어 외부의 습기나 자극으로부터 보호받게 된다.
도시하지는 않았지만, 두 개의 실시예들이 조합된 형태인, 도전성 반도체 지주(9a)의 표면을 덮는 금속막 패턴(13a)을 포함하는 실시예도 고려될 수 있음은 당업자에게 자명한 것이다. 또한 도 7의 상태인 반도체 지주(9)만 형성된 상태의 반도체 칩을 사용할 수도 있다. 또는 도 11 또는 도 15에서처럼 절연막(15)을 형성하 지 않은 상태에서 반도체 칩으로 사용될 수도 있다.
이와 같이 본 발명에 따른 반도체 칩의 제조 방법, 이에 의해 형성된 반도체 칩 및 이를 포함하는 칩 스택 패키지에 따르면, 스크라이브 라인 영역에 위치하는 반도체 기판을 패터닝하여 칩 영역에 위치하는 반도체 기판과 이격되는 반도체 지주를 형성하며, 반도체 지주를 외부 접속 단자의 매개체로 사용하므로, 공정을 단순화할 수 있다. 또한 반도체 지주를 형성할 때 반도체 기판으로의 이격거리를 임의대로 조절하기가 용이하여 누설전류를 확실히 방지할 수 있다. 또한 반도체 지주의 형태나 크기를 후속의 범프의 형태나 크기에 맞게 조절하기가 용이하여 신뢰성을 향상시킬 수 있다.

Claims (15)

  1. 칩 영역과 스크라이브 라인 영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 칩 영역의 상기 반도체 기판 상에 본딩 패드를 형성하는 단계;
    상기 본딩 패드와 상기 스크라이브 라인 영역을 일부 노출시키되 상기 반도체 기판을 덮는 보호막을 형성하는 단계;
    상기 본딩 패드와 접하되 상기 노출된 스크라이브 라인 영역의 상기 반도체 기판을 덮는 재배선을 형성하는 단계; 및
    상기 스크라이브 라인 영역에서 상기 재배선 하부에 위치하는 상기 반도체 기판의 일부를 제거하여, 상기 재배선의 하부면 일부를 노출하고 상기 노출에 의해 상기 칩 영역으로부터 이격되고 상기 재배선의 상기 하부면과 접하는 반도체 지주를 형성하는 단계를 포함하는 반도체 칩의 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 지주의 측벽과 바닥을 덮으며 상기 재배선과 접하는 도전 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 형성 방법.
  3. 제 1 항에 있어서,
    이온주입 공정을 진행하여 상기 반도체 지주에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 형성 방법.
  4. 제 2 또는 3항에 있어서,
    상기 반도체 지주와 상기 반도체 기판 사이를 채우는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 형성 방법.
  5. 제 2 항에 있어서,
    상기 도전 패턴의 단부는 상기 보호막과 접하도록 형성되는 것을 특징으로 하는 반도체 칩의 형성 방법.
  6. 반도체 기판 상에 위치하는 본딩 패드;
    상기 본딩 패드의 상부면을 덮고 상기 반도체 기판 가장자리 밖으로 연장되는 재배선;
    상기 가장자리 밖의 상기 재배선과 접하고 상기 반도체 기판으로부터 이격된 반도체 지주; 및
    상기 재배선과 상기 반도체 기판 사이에 개재되는 보호막을 포함하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 반도체 지주의 측벽과 바닥을 덮으며 상기 재배선과 접하는 도전 패턴을 더 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 7 항에 있어서,
    상기 반도체 지주는 불순물 이온으로 도핑된 것을 특징으로 하는 반도체 칩.
  9. 제 7 또는 8항에 있어서,
    상기 반도체 지주와 상기 반도체 기판 사이를 채우는 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제 7 항에 있어서,
    상기 보호막은 상기 반도체 기판의 가장자리 밖으로 연장되어 상기 도전 패턴과 접하는 것을 특징으로 하는 반도체 칩.
  11. 반도체 기판 상에 위치하는 본딩 패드, 상기 본딩 패드의 상부면을 덮고 상기 반도체 기판 가장자리 밖으로 연장되는 재배선, 상기 가장자리 밖의 상기 재배선과 접하고 상기 반도체 기판으로부터 이격된 반도체 지주, 및 상기 재배선과 상기 반도체 기판 사이에 개재되는 보호막을 포함하는 반도체 칩;
    상기 반도체 칩이 실장되는 실장 기판;
    상기 실장 기판과 상기 반도체 지주 사이에 개재되는 범프; 및
    상기 실장 기판의 하부면에 형성된 외부 접속 단자를 포함하는 칩 스택 패키지.
  12. 제 11 항에 있어서,
    상기 반도체 칩은 상기 반도체 지주의 측벽과 바닥을 덮으며 상기 재배선과 접하는 도전 패턴을 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  13. 제 11 항에 있어서,
    상기 반도체 지주는 불순물 이온으로 도핑된 것을 특징으로 하는 칩 스택 패키지.
  14. 제 12 또는 13항에 있어서,
    상기 반도체 지주와 상기 반도체 기판 사이를 채우는 절연막을 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  15. 제 12 항에 있어서,
    상기 보호막은 상기 반도체 기판의 가장자리 밖으로 연장되어 상기 도전 패턴과 접하는 것을 특징으로 하는 칩 스택 패키지.
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