JP5751131B2 - 半導体装置及びその製造方法 - Google Patents
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Description
この発明は、このような事情に鑑みてなされたものであり、貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止することを目的とする。
さらに、半導体回路が形成された第1の基板と、前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第1の基板に電気的に接続される第2の基板と、前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、を含み、前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面に金が配置され、他の側面に銅が配置されていることを特徴とする半導体装置が提供される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
本発明の第1の実施形態に係る半導体装置の製造方法について説明する。
まず、図1Aに示す断面構造を得るまでの工程について説明する。
最初に、n型又はp型のシリコン(半導体)基板1の一方の面である表面を例えば、Shallow Trench Isolation(STI)により素子分離絶縁膜を形成して、活性領域を画定する。
/ドレイン拡散層11を形成する。
まず、図1Bに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜14上の全面に、絶縁膜22を形成する。絶縁膜22は、例えばCVD法により形成されたSiNなどが用いられ、その厚さは70nm〜100nmとする。続いて、後のフォトリソグラフィ工程に使用する下地膜23を形成する。下地膜23は、例えば、TEOSガスを用いたプラズマCVD法によって形成されたSiO2膜であり、その厚さは例えば15nm〜30nmとする。
最初に、フォトレジスト膜24をマスクにした異方性ドライエッチングによって、下地膜23、絶縁膜22、コンタクトビア層間絶縁膜14、及びシリコン基板1をエッチングして貫通ビア用のビアホール25を形成する。下地膜23、絶縁膜22、コンタクトビア層間絶縁膜14のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を使用する。ビアホール25は、例
えば直径が5μm〜10μm、アスペクト比は5〜10とする。
絶縁膜22上及びビアホール25の内壁に、バリアメタル膜41をスパッタ法によって形成する。バリアメタル膜41は、例えば、Ti又はTaとし、厚さは0.2μm〜0.3μmとする。さらに、バリアメタル膜41の全面に、シード膜として、例えばCu膜をスパッタ法によって厚さ0.6μm〜1μmに形成する。この後、めっき法によって、ビアホール25内に導電膜、例えばCu膜47を埋め込む。
CMP法を用いた研磨によって、バリアメタル層41と、保護膜31と、下地膜23、絶縁膜22を除去する。続いて、ホール26の表面のCu膜47の酸化防止と、Cu膜47の拡散防止のために保護膜60を形成する。保護膜60は、例えば、CVD法によって形成したSiC又はSiNとする。保護膜60の厚さは、例えば、30nm〜50nmになる。
最初に、図1Fに示すように、シリコン基板1上に形成した配線層80の表面をポリイミド膜などの保護膜81で覆う。さらに、接着剤を用いてサポート基板(ガラスキャリア)83に保護膜81を接着する。これによって、シリコン基板1は、表面をフェイスダウンさせた状態でサポート基板83に固定される。この後、図1Gに示すように、シリコン基板1を裏面側から研削する。Cu膜47の近傍までシリコン基板1を研削したら、ウェットエッチングに切り替えてシリコン基板1を選択的に除去し、保護膜31に覆われたCu膜47を露出させる。
保護膜31で覆われたCu膜47を含む全面にレジスト膜を塗布によって形成する。レジスト膜をパターニングしてレジストマスク85を形成する。レジストマスク85には、複数の開口部85Aが形成される。ここで、開口部85Aの一例について、図1Iと図2を参照して説明する。図2は、保護膜31で覆われた4つのCu膜47を1つのグループとして考えた場合の開口部85Aの配置を説明する平面図である。この例では、保護膜31で覆われた4つのCu膜47の配列の中心C1を、後の工程で接合させる他の半導体装置のバンプの中心位置とみなす。さらに、中心C1から他の半導体装置のバンプの最大半径に相当する仮想円E1を想定する。開口部85Aは、4つのCu膜47を覆う保護膜31のそれぞれの上面31Aと、保護膜31の仮想円E1と交差する側部31Bとを露出させている。開口部85Aは、側部31Bより狭い領域を露出させても良いし、側部31Bより広い領域を露出させても良い。
レジストマスク85を用いて保護膜31を部分的にエッチングしてCu膜47の上面及び側面の一部を露出させる。エッチングは、例えばフッ酸水素水を用いたウェットエッチングが採用される。また、ドライエッチングによって保護膜31を部分的にエッチングしても良い。この後、残ったレジストマスク85を例えばアッシングによって除去する。これによって、貫通ビア86(貫通電極)が形成される。この後、シリコン基板1から接着剤82及びサポート基板83を除去すると、半導体回路、配線層80、及び貫通ビア86を有する半導体チップ88(半導体装置)が得られる。半導体チップ88の大きさは、例えば、10mm×25mmで、貫通ビア86の長さは、例えば50μm〜200μmとし、シリコン基板1からの突出長さは10μm〜30μmとする。貫通ビア86のピッチは、例えば40μm〜100μmとする。
図4に示すように、パッケージ基板90上に半導体チップ88をフェイスダウン状態で載置する。パッケージ基板90は、例えば20mm×40mmの大きさで、厚さが1mmの基板91を有する。基板91は、例えばエポキシ樹脂やセラミックスを用いて製造されており、基板91には電極パッド92,93を含む回路パターンが形成されている。基板91の下面にはバンプ94が電極パッド92に接合されている。また、基板91の上面の電極パッド93には、半導体チップ88の配線層80上に形成されたバンプ95が接合される。バンプ95は、配線層80の最上層の不図示の電極パッド上に形成されている。バンプ95は、例えば鉛フリーハンダを用いて製造されている。
u膜47が露出している内側面86Aに囲まれる領域E2に導かれる。即ち、この実施の形態では、等間隔に配列された4つの貫通ビア86の最内面で囲まれた領域E2は、バンプ103の最大直径以下であり、各貫通ビア86のCu膜47が露出した内側面86Aが必ずバンプ103に接触するような大きさである。また、4つの貫通ビア86の最外面で区画される領域E3は、バンプ103の最大直径より大きく、この領域E3を越えてハンダ材料が広範囲に拡がることがない大きさになっている。
図面を参照して第2の実施の形態について詳細に説明する。第1の実施の形態と同じ構成要素には同一の符号を付してある。また、第1の実施の形態と重複する説明は省略する。
エッチングによって、シリコン基板1から露出している保護膜31を除去し、Cu膜47を露出させる。この後、Cu膜47を含むシリコン基板1の全面に、Cu膜47よりハンダ材料に対して濡れ性が良好な材料として、例えば、Auの膜を形成する。具体的には、Cu膜47を含むシリコン基板1の全面に、Ni膜121と、Au膜122を順番にそれぞれスパッタ法によって形成する。
全面にレジスト膜を塗布して露光及び現像することによってレジストパターン123を形成する。レジストパターン123は、例えば、任意の中心C1に面する側面の一部分の領域だけにアイランド状に残す。また、図8に一部を拡大した平面図を示すように、レジストパターン123の大きさは、他の半導体装置のバンプの最大半径に相当する仮想円E1と交差する部分以上の大きさである。
エッチングによってレジストパターン123から露出しているAu膜121及びNi膜122を除去する。レジストパターン123をアッシング等によって除去すると、Ni及びAuの密着膜125が部分的に残される。図9に一部を拡大した平面図を示すように、密着膜125は、他の半導体装置のバンプの最大半径に相当する仮想円E1と交差する部分以上の大きさに形成される。貫通ビア86の周方向において密着膜125を形成する範囲は、第1の実施の形態と同様である。即ち、接合強度の観点からは、密着膜125を形成する範囲は、接合対象のバンプと十分な接触面が得られる大きさであることが好ましい。さらに、ハンダ材料のはみ出しを防止する観点からは、図6と同様に中心C1側の半周に相当する領域以下であることが好ましい。
図10に示すように、パッケージ基板90上に半導体チップ88をフェイスダウン状態で載置する。半導体チップ88は、貫通ビア86が上向きに突出するように配置されており、貫通ビア86を接続端子として用い、第2の半導体チップ100をフェイスダウン状態で実装する。
する。その他の作用及び効果は、第1の実施の形態と同様である。
(付記1) 半導体回路が形成された第1の基板と、前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第1の基板に電気的に接続される第2の基板と、前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、を含むことを特徴とする半導体装置。
(付記2) 複数の前記貫通電極で囲まれた領域は、前記バンプの最大径より小さいことを特徴とする付記1に記載の半導体装置。
(付記3) 前記貫通電極は、前記バンプに面する内側面が他の側面に比べて前記バンプへの濡れ性が高められていることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4) 前記貫通電極は、前記バンプに面する内側面において前記導電膜が露出しており、他の側面が絶縁膜で覆われていることを特徴とする付記3に記載の半導体装置。
(付記5) 前記貫通電極は、内側面に前記導電膜より前記バンプへの濡れ性が高い膜が形成されていることを特徴とする付記3に記載の半導体装置。
(付記6) 外側面は、前記貫通電極の外周の半分以上であることを特徴とする付記3乃至付記5のいずれか一項に記載の半導体装置。
(付記7) 第1の基板に、半導体回路と前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された前記第2の基板を前記第1の基板上に載置し、複数の前記貫通電極に対して1つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して1つの前記バンプを接合する工程と、を含む半導体装置の製造方法。
(付記8) 前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜を露出させ、外側面を絶縁膜で覆う工程を含むことを特徴とする特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜より前記バンプに対する濡れ性が高い材料を配置する工程を含むことを特徴とする特徴とする付記7に記載の半導体装置の製造方法。
31 保護膜(絶縁膜)
47 Cu膜(導電膜)
86 貫通ビア(貫通電極)
86A 内側面
86B 外側面
101 基板(第2の基板)
103 バンプ
110,140 半導体装置
Claims (4)
- 半導体回路が形成された第1の基板と、
前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、
前記第1の基板に電気的に接続される第2の基板と、
前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、
を含み、
前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面は前記バンプと電気的に接続する導電膜であり、他の側面が絶縁膜で覆われていることを特徴とする半導体装置。 - 他の側面の前記絶縁膜は、前記第1の基板と前記導電膜との間に存在する絶縁膜の一部であることを特徴とする請求項1に記載の半導体装置。
- 半導体回路が形成された第1の基板と、
前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、
前記第1の基板に電気的に接続される第2の基板と、
前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、
を含み、
前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面に金が配置され、他の側面に銅が配置されていることを特徴とする半導体装置。 - 第1の基板に、半導体回路と前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、
導電性のバンプが形成された第2の基板を前記第1の基板上に載置し、複数の前記貫通電極に対して1つの前記バンプを配置する工程と、
前記バンプを溶融させて、複数の前記貫通電極に対して1つの前記バンプを接合する工程と、
を含み、
前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面と他の側面において、異なる材料を最表面に露出させる工程を含むことを特徴とする半導体装置の製造方法。
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