KR20200002229A - 재배선층을 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판, 상기 제1 관통홀 내에 배치되는 제1 반도체 칩, 상기 복수의 제2 관통홀 내에 배치되는 도전성 비아, 상기 실리콘 기판 상에 배치되어 상기 제1 반도체 칩 및 상기 도전성 비아와 연결되는 제1 재배선층, 및 상기 실리콘 기판의 하부에 배치되어 상기 제1 반도체 및 상기 도전성 비아와 연결되는 제2 재배선층을 포함한다.

Description

재배선층을 갖는 반도체 패키지{Semiconductor Package having Redistribution layer}
재배선층을 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 칩 및 반도체 칩이 실장되는 반도체 패키지의 크기도 집적화, 소형화 하는 기술이 부각되고 있다. 전자 제품이 점점 소형화되면서도 고용량의 데이터 처리를 위해 여러 기능의 다수의 반도체 칩들을 단일 패키지에 구축하는 시스템 인 패키지 기술이 주목되고 있다. 일반적으로 반도체 패키지는 반도체 칩을 인쇄 회로 기판 상에 실장하는 기술이 사용되었으나, 이러한 인쇄 회로 기판은 반도체 패키지를 얇게 만드는데 한계를 가지고 있다. 이러한, 단점을 해결하기 위하여 인쇄 회로 기판을 대신하여 반도체 칩의 하부에 재배선층을 형성하는 팬아웃 웨이퍼 레벨 패키지 기술이 개발되고 있다. 반도체 패키지의 소형화를 위해서는 패키지 내부의 다수의 반도체 칩들을 전기적으로 연결하는 관통 전극의 간격을 줄이는 방법이 문제된다.
본 개시의 실시예들에 따른 과제는 기판에 도전성 비아를 형성함으로써 도전성 비아의 간격을 좁게 구현한 반도체 패키지를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 반도체 칩의 측면에 스페이서를 형성함으로써 웨이퍼를 지지하는 캐리어를 형성하지 않는 반도체 패키지 제조 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 반도체 칩의 상부 및 하부에 전기적으로 연결되는 재배선층들을 형성함으로써 신호 경로가 다양화되고 축소된 고성능의 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판, 상기 제1 관통홀 내에 배치되는 제1 반도체 칩, 상기 복수의 제2 관통홀 내에 배치되는 도전성 비아, 상기 실리콘 기판 상에 배치되어 상기 제1 반도체 칩 및 상기 도전성 비아와 연결되는 제1 재배선층, 및 상기 실리콘 기판의 하부에 배치되어 상기 제1 반도체 및 상기 도전성 비아와 연결되는 제2 재배선층을 포함한다.
본 개시의 일 실시예에 따른 반도체 패키지는 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판, 상기 제1 관통홀 내에 배치되는 제1 반도체 칩, 상기 복수의 제2 관통홀 내에 배치되는 도전성 비아, 상기 실리콘 기판 상에 배치되어 상기 제1 반도체 칩 및 상기 도전성 비아와 연결되는 제1 재배선층, 상기 실리콘 기판의 하부에 배치되어 상기 제1 반도체 및 상기 도전성 비아와 연결되는 제2 재배선층, 및 상기 제1 재배선층 상에 배치되어 상기 제1 재배선층과 연결되는 제2 반도체 칩을 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지는 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판, 상기 제1 관통홀 내에 배치되는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 제3 반도체 칩, 상기 복수의 제2 관통홀 내에 배치되는 도전성 비아, 상기 실리콘 기판 상에 배치되는 상기 제3 반도체 칩과 연결되는 제1 재배선층, 상기 실리콘 기판의 하부에 형성되어 상기 제1 반도체 칩과 연결되는 제2 재배선층, 및 상기 제1 재배선층 상에 배치되어 상기 제1 재배선층과 연결되는 제2 반도체 칩을 포함한다.
본 개시의 실시예에 따르면, 실리콘 기판에 도전성 비아를 형성함으로써 미세 피치를 구현할 수 있어 반도체 패키지의 크기를 소형화 할 수 있다.
본 개시의 실시예들에 따르면, 반도체 칩의 측면에 스페이서를 형성함으로써 웨이퍼를 지지하는 캐리어를 형성하지 않고 반도체 패키지를 제조할 수 있다.
본 개시의 실시예들에 따르면, 반도체 칩의 상부 및 하부에 전기적으로 연결되는 재배선층들을 형성함으로써 고성능의 반도체 패키지를 얻을 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 설명하기 위한 웨이퍼의 개략적인 평면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3a 및 도 3b는 도 2의 반도체 패키지의 평면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 신호 전달 경로를 설명하기 위한 단면도이다.
도 5 및 도 7은 본 개시의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 8, 도 9a, 도 9b, 도 10 내지 도 12, 도 13a, 도 13b, 도 14 내지 17은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
이하에서 본 발명의 기술적 사상을 명확화하기 위하여 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성 요소에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략할 것이다. 도면들 중 실질적으로 동일한 기능 구성을 갖는 구성 요소들에 대하여는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호들 및 부호들을 부여하였다. 설명의 편의를 위하여 필요한 경우에는 장치와 방법을 함께 서술하도록 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(100)를 설명하기 위한 웨이퍼(10)의 개략적인 평면도이다.
도 1을 참조하면, 실리콘 웨이퍼(10)는 복수의 기판(20)을 포함할 수 있다. 상기 기판(20)은 본 개시의 일 실시예에 따른 반도체 패키지(100)의 기판(102)에 대응할 수 있다. 일 실시예에서, 기판(20)에는 하나의 반도체 칩(40)이 배치될 수 있다. 다른 실시예에서, 하나의 기판(20)에는 복수의 반도체 칩들(50, 60, 70)이 배치될 수 있다. 상기 기판(20)은 스크라이브 라인(30)에 의해 분리될 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지(100)를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 개시의 반도체 패키지(100)는 기판(102), 제1 관통홀(104), 제2 관통홀(106), 제1 반도체 칩(110), 도전성 비아(120), 제1 재배선층(130) 및 제2 재배선층(140)을 포함할 수 있다. 상기 반도체 패키지(100)는 제2 반도체 칩(150) 및 외부 연결 부재(160)를 더 포함할 수 있다.
기판(102)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드 또는 이들의 조합을 포함할 수 있다. 도 2에 도시된 반도체 패키지(100)의 단면도에서, 기판(102)의 상단 및 하단은 각각 제1 면(102a) 및 제2 면(102b)으로 지칭될 수 있다. 상기 제1 면(102a)과 제2 면(102b)은 서로 대향하도록 형성될 수 있다. 상기 기판(102)은 제1 관통홀(104) 및 제2 관통홀(106)을 포함할 수 있다.
제1 관통홀(104)은 기판(102)을 상하로 관통하여 형성될 수 있으며, 반도체 패키지(100)의 중앙 영역에 위치할 수 있다. 상기 제1 관통홀(104)의 상단은 기판(102)의 제1 면(102a)과 동일한 레벨에 위치할 수 있으며, 제1 관통홀(104)의 하단은 기판(102)의 제2 면(102b)과 동일한 레벨에 위치할 수 있다. 제1 관통홀(104)의 내부에는 제1 반도체 칩(110)이 배치될 수 있으며, 일 실시예에서 제1 반도체 칩(110)은 복수 배치될 수 있다. 제1 관통홀(104)은 캐비티로 지칭될 수 있다.
제2 관통홀(106)은 제1 관통홀(104)의 주변에 복수 배치될 수 있으며, 상기 복수의 제2 관통홀(106)들은 서로 이격되어 배치될 수 있다. 상기 제2 관통홀(106)은 기판(102)의 주변 영역에 위치할 수 있다. 상기 주변 영역은 기판(102)과 동일한 물질을 포함할 수 있으며, 예를 들어 실리콘을 포함할 수 있다. 상기 주변 영역은 제1 반도체 칩(110)의 측면에 형성됨으로써, 반도체 패키지(100) 제조 공정 중 기판(102)의 휨(warpage) 및 손상을 방지할 수 있는 스페이서의 역할을 할 수 있다. 상기 스페이서는 내부에 제2 관통홀(106), 도전성 비아(120) 및 비아 절연층(122)을 포함할 수 있다.
도 3a 및 도 3b는 도 2의 반도체 패키지(100)의 평면도이다.
도 3a 및 도 3b를 참조하면, 제2 관통홀(106)은 제1 관통홀(104)의 주변에서 복수 배치될 수 있다. 도 3a 도시된 바와 같이, 제2 관통홀(106)은 제1 관통홀(104)을 중심으로 한 쌍의 라인 형태로 배열될 수 있다. 또한 도 3b에 도시된 바와 같이, 제2 관통홀(106)은 제1 관통홀(104)을 둘러싸도록 배치될 수 있다.
제 2 관통홀(106)은 기판(102)의 제1 면(102a)으로부터 제2 면(102b)까지 연장되어 형성되며 기판(102)을 상하로 관통할 수 있다. 상기 제2 관통홀(106)의 상단은 기판(102)의 제1 면(102a)과 동일한 레벨에 위치할 수 있으며, 제2 관통홀(106)의 하단은 기판(102)의 제2 면(102b)과 동일한 레벨에 위치할 수 있다. 제2 관통홀(106)의 내부에는 도전성 비아(120)가 배치될 수 있다. 제2 관통홀(106)은 실리콘을 포함하는 스페이서의 내부에 형성됨으로써, 제2 관통홀(106)들을 미세한 간격으로 배치할 수 있다.
제1 관통홀(104)은 직사각형 형태를 가질 수 있으며 폭(W1)과 폭(W2)은 동일한 값을 가질 수 있다. 제2 관통홀(106)의 직경(W3)은 제1 관통홀(104)의 폭(W1, W2)보다 작게 형성될 수 있다. 예를 들어, 제1 관통홀(104)의 폭(W1, W2)은 각각 3 ~ 20mm 이며, 제2 관통홀(106)의 직경(W3)은 2 ~ 50μm 일 수 있다. 제2 관통홀(106)의 직경(W3)이 너무 좁으면 내부에 도전성 비아(120)를 형성하기 어려우며, 제2 관통홀(106)의 직경(W3)이 이보다 큰 경우 제2 관통홀(106) 간의 피치가 커져 제1 재배선층(130) 또는 제2 재배선층(140)과의 연결이 적절하지 않을 수 있다. 제2 관통홀(106)은 실리콘 기판(102) 상에 형성되므로 몰딩재에 구멍을 형성하는 경우에 비해, 간격을 좁게 할 수 있다. 제2 관통홀(106)의 간격을 미세하게 함으로써, 반도체 패키지(100)를 더 작은 면적에 구현할 수 있다.
다시 도 2를 참조하면, 제1 반도체 칩(110)은 상기 제1 관통홀(104) 내에 배치될 수 있다. 상기 제1 반도체 칩(110)은 로직 칩(logic chip)일 수 있으며, 예를 들어 제1 반도체 칩(110)은 마이크로 프로세서(microprocessor), 컨트롤러(controller), 어플리케이션 프로세서(application processor; AP)를 포함할 수 있다. 제1 반도체 칩(110)의 상단은 제1 관통홀(104) 및 제2 관통홀(106)의 상단과 동일한 레벨에 위치할 수 있다. 또한, 제1 반도체 칩(110)의 하단은 제1 관통홀(104) 및 제2 관통홀(106)의 하단과 동일한 레벨에 위치할 수 있다. 제1 반도체 칩(110)의 폭은 제1 관통홀(104)의 폭 보다 좁게 형성될 수 있다.
상부 패드(112) 및 하부 패드(114)는 각각 제1 반도체 칩(110)의 상단 및 하단에 형성될 수 있다. 상부 패드(112)는 제1 재배선층(130)과 전기적으로 연결될 수 있으며, 하부 패드(114)는 제2 재배선층(140)과 전기적으로 연결될 수 있다. 상부 패드(112)와 하부 패드(114)는 제1 반도체 칩(110) 내의 회로에 의해 전기적으로 연결될 수 있다.
봉지재(116)는 제1 관통홀(104) 내측면과 제1 반도체 칩(110)의 측면 사이에 형성될 수 있으며, 제1 반도체 칩(110) 을 밀봉할 수 있다. 봉지재(116)의 상단은 기판(102)의 제1 면(102a)과 동일한 레벨에 위치할 수 있으며, 봉지재(116)의 하단은 기판(102)의 제2 면(102b)과 동일한 레벨에 위치할 수 있다. 봉지재(116)는 절연물질을 포함할 수 있으며, 제1 반도체 칩(110)을 반도체 패키지(100) 내의 다른 외부의 충격으로부터 보호할 수 있다.
일 실시예에서, 제1 반도체 칩(110)은 내부에 복수의 관통 전극(118)을 더 포함할 수 있다. 관통 전극(118)은 상부 패드(112)와 하부 패드(114)를 전기적으로 연결시킬 수 있다. 관통 전극(118)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W 또는 전도성 페이스트를 포함할 수 있다. 일 실시예에서, 상기 복수의 관통 전극(118)은 생략될 수 있다.
도전성 비아(120)는 제2 관통홀(106)의 내부에 형성될 수 있다. 도전성 비아(120)는 금속을 포함할 수 있으며 예를 들어, 구리를 포함하여 형성될 수 있다. 도전성 비아(120)의 상단은 기판(102)의 제1 면(102a)과 동일한 레벨에 위치할 수 있으며, 도전성 비아(120)의 하단은 기판(102)의 제2 면(102b)과 동일한 레벨에 위치할 수 있다. 도 3a 및 도 3b를 참조하면, 도전성 비아(120)는 제1 반도체 칩(110)의 주변에 복수 형성될 수 있다. 도 3a에 도시된 바와 같이, 도전성 비아(120)는 제1 관통홀(104)을 중심으로 한 쌍의 라인 형태로 배열될 수 있다. 또는, 도 3b에 도시된 바와 같이, 도전성 비아(120)는 제1 관통홀(104)을 둘러싸도록 배치될 수 있다.
비아 절연층(122)은 제2 관통홀(106)의 내측면을 덮도록 형성될 수 있으며, 상기 도전성 비아(120)의 외측에 형성될 수 있다. 비아 절연층(122)은 기판(102)과 도전성 비아(120)를 전기적으로 절연시킬 수 있다. 비아 절연층(122)은 복수의 층으로 형성될 수 있으며, 후술되는 배리어막(123) 및 절연막(124)을 포함할 수 있다.
다시 도 2를 참조하면, 제1 재배선층(130) 및 제2 재배선층(140)은 기판(102)의 양면에 형성될 수 있다. 제1 재배선층(130)은 기판(102)의 제1 면(102a) 상에 형성되어 제1 반도체 칩(110), 도전성 비아(120) 및 제2 반도체 칩(150)과 전기적으로 연결될 수 있다. 제2 재배선층(140)은 기판(102)의 제2 면(102b)에 형성되어 제1 반도체 칩(110), 도전성 비아(120) 및 외부 연결 부재(160)와 전기적으로 연결될 수 있다. 제1 재배선층(130) 및 제2 재배선층(140)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 재배선층(130) 및 제2 재배선층(140)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 재배선층(130)은 배선 패턴(132) 및 비아(134)를 포함할 수 있다. 배선 패턴(132)은 상부 패드(112), 도전성 비아(120) 및 내부 연결 부재(156)와 전기적으로 연결될 수 있다. 개구부(136)에 의해 노출된 배선 패턴(132)은 내부 연결 부재(156)와 연결될 수 있다. 제2 재배선층(140)은 배선 패턴(142) 및 비아(144)를 포함할 수 있다. 배선 패턴(142)은 하부 패드(114), 도전성 비아(120) 및 외부 연결 부재(160)와 전기적으로 연결될 수 있다. 개구부(146)에 의해 노출된 배선 패턴(142)은 외부 연결 부재(160)와 연결될 수 있다. 상기 배선 패턴(132, 142)과 비아(134, 144)는 일체형으로 형성될 수 있다. 상기 각 비아(134, 144)는 서로 다른 층에 형성된 배선 패턴(132, 142)을 전기적으로 연결시킬 수 있으며, 비아(134, 144)는 테이퍼드 형상을 가질 수 있다. 상기 배선 패턴(132, 142) 및 비아(134, 144)는 반도체 패키지(100) 내에서 다양한 신호 경로를 제공할 수 있다.
제2 반도체 칩(150)은 제1 재배선층(130) 상에 배치될 수 있다. 제2 반도체 칩(150)은 복수 형성될 수 있으며, 칩 투 웨이퍼 본딩에 의해 제1 재배선층(130)에 부착될 수 있다. 제2 반도체 칩(150)은 메모리 소자일 수 있다. 예를 들어, 제2 반도체 칩(150)은 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자를 포함할 수 있다.
언더필(152)은 제2 반도체 칩(150)의 하면과 제1 재배선층(130) 사이에 형성될 수 있다. 언더필(152)은 제1 재배선층(130)과 제2 반도체 칩(150) 사이의 일부 영역과 제2 반도체 칩(150)들 사이의 일부 영역을 밀봉할 수 있다. 일 실시예에서, 언더필(152)은 NCF(Non Conductive Film) 또는 NCP(Non Conductive Paste)일 수 있다. 봉지재(154)는 제2 반도체 칩(150)의 측면 및 언더필(152) 상에 형성될 수 있다. 봉지재(154)의 상단은 제2 반도체 칩(150)의 상단과 동일한 레벨에 위치할 수 있다. 봉지재(154)는 절연물질을 포함할 수 있으며, 제2 반도체 칩(150)을 반도체 패키지(100) 내의 다른 외부의 충격으로부터 보호할 수 있다. 내부 연결 부재(156)는 제2 반도체 칩(150)의 하면에 형성되며, 제1 재배선층(130)의 배선 패턴(132)과 연결될 수 있다. 상기 내부 연결 부재(156)는 제2 반도체 칩(150)과 제1 재배선층(130)을 전기적으로 연결할 수 있다. 상기 내부 연결 부재(156)는 솔더 볼 또는 전극 패드일 수 있다.
외부 연결 부재(160)는 제2 재배선층(140)의 하면에 형성될 수 있다. 상기 외부 연결 부재(160)는 제2 재배선층(140)의 배선 패턴(142)과 연결될 수 있다. 예를 들어, 본 개시의 반도체 패키지(100)는 외부 연결 부재(160)를 통하여 전자기기의 메인보드에 실장될 수 있다. 외부 연결 부재(160)를 통하여 제2 재배선층(140)은 외부와 전기적으로 연결될 수 있다. 이에 따라 제1 반도체 칩(110) 및 제2 반도체 칩(150)은 외부와 전기적으로 연결될 수 있다. 외부 연결 부재(160)는 솔더 볼일 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(100)의 신호 경로를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 개시의 반도체 패키지(100)는 신호 경로(A, B, C, D, E, F)를 따라 전기적으로 연결될 수 있다. 일 실시예에서, 제1 반도체 칩(110)은 로직 칩이며, 제2 반도체 칩(150)은 메모리 칩일 수 있으며, 상기 제1 반도체 칩(110)과 제2 반도체 칩(150)은 반도체 패키지(100) 내에서 서로 신호를 주고 받을 수 있다.
제1 신호 경로(A)에 따르면, 제1 반도체 칩(110)은 외부와 신호를 주고 받을 수 있다. 예를 들어, 제1 반도체 칩(110)은 하부 패드(114) 및 제2 재배선층(140)을 통하여 외부 연결 부재(160)와 전기적으로 연결될 수 있다. 제1 신호 경로(A)를 통하여, 제1 반도체 칩(110)에 vss 신호, vcc신호 및 데이터 신호 등이 전송될 수 있다.
제2 신호 경로(B)에 따르면, 제2 반도체 칩(150)은 외부와 신호를 주고 받을 수 있다. 예를 들어, 제2 반도체 칩(150)은 내부 연결 부재(156), 제1 재배선층(130), 도전성 비아(120) 및 제2 재배선층(140)을 통하여 외부 연결 부재(160)와 전기적으로 연결될 수 있다. 제2 신호 경로(B)를 통하여, 제2 반도체 칩(150)에 vss 신호, vcc신호 및 데이터 신호 등이 전송될 수 있다.
제3 신호 경로(C)에 따르면, 제1 반도체 칩(110)은 제2 반도체 칩(150)과 신호를 주고 받을 수 있다. 예를 들어, 제1 반도체 칩(110)은 상부 패드(112), 제1 재배선층(130) 및 내부 연결 부재(156)를 통하여 제2 반도체 칩(150)과 전기적으로 연결될 수 있다.
제4 신호 경로(D)에 따르면, 복수의 제2 반도체 칩(150)들은 서로 신호를 주고 받을 수 있다. 예를 들어, 복수의 제2 반도체 칩(150)들은 내부 연결 부재(156) 및 제1 재배선층(130)을 통하여 전기적으로 연결될 수 있다. 제4 신호 경로(D)는 제1 반도체 칩(110)과 제2 반도체 칩(150) 사이의 입출력 신호를 제공할 수 있다.
제5 신호 경로(E)에 따르면, 제1 반도체 칩(110)은 제2 반도체 칩(150)을 거쳐 외부와 신호를 주고 받을 수 있다. 예를 들어, 제1 반도체 칩(110)은 상부 패드(112), 제1 재배선층(130), 내부 연결 부재(156), 제2 반도체 칩(150), 도전성 비아(120) 및 제2 재배선층(140)을 통하여 외부 연결 부재(160)와 전기적으로 연결될 수 있다.
제6 신호 경로(F)에 따르면, 제1 반도체 칩(110)의 상부 패드(112)와 하부 패드(114)는 신호를 주고 받을 수 있다. 예를 들어, 상부 패드(112)는 관통 전극(118)을 통하여 하부 패드(114)와 전기적으로 연결될 수 있다. 제6 신호 경로(F)에 따르면, 제2 반도체 칩(150)으로부터 제1 반도체 칩(110)을 거쳐 외부로 전달되는 신호는 제5 신호 경로(E)를 거치지 않고도 제3 신호 경로(C), 제6 신호 경로(F) 및 제1 신호 경로(A)를 통해 전송될 수 있다.
도 5 및 도 7은 본 개시의 다른 실시예에 따른 반도체 패키지(100)의 단면도이다. 도 2에서 설명된 구성과 동일한 구성에 대해서는 자세한 설명이 생략될 수 있다.
도 5를 참조하면, 제1 관통홀(104)은 내부에 접착제(117)를 더 포함할 수 있다. 접착제(117)는 제1 관통홀(104)과 제1 반도체 칩(110)의 측면 사이에 형성될 수 있으며, 봉지재(116) 아래에 위치할 수 있다. 상기 접착제(117)는 제1 반도체 칩(110)을 제1 관통홀(104) 내에 배치하는 공정에서 제1 반도체 칩(110)을 고정할 수 있으며 DAF, NCF 또는 NCP를 포함할 수 있다. 제1 반도체 칩(110)이 배치되고 기판(102)의 제2 면(102b)을 평탄화하는 공정에서 접착제(117)가 제거될 수 있으나, 일 실시예에서 상기 접착제(117)는 제1 반도체 칩(110)의 측면에 남을 수 있다.
도 6을 참조하면, 제1 반도체 칩(110)은 관통 전극(118)을 포함하지 않을 수 있다. 관통 전극(118)이 형성되지 않더라도 제1 반도체 칩(110) 내부를 통해 상부 패드(112) 및 하부 패드(114)가 전기적으로 연결될 수 있다. 따라서, 제1 반도체 칩(110)을 통하여 제1 재배선층(130)과 제2 재배선층(140)이 전기적으로 연결될 수 있다.
도 7을 참조하면, 제1 관통홀(104)은 내부에 제3 반도체 칩(270)을 더 포함할 수 있다. 제1 반도체 칩(210)은 제1 관통홀(104)의 하부에 배치되며 상부 패드(212), 하부 패드(214) 및 상기 상부 패드(212) 와 하부 패드(214)를 연결하는 관통 전극(218)을 포함할 수 있다. 제3 반도체 칩(270)은 제1 반도체 칩(210) 상에 배치될 수 있으며 상부 패드(272) 및 하부 패드(274)를 포함할 수 있다. 상기 상부 패드(112) 및 하부 패드(114)는 제3 반도체 칩(270) 내에서 전기적으로 연결될 수 있으며, 일 실시예에서 상부 패드(272) 및 하부 패드(274)를 연결하는 관통 전극이 형성될 수 있다. 제3 반도체 칩(270)은 내부 연결 부재(156)에 의해 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 예를 들어, 제3 반도체 칩(270)의 하부 패드(274)는 내부 연결 부재(276), 상부 패드(212), 관통 전극 및 하부 패드(214)와 전기적으로 연결될 수 있다. 제3 반도체 칩(270)은 DRAM, SRAM 등과 같은 메모리 소자일 수 있다.
이하에서 본 개시의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명한다.
도 8, 도 9a, 도 9b, 도 10 내지 도 12, 도 13a, 도 13b, 도 14 내지 17은 본 개시의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 반도체 패키지(100)의 제조 방법은 기판(102)을 구비한 실리콘 웨이퍼를 준비한다.
도 8을 참조하면, 기판(102)을 일부 식각하여 상기 기판(102)의 제1 면(102a)에 복수의 제2 트렌치(106')를 형성한다. 도 3을 참조하면, 상기 제2 트렌치(106')는 원형상을 가질 수 있으며 기판(102)의 가장자리 영역에 형성될 수 있다. 제2 트렌치(106')들은 서로 소정의 간격으로 이격되어 배치되어, 직사각형 형태로 배열될 수 있으나 이에 제한되는 것은 아니다. 상기 제2 트렌치(106')는 이온 에칭(Reactive Ion Etching, RIE) 또는 레이저 드릴링(laser drilling) 공정에 의해 형성될 수 있다.
도 9a을 참조하면, 제2 트렌치(106') 내부에 TSV(Through Silicon Via) 구조가 형성될 수 있다. TSV 구조는 도전성 비아(120) 및 비아 절연층(122)을 포함할 수 있다. 상기 비아 절연층(122)은 상기 제2 트렌치(106')의 측벽 및 하부에 형성될 수 있으며, 도전성 비아(120)는 상기 제2 트렌치(106')의 내부를 채울 수 있다.
우선, 상기 제2 트렌치(106')의 측벽 및 하부에 비아 절연층(122)이 형성될 수 있다. 상기 비아 절연층(122)은 CVD(chemical vapor deposition)공정, PVD(physical vapor deposition) 공정 또는 ALD(atomic layer deposition)공정 의해 형성될 수 있다. 일 실시예에서, 비아 절연층(122)은 기판(102)의 제1 면(102a)에서 제2 면(102b)으로 갈수록 두께가 얇아질 수 있다. 도 9b는 도 9a에 도시된 R1 영역의 일부 확대도이다. 도 9b를 참조하면, 상기 비아 절연층(122)은 배리어막(123)과 절연막(124)을 포함할 수 있다. 상기 배리어 막은 낮은 저항을 가지는 도전층으로 이루어질 수 있다. 예를 들어, 상기 배리어막(123)은 Ti, TiN, Ta, TaN, W, WN, WC, Co, Mn, WN, Ni 및 Ru 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 절연막(124)은 상기 배리어막(123)의 외측에 배치될 수 있으며, 도전성 비아(120)와 기판(102)을 전기적으로 절연시킬 수 있다. 예를 들어, 상기 절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 폴리머 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았으나, 일 실시예에서 상기 배리어막(123)과 절연막(124) 사이에 금속함유 절연막이 형성될 수 있다. 상기 금속함유 절연막은 상기 배리어막(123)과 절연막의 사이에서 상기 배리어막(123)의 일부가 산화됨으로써 형성될 수 있다. 예를 들어, 금속함유 절연막은 탄탈럼 산화물, 탄탈럼 산질화물, 티타늄 산화물, 티타늄 산질화물 또는 이들의 조합을 포함할 수 있다.
이후, 도전성 비아(120)가 비아 절연층(122) 상에 형성되어 제2 트렌치(106')를 채울 수 있다. 상기 도전성 비아(120)는 전기도금 또는 CVD 공정을 이용하여 형성될 수 있다. 도전성 비아(120)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W 또는 전도성 페이스트를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도전성 비아(120) 및 비아 절연층(122)은 제2 트렌치(106')의 내부 뿐만 아니라, 기판(102)의 제1면(102a)에도 형성될 수 있다. 도전성 비아(120) 및 비아 절연층(122)은 CMP (chemical mechanical polishing) 공정에 의해 일부 식각되어 기판(102)의 제1 면(102a)이 노출될 수 있다. 식각된 도전성 비아(120) 및 비아 절연층(122)은 기판(102)의 제1 면(102a)과 동일한 레벨에 위치할 수 있다.
이후, 제1 트렌치(104')가 기판(102)의 제1 면(102a)에 형성될 수 있다. 상기 제1 트렌치(104')는 직사각형 형태를 가질 수 있으며 기판(102)의 중앙 영역에 형성될 수 있다. 제1 트렌치(104')는 복수의 제2 트렌치(106')들 사이에 배치될 수 있으며, 상기 복수의 제2 트렌치(106')들은 제1 트렌치(104')를 중심으로 대칭적으로 배치될 수 있다. 일 실시예에서, 상기 제2 트렌치(106')는 상기 제1 트렌치(104')를 둘러싸도록 형성될 수 있다. 상기 제2 트렌치(106')는 깊이가 상기 제1 트렌치(104')의 깊이보다 크게 형성될 수 있다. 또한, 상기 제2 트렌치(106')는 폭이 상기 제1 트렌치(104')의 폭보다 작게 형성될 수 있다. 상기 복수의 제2 트렌치(106') 사이의 간격은 상기 제1 트렌치(104')의 폭보다 작을 수 있다. 예를 들어, 제1 트렌치(104')의 폭(W1)은 3 ~ 20mm 일 수 있으며, 제2 트렌치(106')의 직경(W3)은 2 ~ 50μm 일 수 있다. 제1 트렌치(104')의 깊이(D1)는 60 ~ 200μm일 수 있으며, 제2 트렌치(106')의 깊이(D2)는 40 ~ 200 μm일 수 있다.
도 10을 참조하면, 제1 트렌치(104') 내부에 제1 반도체 칩(110)이 배치될 수 있다. 상기 제1 반도체 칩(110)은 상면에 복수의 상부 패드(112)를 포함하고, 하면에 복수의 하부 패드(114)를 포함할 수 있다. 제1 반도체 칩(110)과 제1 트렌치(104')의 하부 사이에는 접착제(117')가 형성될 수 있다. 상기 접착제(117')는 제1 반도체 칩(110)을 고정할 수 있으며, DAF, NCF 또는 NCP를 포함할 수 있다. 상기 제1 반도체 칩(110)은 로직 칩(logic chip)일 수 있으며, 어플리케이션 프로세서를 포함할 수 있다. 상기 제1 반도체 칩(110)의 폭은 제1 트렌치(104')의 폭보다 좁게 형성될 수 있다.
도 11을 참조하면, 제1 트렌치(104') 내에 봉지재(116')가 형성되어 제1 트렌치(104') 내의 공간을 채울 수 있다. 상기 봉지재(116')는 제1 트렌치(104')의 측면, 하부, 제1 반도체 칩(110)의 상면, 측면 및 기판(102)의 제1 면(102a)을 덮을 수 있다. 상기 봉지재(116')의 상단은 기판(102)의 제1면 및 제1 반도체의 상면보다 높은 레벨에 위치할 수 있다. 상기 봉지재(116')는 에폭시(epoxy) 또는 폴리이미드 등을 포함하는 수지일 수 있다. 예를 들면, 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin) 등일 수 있다.
도 12를 참조하면, 봉지재(116')가 평탄화 공정에 의해 식각되어 봉지재(116)가 형성될 수 있다. 상기 평탄화 공정에 의해 기판(102)의 제1 면(102a), 제1 반도체 칩(110)이 노출될 수 있다. 일 실시예에서, 제1 반도체 칩(110)의 상면과 봉지재(116)의 상단은 동일한 레벨에 위치할 수 있다.
도 13a를 참조하면, 기판(102)의 제1 면(102a) 상에 제1 재배선층(130)이 형성될 수 있다. 도 13b는 도13a에 도시된 R2 영역의 일부 확대도이다. 도 13b를 참조하면 제1 재배선층(130)은 배선 패턴(132), 비아(134), 언더범프메탈(135), 절연층(138) 및 패시베이션층(137)을 포함할 수 있다. 우선 기판(102), 제1 반도체 칩(110) 및 도전성 비아(120) 상에 절연층(138)을 형성한다. 상기 절연층(138)은 복수 적층될 수 있다. 절연층(138)은 제1 반도체 칩(110)의 상부 패드(112) 또는 배선 패턴(132)을 덮을 수 있다. 이후, 상기 상부 패드(112) 또는 배선 패턴(132)이 노출되도록 절연층(138)의 일부가 식각된다. 상기 노출된 상부 패드(112) 또는 배선 패턴(132)의 상층에 배선 패턴(132) 및 비아(134)가 더 형성될 수 있다. 그 후, 제1 재배선층(130)의 상부에 형성된 배선 패턴(132)을 보호하는 패시베이션층(137)이 상기 배선 패턴(132) 상에 형성될 수 있다. 상기 배선 패턴(132)이 노출되도록 패시베이션층(137)의 일부가 식각되어 개구부(136)를 형성한다. 상기 노출된 배선 패턴(132) 및 패시베이션층(137)의 상부에 언더범프메탈(135)이 형성될 수 있다.
배선 패턴(132)은 제1 재배선층(130)의 내부에 여러 층에 형성될 수 있으며, 신호 전달 경로를 제공할 수 있다. 비아(134)는 서로 다른 층에 형성된 배선 패턴(132)을 전기적으로 연결시킬 수 있다. 비아(134)는 도전성 물질로 이루어질 수 있으며, 도전성 물질로 완전히 충전될 수 있다. 비아(134)는 비아 홀의 벽면을 따라 형성될 수 있으며, 또한 테이퍼 형상뿐만 아니라, 원통형상이 적용될 수 있다. 비아(134)는 제1 재배선층(130)의 배선 패턴(132)과 일체화되도록 형성될 수 있다. 절연층(138) 및 패시베이션층(137)은 배선 패턴(132) 및 비아(134)를 외부로부터 전기적으로 절연시킬 수 있다. 언더범프메탈(135) 상에는 후술되는 내부 연결 부재(156)가 형성될 수 있다. 언더범프메탈(135)은 상기 내부 연결 부재(156)의 확산을 방지할 수 있다.
배선 패턴(132) 및 비아(134)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 패시베이션층(137) 및 절연층(138)은 SiO2, Si3N4, SiON, Ta2O5, HfO2, PI(PolyImide), PBO(Poly Benz Oxazole), BCB(Benzi Cyclo Butene), BT(BismaleimideTriazine) 및 감광성 수지 중 선택되는 어느 하나를 포함할 수 있다. 상기 절연층(138) 및 패시베이션층(137)은 언더범프메탈(135)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐/합금구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 또는 니켈을 포함할 수 있다. 상기 언더범프메탈(135)은 스퍼터링, 전해도금 또는 무전해 도금 공정에 의해 형성될 수 있다.
도 14를 참조하면, 제1 재배선층(130) 상에 적어도 하나의 제2 반도체 칩(150)이 실장될 수 있다. 언더필(152)은 상기 제1 재배선층(130)과 제2 반도체 칩(150) 사이에 형성될 수 있다. 내부 연결 부재(156)는 제2 반도체 칩(150)의 하부에 형성될 수 있으며, 상기 제1 재배선층(130)의 배선 패턴(132)과 제2 반도체 칩(150)을 전기적으로 연결시킬 수 있다.
일 실시예에서, 상기 제2 반도체 칩(150)은 열압착(Thermalcompression; TC) 본딩에 의해 제1 재배선층(130)에 실장될 수 있다. 본딩 기구(미도시)에 의해 하면에 내부 연결 부재(156)가 형성된 제2 반도체 칩(150)이 흡착될 수 있다. 상기 본딩 기구는, 내부 연결 부재(156)가 배선 패턴(132)과 대응하는 지점에 위치하도록 제2 반도체 칩(150)을 이동시키고, 상기 제2 반도체 칩(150)을 가압, 가열할 수 있다. 열압착 본딩에 의해 내부 연결 부재(156)가 배선 패턴(132)과 연결될 수 있다. 일 실시예에서. 상기 언더필(152)은 NCF일 수 있다. 상기 NCF는 제2 반도체 칩(150)의 하면에 우선 부착되고, 본딩 기구에 의해 가압, 가열될 수 있다. 일 실시예에서, 상기 언더필(152)은 NCP일 수 있다. 상기 NCP는 상기 제1 재배선층(130)의 상면에 우선 배치되고, 본딩 기구에 의해 가압, 가열될 수 있다. 일 실시예에서, 상기 언더필(152)은 제2 반도체 칩(150)이 열압착 공정에 의해 제1 재배선층(130)과 연결된 후에, 제2 반도체 칩(150)의 아래에 형성될 수 있다.
도 15를 참조하면, 제1 재배선층(130)의 상면 및 제2 반도체 칩(150)들 사이에 봉지재(154)가 형성될 수 있다. 상기 봉지재(154)는 제2 반도체 칩(150)들이 손상되지 않게 보호할 수 있다. 봉지재(154)는 제2 반도체 칩(150) 상에 형성된 후, 평탄화 공정에 의해 상부가 일부 식각될 수 있다. 상기 봉지재(154)의 상단은 제2 반도체 칩(150)의 상단과 동일한 레벨에 위치할 수 있으며, 상기 봉지재(154)의 측면은 기판(102) 및 제1 재배선층(130)의 측면과 일직선 상에 형성될 수 있다. 상기 봉지재(154)는 에폭시(epoxy) 또는 폴리이미드 등을 포함하는 수지일 수 있다. 예를 들면, 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin) 등일 수 있다.
도 16을 참조하면, 기판(102)은 제2 면(102b)이 상방을 향하도록 뒤집힐 수 있다. 이 후, 기판(102)의 제2 면(102b), 도전성 비아(120) 및 비아 절연층(122)의 일부가 평탄화 공정에 의해 제거될 수 있다. 상기 평탄화 공정에 의해, 기판(102)의 제2 면(102b)이 식각되어 제1 관통홀(104) 및 제2 관통홀(106)이 형성된다. 또한, 평탄화 공정에 의해 제1 반도체 칩(110)의 일부가 제거될 수 있으며, 제1 반도체 칩(110)에 부착된 접착제(117')가 제거될 수 있다. 일 실시예에서, 평탄화 공정 후에 접착제(117')의 일부는 제거되지 않고 제1 반도체의 측면에 남을 수 있다. 상기 평탄화 공정은, 제2 반도체 및 봉지재(154)를 밑에서 지지하는 캐리어가 형성되지 않고 진행될 수 있다.
도 17을 참조하면, 기판(102)의 제2 면(102b) 상에 제2 재배선층(140)이 형성될 수 있다. 제2 재배선층(140)의 복수의 층으로 이루어진 배선 패턴(142) 및 서로 다른 층의 배선 패턴(142)을 연결하는 비아(144)를 포함할 수 있다. 제2 재배선층(140)의 형성 공정은 도 14에서 설명한 바와 동일한 방법으로 형성될 수 있다. 제2 재배선층(140)이 형성된 후, 제2 재배선층(140)의 상면이 일부 식각되어 개구부(146)가 형성될 수 있다. 배선 패턴(142)은 상기 개구부(146)를 통해 외부로 노출될 수 있다.
도 2를 참조하면, 도 17의 제2 재배선층(140)에 외부 연결 부재(160)가 형성될 수 있다. 외부 연결 부재(160)는 제2 재배선층(140)의 노출된 배선 패턴(142)과 연결될 수 있다. 일 실시예에서, 외부 연결 부재(160)는 솔더 볼일 수 있다. 솔더 볼은 주석(Sn), 은(Ag), 구리(Cu), 팔라듐(Pd), 비스무트(Bi) 또는 안티몬(Sb)을 포함할 수 있다.
도 1을 참조하면, 웨이퍼(10) 상의 스크라이브 라인(30)을 따라서 개별화(singulation) 공정이 진행될 수 있다. 상기 개별화 공정에 의해 반도체 패키지(100)가 완성된다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 패키지 102 : 기판
104 : 제1 관통홀 104' : 제1 트렌치
106 : 제2 관통홀 106' : 제2 트렌치
110 : 제1 반도체 칩 112 : 상부 패드
114 : 하부 패드 116, 154 : 봉지재
117 : 접착제 118 : 관통 전극
120 : 도전성 비아 122 : 비아 절연층
130 : 제1 재배선층 132, 142 : 배선 패턴
134, 144 : 비아 140 : 제2 재배선층
150 : 제2 반도체 칩 156 : 내부 연결 부재
160 : 외부 연결 부재 270 : 제3 반도체 칩

Claims (10)

  1. 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판;
    상기 제1 관통홀 내에 배치되는 제1 반도체 칩;
    상기 복수의 제2 관통홀 내에 배치되는 도전성 비아;
    상기 실리콘 기판 상에 배치되어 상기 제1 반도체 칩 및 상기 도전성 비아와 연결되는 제1 재배선층; 및
    상기 실리콘 기판의 하부에 배치되어 상기 제1 반도체 및 상기 도전성 비아와 연결되는 제2 재배선층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 관통홀의 내부에 제1 봉지재를 더 포함하고, 상기 제1 봉지재는 상기 제1 관통홀의 내측면과 상기 제1 반도체 칩의 측면 사이에 배치되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩은 내부에 상기 제1 반도체 칩을 상하로 관통하는 관통 전극을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 관통홀은 상기 제1 관통홀을 둘러싸도록 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 관통홀의 직경은 2 ~ 50μm인 반도체 패키지.
  6. 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판;
    상기 제1 관통홀 내에 배치되는 제1 반도체 칩;
    상기 복수의 제2 관통홀 내에 배치되는 도전성 비아;
    상기 실리콘 기판 상에 배치되어 상기 제1 반도체 칩 및 상기 도전성 비아와 연결되는 제1 재배선층;
    상기 실리콘 기판의 하부에 배치되어 상기 제1 반도체 및 상기 도전성 비아와 연결되는 제2 재배선층; 및
    상기 제1 재배선층 상에 배치되어 상기 제1 재배선층과 연결되는 제2 반도체 칩을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 반도체 칩은 상기 제1 재배선층을 통하여 상기 제2 반도체 칩과 전기적으로 연결되는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제2 반도체 칩은 상기 제1 재배선층 상에 복수 배치되며,
    상기 복수의 제2 반도체 칩들은 상기 제1 재배선층을 통하여 전기적으로 연결되는 반도체 패키지.
  9. 제1 관통홀 및 상기 제1 관통홀과 이격되어 배치되는 복수의 제2 관통홀을 포함하는 실리콘 기판;
    상기 제1 관통홀 내에 배치되는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 제3 반도체 칩;
    상기 복수의 제2 관통홀 내에 배치되는 도전성 비아;
    상기 실리콘 기판 상에 배치되는 상기 제3 반도체 칩과 연결되는 제1 재배선층;
    상기 실리콘 기판의 하부에 형성되어 상기 제1 반도체 칩과 연결되는 제2 재배선층; 및
    상기 제1 재배선층 상에 배치되어 상기 제1 재배선층과 연결되는 제2 반도체 칩을 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 관통홀의 내부에 제1 봉지재를 더 포함하고, 상기 제1 봉지재는 상기 제1 관통홀의 내측면과 상기 제1 반도체 칩의 측면 사이에 배치되는 반도체 패키지.
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