KR101887262B1 - 칩 패키지를 위한 구조물 및 그 형성 방법 - Google Patents

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Abstract

칩 패키지의 구조물들 및 그 형성 방법이 제공된다. 칩 패키지는 반도체 다이 및, 반도체 다이를 부분적으로 또는 완전히 인캡슐레이트하는 패키지층을 포함한다. 칩 패키지는 또한 반도체 다이와 패키지층 위의 폴리머층을 포함한다. 칩 패키지는 폴리머층 위의 유전체층을 더 포함한다. 유전체층은 반도체 산화물 물질로 실질적으로 제조된다. 또한, 칩 패키지는 반도체 다이의 도전성 패드에 전기적으로 연결된, 유전체층 내의 도전성 피처를 포함한다.

Description

칩 패키지를 위한 구조물 및 그 형성 방법{STRUCTURE AND FORMATION METHOD FOR CHIP PACKAGE}
본 발명은 칩 패키지를 위한 구조물 및 그 형성 방법에 관한 것이다.
반도체 기술의 끊임없는 진화로 인해, 반도체 다이들은 계속해서 점점 더 작아지고 있다. 하지만, 보다 많은 기능들이 이러한 반도체 다이들 내로 통합될 필요가 있다. 이에 따라, 이러한 반도체 다이들은 보다 작은 영역들 내에 계속해서 보다 많은 수의 I/O 패드들을 패키지화해왔고, I/O 패드들의 밀도는 급속하게 상승하고 있다. 그 결과로, 반도체 다이들의 패키징은 점점 더 어려워지고 있다.
패키지 기술들은 다수의 카테고리들로 나눠질 수 있다. 패키징의 카테고리들 중 하나에서, 다이들은 다른 웨이퍼들 상으로 패키지화되기 전에 웨이퍼들로부터 서잉(saw)되며, 오로지 “양품으로서 알려진 다이들(known-good-dies)"만이 패키지화된다. 이 패키징 기술의 장점은 팬 아웃(fan-out) 칩 패키지들을 형성할 가능성인데, 이것은 다이 상의 I/O 패드들이 다이 자체보다 큰 영역으로 재분배될 수 있다는 것을 의미한다. 따라서, 다이들의 표면들 상에 패킹된 I/O 패드들의 개수는 증가될 수 있다.
반도체 다이들의 밀도와 기능들을 더욱 개선시키기 위해 새로운 패키징 기술들이 개발되어 왔다. 반도체 다이들에 대한 이러한 비교적 새로운 유형들의 패키징 기술들은 제조 도전과제들에 직면하고 있다.
몇몇의 실시예들에 따라, 칩 패키지가 제공된다. 칩 패키지는 반도체 다이 및, 반도체 다이를 부분적으로 또는 완전히 인캡슐레이트하는 패키지층을 포함한다. 칩 패키지는 또한 반도체 다이와 패키지층 위의 폴리머층을 포함한다. 칩 패키지는 폴리머층 위의 유전체층을 더 포함한다. 유전체층은 반도체 산화물 물질로 실질적으로 제조된다. 또한, 칩 패키지는 반도체 다이의 도전성 패드에 전기적으로 연결된, 유전체층 내의 도전성 피처를 포함한다.
몇몇의 실시예들에 따라, 칩 패키지가 제공된다. 칩 패키지는 반도체 다이 및, 반도체 다이를 부분적으로 또는 완전히 인캡슐레이트하는 몰딩 화합물층을 포함한다. 칩 패키지는 또한 반도체 다이와 몰딩 화합물층 위의 폴리머층을 포함한다. 칩 패키지는 폴리머층 위의 유전체층을 더 포함하며, 유전체층은 폴리머층보다 딱딱하다. 또한, 칩 패키지는 반도체 다이의 도전성 패드에 전기적으로 연결된, 유전체층 내의 도전성 피처를 포함한다.
몇몇의 실시예들에 따라, 칩 패키지를 형성하는 방법이 제공된다. 본 방법은 반도체 다이를 부분적으로 또는 완전히 인캡슐레이트하도록 반도체 다이 위에 몰딩 화합물층을 형성하는 단계를 포함한다. 본 방법은 또한 반도체 다이와 몰딩 화합물층 위에 폴리머층을 형성하는 단계 및, 폴리머층 위에 유전체층을 형성하는 단계를 포함한다. 유전체층은 반도체 산화물 물질로 제조된다. 본 방법은 유전체층 내에 도전성 피처를 형성하는 단계를 더 포함한다.
칩 패키지의 신뢰성과 품질은 상당히 개선된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념해야 한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1j는 몇몇의 실시예들에 따른, 칩 패키지를 형성하기 위한 공정의 다양한 스테이지들의 단면도들이다.
도 2는 몇몇의 실시예들에 따른, 칩 패키지의 단면도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 “아래”, “밑”, “보다 낮은”, “위”, “보다 위” 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시의 몇몇의 실시예들을 설명한다. 도 1a 내지 도 1j는 몇몇의 실시예들에 따른, 칩 패키지를 형성하기 위한 공정의 다양한 스테이지들의 단면도들이다. 추가적인 동작들이 도 1a 내지 도 1j에서 설명된 스테이지들 이전에, 그 도중에, 및/또는 그 이후에 제공될 수 있다. 설명된 몇몇의 스테이지들은 상이한 실시예들을 위해 대체되거나 제거될 수 있다. 추가적인 피처들이 반도체 디바이스 구조물에 추가될 수 있다. 아래에서 설명된 몇몇의 피처들은 상이한 실시예들을 위해 대체되거나 제거될 수 있다. 특정한 순서로 수행되는 동작들로 몇몇의 실시예들이 논의되지만, 이러한 동작들은 다른 논리적 순서로 수행될 수 있다.
몇몇의 실시예들에 따라, 도 1a에서 도시된 바와 같이, 반도체 다이들(10, 20)을 포함한, 다수의 반도체 다이들이 캐리어 기판(101) 상에 부착된다. 몇몇의 실시예들에서, 반도체 다이들(10, 20)을 캐리어 기판(101) 상에 고정시키기 위해 접착층(미도시됨)이 이용된다. 몇몇의 실시예들에서, 반도체 다이들(10, 20)은 동일한 기능들을 갖는다. 몇몇의 다른 실시예들에서, 반도체 다이들(10, 20)은 상이한 기능들을 갖는다. 몇몇의 실시예들에서, 반도체 다이들(10, 20) 둘 다는 “양품으로서 알려진 다이들”이다. 반도체 다이들(10, 20)은 동일한 반도체 웨이퍼를 서잉하여 얻어질 수 있다. 대안적으로, 반도체 다이들(10, 20)은 상이한 반도체 웨이퍼들을 서잉하여 얻어질 수 있다.
몇몇의 실시예들에서, 반도체 다이(10)는 반도체 기판(100) 및 반도체 기판(100) 상에 형성된 상호연결 구조물을 포함한다. 상호연결 구조물은 다수의 층간 유전체층들 및 층간 유전체층들 내에 형성된 다수의 도전성 피처들을 포함한다. 이러한 도전성 피처들은 도전성 라인들, 도전성 비아들, 및 도전성 콘택트들을 포함한다. 단순화를 위해, 도 1a는 층간 유전체층들 중 하나의 층간 유전체층(유전체층(102))과 유전체층(102) 내 및/또는 유전체층(102) 상에 형성된 도전성 패드들(104)만을 도시한다. 도전성 패드들(104)은 유전체층(102) 내에 형성된 도전성 라인들의 일부분들일 수 있다. 도전성 패드들(104)은 도전성 라인들의 보다 넓은 부분들일 수 있다. 몇몇의 실시예들에서, 도전성 패드들(104)은 다른 도전성 패드들 상에 형성된 금속 필라(pillar)들이다. 마찬가지로, 반도체 다이(20)는 또한 반도체 기판(200) 및, 유전체층(202)과 도전성 패드들(204)을 포함한 상호연결 구조물을 포함한다.
몇몇의 실시예들에서, 다양한 디바이스 엘리먼트들이 반도체 기판들(100, 200) 내에 형성된다. 다양한 디바이스 엘리먼트들의 예시들에는 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET) 등); 다이오드; 또는 다른 적절한 엘리먼트들이 포함된다.
디바이스 엘리먼트들은 집적 회로 디바이스들을 형성하기 위해 반도체 기판(100) 위에서 상호연결 구조물을 통해 상호연결된다. 집적 회로 디바이스들은 논리 디바이스, 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리(static random access memory; SRAM), 무선 주파수(radio frequency; RF) 디바이스, 입력/출력(I/O) 디바이스, 시스템 온 칩(system-on-chip; SoC) 디바이스, 다른 적용가능한 유형들의 디바이스들, 또는 이들의 조합을 포함한다.
몇몇의 실시예들에서, 캐리어 기판(101)이 임시 지지 기판으로서 이용된다. 캐리어 기판(101)은 반도체 물질, 세라믹 물질, 폴리머 물질, 금속 물질, 다른 적절한 물질, 또는 이들의 조합으로 제조될 수 있다. 몇몇의 실시예들에서, 캐리어 기판(101)은 유리 기판이다. 몇몇의 다른 실시예들에서, 캐리어 기판(101)은 실리콘 웨이퍼와 같은, 반도체 기판이다.
몇몇의 실시예들에 따라, 도 1b에서 도시된 바와 같이, 패키지층(106)이 캐리어 기판(101) 및 반도체 다이들(10, 20) 위에 형성된다. 몇몇의 실시예들에서, 패키지층(106)은 폴리머 물질을 포함한다. 몇몇의 실시예들에서, 패키지층(106)은 몰딩 화합물층이다. 몰딩 화합물층은 에폭시계 수지를 포함할 수 있다. 몰딩 화합물층은 산화물 광섬유와 같은, 필러(filler)들을 함유할 수 있다. 몇몇의 실시예들에서, 패키지층(106)은, 반도체 다이들(10, 20) 각자의 최상면들과 측벽들을 덮는 것을 비롯하여, 반도체 다이들(10, 20)을 인캡슐레이트(encapsulate)한다. 몇몇의 다른 실시예들에서, 패키지층(106)은 반도체 다이들(10, 20)을 부분적으로 인캡슐레이트한다. 예를 들어, 반도체 다이들(10, 20)의 상위 부분들은 패키지층(106)의 최상면으로부터 돌출한다.
몇몇의 실시예들에서, 액체 몰딩 화합물 물질이 캐리어 기판(101) 및 반도체 다이들(10, 20) 위에 도포된다. 몇몇의 실시예들에서, 그 후, 열 공정이 가해져서 액체 몰딩 화합물 물질을 경화시킨다. 그 결과로서, 액체 몰딩 화합물 물질은 굳어져서 패키지층(106)으로 변환된다. 몇몇의 실시예들에서, 열 공정은 약 200℃ 내지 약 230℃의 범위의 온도에서 수행된다. 열 공정의 동작 시간은 약 1시간 내지 약 3시간의 범위 내에 있을 수 있다.
몇몇의 실시예들에 따라, 도 1c에서 도시된 바와 같이, 패키지층(106)은 시닝(thin)되어 반도체 다이들(10, 20)의 도전성 패드들(104, 204)을 노출시킨다. 패키지층(106)을 시닝하기 위해 평탄화 공정이 이용될 수 있다. 평탄화 공정은 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 공정, 드라이 폴리싱 공정, 그라인딩 공정, 에칭 공정, 다른 적용가능한 공정, 또는 이들의 조합을 포함할 수 있다.
몇몇의 실시예들에서, 평탄화 공정 이후 패키지층(106)과 반도체 다이들(10, 20)의 최상면들은 동일 평면 상에 있다. 하지만, 본 발명개시의 실시예들은 이것으로 제한되지 않는다. 몇몇의 실시예들에서, 도 1c에서 도시된 바와 같이, 패키지층(106)의 최상면은 반도체 다이들(10, 20)의 최상면들보다 낮은 위치에 있다.
몇몇의 실시예들에 따라, 도 1d에서 도시된 바와 같이, 보호층(108)이 반도체 다이들(10, 20)과 패키지층(106) 위에 형성된다. 보호층(108)은 나중에 형성되는 상호연결 구조물로부터 발생한 응력을 버퍼링하는 데에 이용될 수 있다. 보호층(108)은 또한, 평탄화 공정 이후, 패키지층(106) 상에 형성된 결함들을 덮는 데에 이용될 수 있다. 보호층(108)은 후속 공정들을 용이하게 하기 위해 평면을 제공할 수 있다.
몇몇의 실시예들에서, 보호층(108)은 폴리머층이다. 몇몇의 실시예들에서, 폴리머층은 피처 개구들을 형성하기 위해 손쉽게 패터닝될 수 있는 감광성 물질로 형성될 수 있다. 폴리머층은 폴리이미드(PI), 폴리벤조사졸(PBO), 에폭시 수지, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 몇몇의 실시예들에서, 보호층(108)은 화학적 기상 증착(CVD) 공정, 스핀 온 공정, 스프레이 코팅 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 형성된다.
몇몇의 실시예들에 따라, 도 1d에서 도시된 바와 같이, 보호층(108)은 패키지층(106)의 최상면 전체를 덮는다. 몇몇의 실시예들에서, 보호층(108)은 패키지층과 직접 접촉한다. 몇몇의 실시예들에서, 보호층(108)과 패키지층(106) 사이의 계면은 보호층(108)과 반도체 다이(10)의 최상부 사이의 계면과 반도체 다이(10)의 바닥 사이에 있다. 보호층(108)은 패키지층(106) 상에 있는 결함들 및/또는 입자들을 덮을 수 있다. 그러므로, 이러한 결함들 및/또는 입자들이 다른 엘리먼트들에 악영향을 미치는 것이 방지된다.
몇몇의 실시예들에서, 보호층(108)은 실질적으로 평면인 최상면을 갖는다. 몇몇의 실시예들에서, 보호층(108)에 실질적으로 평면인 최상면을 제공하기 위해 평탄화 공정이 이용된다. 평탄화 공정은 CMP 공정, 드라이 폴리싱 공정, 그라인딩 공정, 에칭 공정, 다른 적용가능한 공정, 또는 이들의 조합을 포함할 수 있다.
몇몇의 실시예들에서, 보호층(108)은 균일한 두께를 갖는다. 몇몇 실시예들에서, 보호층(108)의 두께는 약 3㎛ 내지 약 20㎛의 범위 내에 있다. 몇몇 다른 실시예들에서, 보호층(108)의 두께는 약 5㎛ 내지 약 10㎛의 범위 내에 있다. 하지만, 본 발명개시의 실시예들은 이것으로 제한되지 않는다. 몇몇의 실시예들에서, 보호층(108)의 두께는 균일하지 않되, 보호층(108)의 최상면은 여전히 평면이다. 도 1d에서 도시된 바와 같이, 패키지층(106) 상의 보호층(108)의 일부분은 제1 두께(T1)를 갖는다. 반도체 다이(10 또는 20) 상의 보호층(108)의 일부분은 제2 두께(T2)를 갖는다. 몇몇의 실시예들에서, 두께(T1)는 두께(T2)보다 크다.
이 후, 몇몇의 실시예들에 따라, 도 1e에서 도시된 바와 같이, 유전체층(110)이 보호층(108) 위에 퇴적된다. 몇몇의 실시예들에서, 유전체층(110)은 보호층(108)과 직접 접촉한다. 몇몇의 실시예들에서, 유전체층(110)은 반도체 산화물 물질로 실질적으로 제조된다. 유전체층(110)은 폴리머 물질로 제조되지 않는다. 몇몇의 실시예들에서, 유전체층(110)은 보호층(108)보다 더 딱딱하다. 보호층(108)은 유전체층(110) 아래에서 응력 버퍼링으로서 이용될 수 있다.
몇몇의 실시예들에서, 유전체층(110)은 실리콘 산화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 실리콘 산화질화물, 로우 k 물질, TEOS(tetra-ethyl-ortho-silicate) 산화물, 다른 적절한 물질, 또는 이들의 조합을 포함한다. 몇몇의 실시예들에서, 유전체층(110)은 PVD 공정, CVD 공정, 원자층 증착(ALD) 공정, 다른 적용가능한 공정, 또는 이들의 조합과 같은 기상 증착 공정을 이용하여 퇴적된다. 몇몇의 다른 실시예들에서, 유전체층(110)은 스핀 온 공정, 스프레이 코팅 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 퇴적된다.
몇몇의 실시예들에 따라, 도 1f에서 도시된 바와 같이, 피처 개구들(114)이 유전체층(110) 내에 형성된다. 몇몇의 실시예들에서, 피처 개구들(114)은 도전성 라인들을 포함하기 위해 이용되는 트렌치들이다. 몇몇의 실시예들에서, 유전체층(110)을 패터닝하기 위해 포토리소그래피 공정과 에칭 공정이 이용된다. 그 결과로서, 피처 개구들(114)이 형성된다.
이 후, 몇몇의 실시예들에 따라, 도 1f에서 도시된 바와 같이, 피처 개구들(112)이 보호층(108) 내에 형성된다. 몇몇의 실시예들에서, 피처 개구들(112)은 도전성 비아들을 포함하기 위해 이용되는 비아 홀들이다. 몇몇의 실시예들에서, 보호층(108)은 포토리소그래피 공정, 레이저 드릴링 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 패터닝된다. 그 결과로서, 피처 개구들(112)이 형성된다.
몇몇의 실시예들에 따라, 도 1g에서 도시된 바와 같이, 도전성 피처들(116, 118)이 피처 개구들(112, 114) 내에 각각 형성된다. 몇몇의 실시예들에서, 피처 개구들(116, 118)을 채우기 위해 유전체층(110) 위에 하나 이상의 도전성 물질들이 퇴적된다. 도전성 물질들은 구리, 알루미늄, 텅스텐, 티타늄, 니켈, 금, 백금, 은, 다른 적절한 물질, 또는 이들의 조합을 포함한 금속 물질들을 포함할 수 있다. 몇몇의 실시예들에서, 하나 이상의 도전성 물질들은 전기도금 공정, CVD 공정, PVD 공정, 무전해 도금 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 퇴적된다.
이 후, 피처 개구들(114)의 외부에 있는 도전성 물질들을 제거하기 위해 평탄화 공정이 이용된다. 평탄화 공정은 CMP 공정, 드라이 폴리싱 공정, 그라인딩 공정, 에칭 공정, 다른 적용가능한 공정, 또는 이들의 조합을 포함할 수 있다. 그 결과로서, 피처 개구들(114) 내의 도전성 물질들의 잔여 부분들은 도전성 피처들(118)을 형성한다. 피처 개구들(112) 내의 도전성 물질들의 잔여 부분들은 도전성 피처들(116)을 형성한다. 몇몇의 실시예들에서, 도전성 피처들(118)과 유전체층(110)의 최상면들은 서로 동일 평면 상에 있다.
도전성 피처들(118)은 도전성 라인들로서 이용될 수 있고, 도전성 피처들(116)은 도전성 비아들로서 이용될 수 있다. 몇몇의 실시예들에서, 도전성 피처들(116) 각각은 도전성 패드들(104 또는 204) 중 하나에 전기적으로 연결된다. 몇몇의 실시예들에서, 도전성 피처들(116) 각각은 도전성 패드들(104 또는 204) 중 하나와 직접 접촉한다.
몇몇의 실시예들에서, 도 1g에서 도시된 바와 같이, 도전성 피처들(118) 중 하나와 도전성 피처들(116) 중 몇몇은 다함께 도전성 피처(117)를 형성한다. 도 1g에서 도시된 바와 같이, 도전성 피처(117)는 반도체 다이(10)의 도전성 패드들(104) 중 하나와 반도체 다이(20)의 도전성 패드들(204) 중 하나를 전기적으로 연결시킨다. 그러므로, 반도체 다이들(10, 20) 사이에서 전기적 신호들이 송신되거나 또는 수신될 수 있다. 반도체 다이(10)는 도전성 피처(117)를 통해 반도체 다이(20)에 전기적으로 결합된다.
몇몇의 실시예들에서, 배리어 엘리먼트들(미도시됨)이 도전성 피처들(118 또는 117)과 유전체층(110) 사이에 형성된다. 마찬가지로, 배리어 엘리먼트들은 또한 도전성 피처들(116)과 보호층(108) 사이에 형성될 수 있다. 몇몇의 실시예들에서, 배리어 엘리먼트들은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 다른 적절한 물질, 또는 이들의 조합으로 제조된다. 몇몇의 실시예들에서, 하나 이상의 도전성 물질들의 형성 이전에, 배리어 물질층이 유전체층(110)과 피처 개구들(114, 112)의 측벽들 및 바닥들 위에 퇴적된다. 도전성 피처들(118, 117)을 형성하기 위한 평탄화 공정 이후, 유전체층(110)의 최상면 상의 배리어 물질층이 또한 제거된다. 그 결과로서, 피처 개구들(114, 112) 내의 배리어 물질층의 잔여 부분들은 배리어 엘리먼트들을 형성한다.
몇몇의 실시예들에 따라, 도 1h에서 도시된 바와 같이, 에칭 저지층(119)이 유전체층(110)과 도전성 피처들(118, 117) 위에 퇴적된다. 에칭 저지층은, 도전성 피처들(118 및/또는 117)을 노출시키는 피처 개구들의 후속적인 형성에 도움을 주기 위해 이용된다. 에칭 저지층(119)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 다른 적절한 물질, 또는 이들의 조합으로 제조될 수 있다. 에칭 저지층(119)은 CVD 공정 또는 다른 적용가능한 공정을 이용하여 퇴적될 수 있다.
본 발명개시의 실시예들에 대해 많은 변형들 및/또는 수정들이 취해질 수 있다. 몇몇의 다른 실시예들에서, 에칭 저지층(119)은 형성되지 않는다.
이 후, 몇몇의 실시예들에 따라, 도 1h에서 도시된 바와 같이, 유전체층(120)이 에칭 저지층(119) 위에 퇴적된다. 몇몇의 실시예들에서, 유전체층(120)의 물질 및 형성방법은 유전체층(110)의 물질 및 형성방법과 유사하거나 또는 동일하다. 몇몇의 실시예들에서, 유전체층(120)은 유전체층(110)보다 두껍다.
몇몇의 실시예들에 따라, 도 1h에서 도시된 바와 같이, 피처 개구들(125, 123)이 유전체층(120) 내에 형성된다. 몇몇의 실시예들에서, 피처 개구들(125)은 트렌치들이고, 피처 개구들(123)은 비아 홀들이다. 피처 개구들(125, 123)은 서로 연결된다. 몇몇의 실시예들에서, 피처 개구들(125, 123)은 다중 포토리소그래피 공정들 및 에칭 공정들을 이용하여 형성된다. 몇몇의 실시예들에서, 피처 개구들(125, 123)은 “비아 퍼스트(via first)” 공정을 이용하여 형성된다. 몇몇의 다른 실시예들에서, 피처 개구들(125, 123)은 “트렌치 퍼스트(trench first)” 공정을 이용하여 형성된다. 몇몇의 실시예들에서, 피처 개구들(123)은 에칭 저지층(119)을 노출시킨다. 이 후, 도전성 피처들(118)을 노출시키도록 에칭 저지층(119)의 노출된 부분들은 제거된다.
이 후, 몇몇의 실시예들에 따라, 도 1h에서 도시된 바와 같이, 도전성 피처들(124, 122)이 피처 개구들(125, 123) 내에 각각 형성된다. 몇몇의 실시예들에서, 도전성 피처들(124, 122)은 구리, 알루미늄, 텅스텐, 티타늄, 니켈, 금, 백금, 은, 다른 적절한 물질, 또는 이들의 조합으로 제조된다. 몇몇의 실시예들에서, 피처 개구들(125, 123)을 채우기 위해 유전체층(120) 위에 하나 이상의 도전성 물질들이 퇴적된다. 몇몇의 실시예들에서, 하나 이상의 도전성 물질들은 전기도금 공정, CVD 공정, PVD 공정, 무전해 도금 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 퇴적된다.
이 후, 피처 개구들(114)의 외부에 있는 도전성 물질들을 제거하기 위해 평탄화 공정이 이용된다. 평탄화 공정은 CMP 공정, 드라이 폴리싱 공정, 그라인딩 공정, 에칭 공정, 다른 적용가능한 공정, 또는 이들의 조합을 포함할 수 있다. 그 결과로서, 피처 개구들(125) 내의 도전성 물질들의 잔여 부분들은 도전성 피처들(124)을 형성한다. 피처 개구들(123) 내의 도전성 물질들의 잔여 부분들은 도전성 피처들(122)을 형성한다. 몇몇의 실시예들에서, 도전성 피처들(125)과 유전체층(120)의 최상면들은 서로 동일 평면 상에 있다.
도전성 피처들(124)은 도전성 라인들로서 이용될 수 있고, 도전성 피처들(122)은 도전성 비아들로서 이용될 수 있다. 몇몇의 실시예들에서, 도전성 피처들(122) 각각은 도전성 피처들(118 또는 117) 중 하나에 전기적으로 연결된다. 몇몇의 실시예들에서, 도전성 피처들(122) 각각은 도전성 피처들(118 또는 117) 중 하나와 직접 접촉한다.
몇몇의 실시예들에서, 배리어 엘리먼트들(미도시됨)이 도전성 피처들(124)과 유전체층(120) 사이에 형성된다. 마찬가지로, 배리어 엘리먼트들은 또한 도전성 피처들(122)과 유전체층(120) 사이에 형성될 수 있다. 몇몇의 실시예들에서, 배리어 엘리먼트들은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 다른 적절한 물질, 또는 이들의 조합으로 제조된다. 몇몇의 실시예들에서, 하나 이상의 도전성 물질들의 형성 이전에, 배리어 물질층이 유전체층(120)과 피처 개구들(125, 123)의 측벽들 및 바닥들 위에 퇴적된다. 도전성 피처들(124, 122)을 형성하기 위한 평탄화 공정 이후, 유전체층(120)의 최상면 상의 배리어 물질층이 또한 제거된다. 그 결과로서, 피처 개구들(125, 123) 내의 배리어 물질층의 잔여 부분들은 배리어 엘리먼트들을 형성한다.
몇몇의 실시예들에서, 도 1h에서 도시된 구조물 상에서의 하나 이상의 유전체층들과 도전성 피처들을 형성하기 위해 도 1h에서 예시된 공정들은 여러 회 반복된다. 몇몇의 실시예들에 따르면, 보호층(108) 상에 형성된 상호연결 구조물은 폴리머 물질로 제조되지 않는 다수의 유전체층들을 포함한다. 예를 들어, 유전체층들은 실리콘 산화물과 같은 반도체 산화물 물질로 제조된다. 이러한 유전체층들은 반도체 산화물 물질로 제조되기 때문에, 이러한 유전체층들은 서브 마이크론 상호연결부의 형성을 가능하게 해주는 포토리소그래피 및 에칭 공정들을 이용하여 패터닝될 수 있다.
본 발명개시의 실시예들에 대해 많은 변형들 및/또는 수정들이 취해질 수 있다. 몇몇 실시예들에서, 보호층(108) 상의 상호연결 구조물은 듀얼 다마신 공정들을 이용하여 형성된다. 하지만, 본 발명개시의 실시예들은 이것으로 제한되지 않는다. 몇몇의 다른 실시예들에서, 상호연결 구조물은 단일 다마신 공정들을 이용하여 형성된다. 몇몇의 다른 실시예들에서, 상호연결 구조물은 단일 다마신 공정들 및 듀얼 다마신 공정들의 조합을 이용하여 형성된다.
몇몇의 실시예들에 따라, 도 1i에서 도시된 바와 같이, 유전체층들(120, 110)과 도전성 피처들(124, 122, 118, 116)을 포함한 상호연결 구조물 위에 보호층(126)이 퇴적된다. 응력 버퍼링을 위해 보호층들(126, 108)은 다함께 상호연결 구조물을 자신들 사이에 포갠다. 그러므로, 칩 패키지의 신뢰성과 품질은 개선된다.
몇몇의 실시예들에서, 보호층(126)은 폴리머층이다. 몇몇의 실시예들에서, 폴리머층은 피처 개구들을 형성하기 위해 손쉽게 패터닝될 수 있는 감광성 물질로 형성될 수 있다. 폴리머층은 폴리이미드(PI), 폴리벤조사졸(PBO), 에폭시 수지, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 몇몇의 실시예들에서, 보호층들(126, 108)은 동일한 물질로 제조된다. 몇몇의 다른 실시예들에서, 보호층들(126, 108)은 상이한 물질들로 제조된다. 몇몇의 실시예들에서, 보호층(126)은 화학적 기상 증착(CVD) 공정, 스핀 온 공정, 스프레이 코팅 공정, 다른 적용가능한 공정, 또는 이들의 조합을 이용하여 형성된다.
몇몇의 실시예들에 따라, 도 1j에서 도시된 바와 같이, 언더 범프 금속(under-bump metallurgy; UBM) 엘리먼트들(128)이 보호층(126) 내에 형성된다. 몇몇의 실시예들에서, 도전성 피처들(124)을 노출시키는 개구들을 형성하도록 보호층(126)은 패터닝된다. 이 후, UBM 엘리먼트들(128)을 형성하도록 하나 이상의 층들이 퇴적되고 패터닝된다. 몇몇의 실시예들에서, UBM 엘리먼트들(128)은 확산 배리어층 및 시드층을 포함한다. 확산 배리어층은 탄탈륨 질화물로 형성될 수 있지만, 이것은 또한 티타늄 질화물, 탄탈륨, 티타늄 등과 같은 다른 물질들로 형성될 수 있다. 시드층은 확산 배리어층 상에 형성된 구리 시드층일 수 있다. 구리 시드층은 구리, 또는 은, 크롬, 니켈, 주석, 금 및 이들의 조합을 포함하는 구리 합금들 중 하나로 형성될 수 있다. 몇몇의 실시예들에서, UBM 엘리먼트들(128) 각각은 Ti로 형성된 확산 배리어층과 Cu로 형성된 시드층을 포함한다.
이 후, 몇몇의 실시예들에 따라, 도 1j에서 도시된 바와 같이, 도전성 커넥터들(130)이 UBM 엘리먼트들(128) 상에 대응하여 형성된다. 도전성 커넥터들(130) 각각은 대응하는 UBM 엘리먼트(128)를 통해 도전성 피처들(124) 중 대응하는 도전성 피처에 전기적으로 연결된다. 몇몇의 실시예들에서, 도전성 커넥터들(130)은 솔더 범프들 또는 솔더 볼들을 포함한다. 몇몇의 실시예들에서, 솔더 볼들은 UBM 엘리먼트들(128) 상에 배치되고 리플로우(reflow)되어 도전성 커넥터들(130)을 형성한다. 몇몇의 다른 실시예들에서, 도전성 커넥터들(130)을 형성하기 위해 솔더 물질이 UBM 엘리먼트들(128) 상에 전기도금된다. 몇몇의 다른 실시예들에서, 도전성 커넥터들(130)은 솔더 물질 이외의 다른 금속 물질로 제조된다. 도전성 커넥터들(130)은 구리, 알루미늄, 금, 다른 적절한 물질, 또는 이들의 조합으로 제조될 수 있다.
몇몇의 실시예들에 따라, 도전성 커넥터들(130)의 형성 이후, 팬 아웃(fan-out) 웨이퍼가 형성된다. 이 후, 팬 아웃 웨이퍼는 캐리어 기판(101)으로부터 분리되고 다수의 칩 패키지들로 서잉된다. 도 1j는 몇몇의 실시예들에 따른, 칩 패키지들 중의 하나를 보여준다. 칩 패키지는 반도체 다이들(10, 20)을 포함한 두 개의 반도체 다이들을 포함한다. 몇몇의 실시예들에서, 반도체 다이들(10, 20)은 서로 상이한 기능들을 갖는다. 몇몇의 실시예들에서, 반도체 다이들(10, 20)은 보호층들(108, 126) 사이에 형성된 상호연결 구조물을 통해 서로 전기적으로 통신한다.
본 발명개시의 실시예들에 대해 많은 변형들 및/또는 수정들이 취해질 수 있다. 몇몇의 실시예들에서, 칩 패키지는 두 개보다 많은 반도체 다이들을 포함한다. 몇몇의 실시예들에서, 칩 패키지는 하나의 반도체 다이를 포함한다. 도 2는 몇몇의 실시예들에 따른, 칩 패키지의 단면도이다. 도 2에서 도시된 바와 같이, 칩 패키지는 단하나의 반도체 다이(반도체 다이(10))를 포함한다.
본 발명개시의 실시예들은 몰딩 화합물층과 같은 패키지층에 의해 둘러싸여진 하나 이상의 반도체 다이들을 포함한 칩 패키지를 제공한다. 서브 마이크론 팬 아웃 상호연결부를 반도체 다이들에 제공하기 위해 반도체 산화물 물질로 제조된 유전체층들을 포함한 상호연결 구조물이 반도체 다이들과 패키지층 위에 형성된다. 상호연결 구조물의 형성 이전에 응력을 버퍼링하기 위해 보호층이 반도체 다이들과 패키지층 상에 형성된다. 보호층은 또한 패키지층의 표면 상에서의 결함들 또는 입자들을 덮을 수 있고, 상호연결 구조물의 형성에 도움을 주기 위해 평면을 제공한다. 그러므로, 칩 패키지의 신뢰성과 품질은 상당히 개선된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 칩 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이를 적어도 부분적으로 인캡슐레이트(encapsulating)하는 패키지층;
    상기 반도체 다이와 상기 패키지층 위의 폴리머층;
    상기 폴리머층 위에 있고, 반도체 산화물 물질로 제조된 유전체층; 및
    상기 유전체층 내의 도전성 피처
    를 포함하며, 상기 도전성 피처는 상기 반도체 다이의 도전성 패드에 전기적으로 연결되고, 상기 유전체층 및 상기 도전성 피처의 최상면들은 동일 평면 상에 있는 것인, 칩 패키지.
  2. 제1항에 있어서, 상기 폴리머층은 상기 도전성 피처, 상기 패키지층, 또는 상기 유전체층 중 적어도 하나와 직접 접촉한 것인, 칩 패키지.
  3. 제1항에 있어서, 제2 반도체 다이를 더 포함하며, 상기 패키지층은 상기 제2 반도체 다이를 적어도 부분적으로 인캡슐레이트한 것인, 칩 패키지.
  4. 칩 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이를 적어도 부분적으로 인캡슐레이트(encapsulating)하는 패키지층;
    상기 반도체 다이와 상기 패키지층 위의 폴리머층;
    상기 폴리머층 위에 있고, 반도체 산화물 물질로 제조된 유전체층;
    상기 유전체층 내의 도전성 피처 - 상기 도전성 피처는 상기 반도체 다이의 도전성 패드에 전기적으로 연결됨 - ;
    상기 유전체층과 상기 도전성 피처 위에 있으며, 반도체 산화물 물질을 포함한 제2 유전체층; 및
    상기 도전성 피처에 전기적으로 연결된, 상기 제2 유전체층 내의 제2 도전성 피처
    를 포함하는 칩 패키지.
  5. 칩 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이를 적어도 부분적으로 인캡슐레이트(encapsulating)하는 패키지층;
    상기 반도체 다이와 상기 패키지층 위의 폴리머층;
    상기 폴리머층 위에 있고, 반도체 산화물 물질로 제조된 유전체층;
    상기 유전체층 내의 도전성 피처 - 상기 도전성 피처는 상기 반도체 다이의 도전성 패드에 전기적으로 연결됨 - ;
    상기 유전체층 위의 제2 폴리머층; 및
    상기 도전성 피처에 전기적으로 연결된, 상기 제2 폴리머층 위의 도전성 커넥터
    를 포함하는 칩 패키지.
  6. 칩 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이를 적어도 부분적으로 인캡슐레이트하는 몰딩 화합물층;
    상기 반도체 다이와 상기 몰딩 화합물층 위의 보호층으로서, 상기 몰딩 화합물층 상의 상기 보호층의 제1 부분은 상기 반도체 다이 상의 상기 보호층의 제2 부분보다 두꺼운 것인, 상기 보호층;
    상기 보호층 위의 유전체층으로서, 상기 유전체층은 상기 보호층보다 딱딱한 것인, 상기 유전체층; 및
    상기 유전체층 내의 도전성 피처
    를 포함하며, 상기 도전성 피처는 상기 반도체 다이의 도전성 패드에 전기적으로 연결되고, 상기 유전체층 및 상기 도전성 피처의 최상면들은 동일 평면 상에 있는 것인, 칩 패키지.
  7. 삭제
  8. 제6항에 있어서, 상기 유전체층은 폴리머 물질로 제조되지 않은 것인, 칩 패키지.
  9. 제6항에 있어서, 상기 보호층과 상기 몰딩 화합물층 사이의 계면은 상기 보호층과 상기 반도체 다이의 최상부 사이의 계면과 상기 반도체 다이의 바닥 사이에 있는 것인, 칩 패키지.
  10. 칩 패키지를 형성하는 방법에 있어서,
    반도체 다이를 적어도 부분적으로 인캡슐레이트하도록 상기 반도체 다이 위에 몰딩 화합물층을 형성하는 단계;
    상기 반도체 다이와 상기 몰딩 화합물층 위에 폴리머층을 형성하는 단계;
    반도체 산화물 물질로 제조된 유전체층을 상기 폴리머층 위에 형성하는 단계;
    제1 개구를 갖도록 상기 유전체층을 패터닝하고, 제2 개구를 갖도록 상기 폴리머층을 패터닝하는 단계; 및
    상기 유전체층과 상기 폴리머층 내에 연속적인 도전성 피처를 형성하기 위해, 상기 제1 개구 및 상기 제2 개구를 도전체로 함께 채우는 단계
    를 포함하는 칩 패키지를 형성하는 방법.
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