DE102016100025A1 - Struktur und Erzeugungsverfahren für ein Chip-Package - Google Patents

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Abstract

Es werden Strukturen und Ausbildungsverfahren eines Chip-Package bereitgestellt. Das Chip-Package weist einen Halbleiter-Die und eine Package-Schicht auf, die den Halbleiter-Die teilweise oder vollständig einkapselt. Über dem Halbleiter-Die und der Package-Schicht weist das Chip-Package auch eine Polymerschicht auf. Das Chip-Package weist ferner über der Polymerschicht eine dielektrische Schicht auf. Die dielektrische Schicht besteht im Wesentlichen aus einem Halbleiteroxidmaterial. Darüber hinaus weist das Chip-Package in der dielektrischen Schicht ein Leitungsmerkmal auf, das elektrisch mit einem leitfähigen Pad des Halbleiter-Die verbunden ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Mit der stetigen Weiterentwicklung der Halbleitertechnologie werden die Halbleiter-Dies immer kleiner. Es müssen jedoch mehr Funktionen in die Halbleiter-Dies integriert werden. Dementsprechend weisen die Halbleiter-Dies eine immer größere Anzahl von E/A-Pads auf, die in immer kleinere Bereiche gepackt sind, und die Dichte der E/A-Pads nimmt schnell zu. Im Ergebnis wird das Packen der Halbleiter-Dies schwieriger.
  • Package-Technologien können in mehrere Kategorien unterteilt werden. In einer der Package-Kategorien werden die Dies von den Wafern abgesägt, bevor sie auf andere Wafer gepackt werden, und es werden nur „als gut erkannte Dies” gepackt. Ein Vorteil dieser Packungstechnologie besteht in der Möglichkeit, aufgefächerte Chip-Packages auszubilden, was bedeutet, dass die E/A-Pads auf einem Die über eine größere Fläche umverteilt werden können, als das Die selbst ist. Demzufolge kann die Anzahl der E/A-Pads, die auf den Flächen der Dies gepackt sind, vergrößert werden.
  • Es wurden neue Packungstechnologien entwickelt, um die Dichte und die Funktionen der Halbleiter-Dies weiter zu verbessern. Die verhältnismäßig neuen Typen von Packungstechnologien für Halbleiter-Dies genügen den Herausforderungen bei der Herstellung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mitsamt den beigefügten Figuren gelesen wird. Es soll angemerkt werden, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenartigen Merkmale nicht maßstabsgerecht gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenartigen Merkmale aus Gründen der Verständlichkeit der Darlegungen beliebig vergrößert oder verkleinert worden sein.
  • Die 1A–1J sind Querschnittsansichten von verschiedenartigen Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
  • 2 ist eine Querschnittsansicht eines Chip-Package gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale der Erfindung bereit. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind das lediglich Beispiele, und sie sind nicht zur Einschränkung gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet werden, und es kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet werden können, dass das erste und zweite Merkmal nicht in einem direkten Kontakt sein können. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und ergibt von sich aus keine Beziehung zwischen den verschiedenartigen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hier räumliche Relationsbegriffe, wie z. B. ”darunter liegend”, ”unten”, ”unterer”, ”darüber liegend”, ”oberer” und dergleichen, der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (anderen Elementen oder Merkmalen) zu beschreiben, wie in den Figuren dargestellt ist. Die räumlichen Relationsbegriffe sind dazu gedacht, verschiedene Ausrichtungen des Bauelements im Einsatz oder beim Betrieb zusätzlich zu der Ausrichtung zu umfassen, die in den Figuren wiedergegeben ist. Die Vorrichtung kann auf eine andere Weise ausgerichtet (90 Grad oder in andere Richtungen gedreht) werden, und die hier verwendeten räumlichen Kennzeichnungen können ebenso dementsprechend interpretiert werden.
  • Es werden einige Ausführungsformen der Offenbarung beschrieben. Die 1A–1J sind Querschnittsansichten verschiedenartiger Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen. Vor, während und/oder nach den Stufen, die in den 1A–1J beschrieben sind, können zusätzliche Arbeitsgänge vorgesehen werden. Einige der beschriebenen Stufen können für verschiedene Ausführungsformen ersetzt oder weggelassen werden. Zu der Halbleiterbauelementstruktur können zusätzliche Merkmale hinzugefügt werden. Einige der nachfolgend beschriebenen Merkmale können für verschiedene Ausführungsformen ersetzt oder weggelassen werden. Obwohl einige Ausführungsformen mit Arbeitsgängen dargelegt werden, die in einer speziellen Reihenfolge ausgeführt werden, können diese Arbeitsgänge in einer anderen logischen Reihenfolge ausgeführt werden.
  • Wie in 1A dargestellt ist, sind gemäß einigen Ausführungsformen mehrere Halbleiter-Dies, einschließlich der Halbleiter-Dies 10 und 20, auf einem Trägersubstrat 101 angebracht. In einigen Ausführungsformen wird eine (nicht dargestellte) Adhäsionsschicht verwendet, um die Halbleiter-Dies 10 und 20 auf dem Trägersubstrat 101 zu befestigen. In einigen Ausführungsformen weisen die Halbleiter-Dies 10 und 20 die gleichen Funktionen auf. In einigen anderen Ausführungsformen weisen die Halbleiter-Dies 10 und 20 unterschiedliche Funktionen auf. In einigen Ausführungsformen sind beide Halbleiter-Dies 10 und 20 „als gut erkannte Dies”. Die Halbleiter-Dies 10 und 20 können durch Sägen des gleichen Halbleiterwafers erhalten werden. Alternativ können die Halbleiter-Dies 10 und 20 durch Sägen unterschiedlicher Halbleiterwafer erhalten werden.
  • In einige Ausführungsformen weist der Halbleiter-Die 10 ein Halbleitersubstrat 100 und eine Zwischenverbindungsstruktur auf, die auf dem Halbleitersubstrat 100 ausgebildet ist. Die Zwischenverbindungsstruktur umfasst mehrere Zwischenschicht-Dielektrikumschichten und mehrere Leitungsmerkmale, die in den Zwischenschicht-Dielektrikumschichten ausgebildet sind. Diese Leitungsmerkmale umfassen Leiterbahnen, leitfähige Durchkontaktierungen und leitfähige Kontakte. Zum Zwecke der Vereinfachung zeigt die 1A lediglich eine der Zwischenschicht-Dielektrikumschichten (die Dielektrikumschicht 102) und leitfähige Pads 104, die in und/oder auf der dielektrischen Schicht 102 ausgebildet sind. Die leitfähigen Pads 104 können Teilbereiche von Leiterbahnen sein, die in der dielektrischen Schicht 102 ausgebildet sind. Die leitfähigen Pads 104 können breitere Teilbereiche der Leiterbahnen sein. In einigen Ausführungsformen sind die leitfähigen Pads 104 metallische Pfeiler, die auf anderen leitfähigen Pads ausgebildet sind. Ebenso weist der Halbleiter-Die 20 auch ein Halbleitersubstrat 200 und eine Zwischenverbindungsstruktur auf, die eine dielektrische Schicht 202 und leitfähige Pads 204 umfasst.
  • In einigen Ausführungsformen werden in den Halbleitersubstraten 100 und 200 verschiedenartige Bauelementbestandteile ausgebildet. Beispiele für die verschiedenartigen Bauelementbestandteile umfassen Transistoren (z. B. Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter(CMOS)-Transistoren, Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.), Dioden oder andere geeignete Bestandteile.
  • Die Bauelementbestandteile werden mithilfe der Zwischenverbindungsstruktur über dem Halbleitersubstrat 100 zusammengeschaltet, um integrierte Schaltungsbauelemente auszubilden. Die integrierten Schaltungsbauelemente umfassen Logikbauelemente, Speicherbauelemente (z. B. statische Direktzugriffsspeicher, SRAMs), Hochfrequenz(HF)-Bauelemente, Eingabe/Ausgabe(E/A)-Bauelemente, System-auf-Chip(SoC)-Bauelemente, andere verwendbare Bauelementtypen oder Kombinationen davon.
  • In einigen Ausführungsformen wird das Trägersubstrat 101 als ein vorläufiges Stützsubstrat verwendet. Das Trägersubstrat 101 kann aus einem Halbleitermaterial, keramischen Material, Polymermaterial, Metallmaterial, einem anderen geeigneten Material oder einer Kombination derselben bestehen. In einigen Ausführungsformen ist das Trägersubstrat 101 ein Glassubstrat. In einigen anderen Ausführungsformen ist das Trägersubstrat 101 ein Halbleitersubstrat, wie z. B. ein Siliziumwafer.
  • Wie in 1B dargestellt ist, wird gemäß einigen Ausführungsformen über dem Trägersubstrat 101 und den Halbleiter-Dies 10 und 20 eine Package-Schicht 106 ausgebildet. In einigen Ausführungsformen weist die Package-Schicht 106 ein Polymermaterial auf. In einigen Ausführungsformen ist die Package-Schicht 106 eine Formmasseschicht. Die Formmasseschicht kann ein Epoxidharz aufweisen. Die Formmasseschicht kann Füllstoffe, wie z. B. Oxidfasern, umfassen. In einigen Ausführungsformen kapselt die Package-Schicht 106 die Halbleiter-Dies 10 und 20 ein, wobei das Abdecken ihrer Deckflächen und Seitenwände eingeschlossen ist. In einigen anderen Ausführungsformen kapselt die Package-Schicht 106 die Halbleiter-Dies 10 und 20 teilweise ein. Obere Teile der Halbleiter-Dies 10 und 20 ragen zum Beispiel aus der Deckfläche der Package-Schicht 106 heraus.
  • In einigen Ausführungsformen wird über dem Trägersubstrat 101 und den Halbleiter-Dies 10 und 20 ein flüssiges Formmassematerial aufgetragen. In einigen Ausführungsformen wird dann ein Wärmebehandlungsprozess angewendet, um das flüssige Formmassematerial zu verfestigen. Im Ergebnis ist das flüssige Formmassematerial ausgehärtet und in die Package-Schicht 106 umgewandelt worden. In einigen Ausführungsformen wird der Wärmebehandlungsprozess bei einer Temperatur in einem Bereich von circa 200 Grad Celsius bis zu circa 230 Grad Celsius ausgeführt. Die Einwirkungsdauer des Wärmebehandlungsprozesses kann ein einem Bereich von circa 1 Stunde bis zu circa 3 Stunden liegen.
  • Wie in 1C dargestellt ist, wird die Package-Schicht 106 gemäß einigen Ausführungsformen abgetragen, um die leitfähigen Pads 104 und 204 der Halbleiter-Dies 10 und 20 freizulegen. Zum Abtragen der Package-Schicht 106 kann ein Planarisierungsprozess verwendet werden. Der Planarisierungsprozess kann einen chemisch-mechanischen-Polierprozess (CMP-Prozess), Trockenpolierprozess, Abschleifprozess, Ätzprozess, einen anderen einsetzbaren Prozess oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen liegen die Deckflächen der Package-Schicht 106 und der Halbleiter-Dies 10 und 20 nach dem Planarisierungsprozess in einer Ebene. Die Ausführungsformen der Offenbarung sind jedoch nicht darauf beschränkt. Wie 1C dargestellt ist, liegt in einigen Ausführungsformen die Deckfläche der Package-Schicht 106 tiefer als die Deckflächen der Halbleiter-Dies 10 und 20.
  • Wie in 1D dargestellt ist, wird gemäß einigen Ausführungsformen über den Halbleiter-Dies 10 und 20 und der Package-Schicht 106 eine Schutzschicht 108 ausgebildet. Die Schutzschicht 108 kann verwendet werden, um die Spannung, die von einer anschließend ausgebildeten Zwischenverbindungsstruktur erzeugt wird, zu Puffern. Die Schutzschicht 108 kann auch verwendet werden, um Defekte, die auf der Package-Schicht 106 nach dem Planarisierungsprozess ausgebildet werden, abzudecken. Die Schutzschicht 108 kann eine ebene Fläche liefern, um nachfolgende Prozesse zu erleichtern.
  • In einigen Ausführungsformen ist die Schutzschicht 108 eine Polymerschicht. In einigen Ausführungsformen kann die Polymerschicht aus einem fotosensitiven Material ausgebildet werden, das leicht strukturiert werden kann, um Merkmalsöffnungen auszubilden. Die Polymerschicht kann Polyimid (PI), Polybenzoxaxol (PBO), Epoxidharz, ein anderes geeignetes Material oder eine Kombination derselben aufweisen. In einigen Ausführungsformen wird die Schutzschicht 108 unter Verwendung eines Aufschleuderprozesses, Sprühbeschichtungsprozesses, chemischen Gasphasenabscheidungs(CVD)-Prozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon ausgebildet.
  • Wie in 1D dargestellt ist, deckt die Schutzschicht 108 gemäß einigen Ausführungsformen die gesamte Deckfläche der Package-Schicht 106 ab. In einigen Ausführungsformen ist die Schutzschicht 108 in einem unmittelbaren Kontakt mit der Package-Schicht. In einigen Ausführungsformen gibt es eine Grenzfläche zwischen der Schutzschicht 108 und der Package-Schicht 106 zwischen einer Grenzfläche zwischen der Schutzschicht 108 und der Oberkante des Halbleiter-Die 10 und der Unterkante des Halbleiter-Die 10. Die Schutzschicht 108 kann Defekte und/oder Partikel auf der Package-Schicht 106 abdecken. Demzufolge kann verhindert werden, dass diese Defekte und/oder Partikel die anderen Elemente negativ beeinflussen.
  • In einigen Ausführungsformen weist die Schutzschicht 108 eine im Wesentlichen ebene Deckfläche auf. In einigen Ausführungsformen wird ein Planarisierungsprozess verwendet, um die Schutzschicht 108 mit der im Wesentlichen ebenen Deckfläche zu versehen. Der Planarisierungsprozess kann einen chemisch-mechanischen-Polierprozess (CMP-Prozess), Trockenpolierprozess, Abschleifprozess, Ätzprozess, einen anderen einsetzbaren Prozess oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen weist die Schutzschicht 108 eine gleichmäßige Dicke auf. In einigen Ausführungsformen liegt die Dicke der Schutzschicht 108 in einem Bereich von circa 3 μm bis zu circa 20 μm. In einigen anderen Ausführungsformen liegt die Dicke der Schutzschicht 108 in einem Bereich von circa 5 μm bis zu circa 10 μm. Die Ausführungsformen der Offenbarung sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen ist die Dicke der Schutzschicht 108 nicht gleichförmig, und die Deckfläche der Schutzschicht 108 ist dennoch eben. Wie in 1D dargestellt ist, weist ein Teil der Schutzschicht 108 auf der Package-Schicht 106 eine erste Dicke T1 auf. Ein Teil der Schutzschicht 108 auf dem Halbleiter-Die 10 oder 20 weist eine zweite Dicke T2 auf. In einigen Ausführungsformen ist die erste Dicke T1 größer als die zweite Dicke T2.
  • Wie in 1E dargestellt ist, wird danach gemäß einigen Ausführungsformen eine dielektrische Schicht 110 über der Schutzschicht 108 abgeschieden, In einigen Ausführungsformen ist die dielektrische Schicht 110 in einem unmittelbaren Kontakt mit der Schutzschicht 108. In einigen Ausführungsformen besteht die dielektrische Schicht 110 im Wesentlichen aus einem Halbleiteroxidmaterial. Die dielektrische Schicht 110 besteht nicht aus einem Polymermaterial. In einigen Ausführungsformen ist die dielektrische Schicht 110 härter als die Schutzschicht 108. Die Schutzschicht 108 kann als eine Spannungspufferung unter der dielektrischen Schicht 110 verwendet werden.
  • In einigen Ausführungsformen weist die dielektrische Schicht 110 Siliziumoxid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilicatglas (BPSG), fluoriertes Silikatglas (FSG), Siliziumoxinitrid, Low-k-Material, Tetraethylorthosilicat(TEOS)-Oxid, ein anderes geeignetes Material oder eine Kombination derselben auf. In einigen Ausführungsformen wird die dielektrische Schicht 110 unter Verwendung eines Aufdampfungsprozesses, wie z. B. eines CVD-Prozesses, Atomlagenabscheidungs(ALD)-Prozesses, PVD-Prozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon abgeschieden. In einigen anderen Ausführungsformen wird die dielektrische Schicht 110 unter Verwendung eines Aufschleuderprozesses, Sprühbeschichtungsprozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon abgeschieden.
  • Wie in 1F dargestellt ist, werden gemäß einigen Ausführungsformen Merkmalsöffnungen 114 in der dielektrischen Schicht 110 ausgebildet. In einigen Ausführungsformen sind die Merkmalsöffnungen 114 Gräben, die zur Aufnahme von Leiterbahnen verwendet werden. In einigen Ausführungsformen werden ein Fotolithografie-Prozess und ein Ätzprozess eingesetzt, um die dielektrische Schicht 110 zu strukturieren. Im Ergebnis werden die Merkmalsöffnungen 114 ausgebildet.
  • Anschließend werden gemäß einigen Ausführungsformen in der Schutzschicht 108 Merkmalsöffnungen 112 ausgebildet, wie in 1F dargestellt ist. In einigen Ausführungsformen sind die Merkmalsöffnungen 112 Durchkontaktierungslöcher, die zur Aufnahme leitfähiger Durchkontaktierungen verwendet werden. In einigen Ausführungsformen wird die Schutzschicht 108 unter Verwendung eines Fotolithografie-Prozesses, eines Laserbohrprozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon strukturiert. Im Ergebnis werden die Merkmalsöffnungen 112 ausgebildet.
  • Wie in 1G dargestellt ist, werden gemäß einigen Ausführungsformen Leitungsmerkmale 116 und 118 in den Merkmalsöffnungen 112 bzw. 114 ausgebildet. In einigen Ausführungsformen werden über der dielektrischen Schicht 110 ein oder mehrere leitfähige Materialien abgeschieden, um die Merkmalsöffnungen 116 und 118 zu füllen. Die leitfähigen Materialien können Metallmaterialien aufweisen, die Kupfer, Aluminium, Wolfram, Titan, Nickel, Gold, Platin, Silber, ein anderes geeignetes Material oder eine Kombination derselben umfassen. In einigen Ausführungsformen werden das eine oder die mehreren leitfähigen Materialien unter Verwendung eines Elektroplattierungsprozesses, PVD-Prozesses, CVD-Prozesses, eines stromlosen Plattierungsprozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon abgeschieden.
  • Anschließend wird ein Planarisierungsprozess eingesetzt, um die leitfähigen Materialien außerhalb der Merkmalsöffnungen 114 zu beseitigen. Der Planarisierungsprozess kann einen CMP-Prozess, Trockenpolierprozess, Abschleifprozess, Ätzprozess, einen anderen einsetzbaren Prozess oder eine Kombination davon umfassen. Im Ergebnis bilden die verbleibenden Teile der leitfähigen Materialien in den Merkmalsöffnungen 114 die Leitungsmerkmale 118 aus. Die verbleibenden Teile der leitfähigen Materialien in den Merkmalsöffnungen 112 bilden die Leitungsmerkmale 116 aus. In einigen Ausführungsformen liegen die Deckflächen der Leitungsmerkmale 118 und die dielektrische Schicht 110 in einer Ebene.
  • Die Leitungsmerkmale 118 können als Leiterbahnen und die Leitungsmerkmale 116 als leitfähige Durchkontaktierungen verwendet werden. In einigen Ausführungsformen ist jedes der Leitungsmerkmale 116 elektrisch mit einem der leitfähigen Pads 104 oder 204 verbunden. In einigen Ausführungsformen ist jedes der Leitungsmerkmale 116 in einem unmittelbaren Kontakt mit einem der leitfähigen Pads 104 oder 204.
  • In einigen Ausführungsformen bilden eines von den Leitungsmerkmalen 118 und einige von den Leitungsmerkmalen 116 zusammen ein Leitungsmerkmal 117 aus, wie in 1G dargestellt ist. Das Leitungsmerkmal 117 verbindet elektrisch einen der leitfähigen Pads 104 des Halbleiter-Die 10 und einen der leitfähigen Pads 204 des Halbleiter-Die 20, wie in 1G dargestellt ist. Somit können elektrische Signale zwischen den Halbleiter-Dies 10 und 20 gesendet oder empfangen werden. Der Halbleiter-Die 10 ist über das Leitungsmerkmal 117 elektrisch an den Halbleiter-Die 20 gekoppelt.
  • In einigen Ausführungsformen sind zwischen den Leitungsmerkmalen 118 oder 117 und der dielektrischen Schicht 110 (nicht dargestellte) Sperrelemente ausgebildet. Ebenso können die Sperrelemente auch zwischen den Leitungsmerkmalen 116 und der Schutzschicht 108 ausgebildet sein. In einigen Ausführungsformen bestehen die Sperrelemente aus Titannitrid, Tantalnitrid, Titan, Tantal, einem anderen geeigneten Material oder aus einer Kombination derselben. In einigen Ausführungsformen wird vor dem Ausbilden des einen oder der mehreren leitfähigen Materialien eine Sperrmaterialschicht über der dielektrischen Schicht 110 und den Seitenwänden sowie den Fußenden der Merkmalsöffnungen 114 und 112 abgeschieden. Nach dem Planarisierungsprozess zum Ausbilden der Leitungsmerkmale 118 und 117 wird auch die Sperrmaterialschicht auf der Deckfläche der dielektrischen Schicht 110 beseitigt. Im Ergebnis bilden die verbleibenden Teile der Sperrmaterialschicht in den Merkmalsöffnungen 114 und 112 die Sperrelemente aus.
  • Wie in 1H dargestellt ist, wird gemäß einigen Ausführungsformen über der dielektrischen Schicht 110 und den Leitungsmerkmalen 118 und 117 ein Ätzstoppschicht 119 abgeschieden. Die Ätzstoppschicht wird verwendet, um die nachfolgende Ausbildung von Merkmalsöffnungen zu unterstützen, welche die Leitungsmerkmale 118 und/oder 117 offenlegen. Die Ätzstoppschicht 119 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Silizium-Kohlenstoff-Nitrid, einem anderen geeigneten Material oder aus einer Kombination derselben bestehen. Die Ätzstoppschicht 119 kann unter Verwendung eines CVD-Prozesses oder eines anderen einsetzbaren Prozesses abgeschieden werden.
  • Zu den Ausführungsformen der Offenbarung können viele Abwandlungen und/oder Abänderungen ausgeführt werden. In einigen anderen Ausführungsformen wird die Ätzstoppschicht 119 nicht ausgebildet.
  • Anschließend wird gemäß einigen Ausführungsformen über der Ätzstoppschicht 119 eine dielektrische Schicht 120 abgeschieden, wie in 1H dargestellt ist. In einigen Ausführungsformen sind das Material und das Ausbildungsverfahren der dielektrischen Schicht 120 ähnlich zu oder gleich denen der dielektrischen Schicht 110. In einigen Ausführungsformen ist die dielektrische Schicht 120 dicker als die dielektrische Schicht 110.
  • Wie in 1H dargestellt ist, werden gemäß einigen Ausführungsformen in der dielektrischen Schicht 120 Merkmalsöffnungen 125 und 123 ausgebildet. In einigen Ausführungsformen sind die Merkmalsöffnungen 125 Gräben und die Merkmalsöffnungen 123 Durchkontaktierungslöcher. Die Merkmalsöffnungen 125 und 123 sind miteinander verbunden. In einigen Ausführungsformen werden die Merkmalsöffnungen 125 und 123 unter Verwendung von mehreren Fotolithografie-Prozessen und Ätzprozessen ausgebildet. In einigen Ausführungsformen werden die Merkmalsöffnungen 125 und 123 unter Verwendung eines ”Durchkontaktierung-zuerst”-Prozesses ausgebildet. In einigen anderen Ausführungsformen werden die Merkmalsöffnungen 125 und 123 unter Verwendung eines ”Graben-zuerst”-Prozesses ausgebildet. In einigen Ausführungsformen legen die Merkmalsöffnungen 123 die Ätzstoppschicht 119 frei. Danach werden die freigelegten Teile der Ätzstoppschicht 119 beseitigt, um die Leitungsmerkmale 118 freizulegen.
  • Anschließend werden, wie in 1H dargestellt ist, gemäß einigen Ausführungsformen Leitungsmerkmale 124 und 122 entsprechend in den Merkmalsöffnungen 125 und 123 ausgebildet. In einigen Ausführungsformen bestehen die Leitungsmerkmale 124 und 122 aus Kupfer, Aluminium, Wolfram, Titan, Nickel, Gold, Platin, Silber, einem anderen geeigneten Material oder aus einer Kombination derselben. In einigen Ausführungsformen werden das eine oder die mehreren leitfähigen Materialien über der dielektrischen Schicht 120 abgeschieden, um die Merkmalsöffnungen 125 und 123 zu füllen. In einigen Ausführungsformen werden das eine oder die mehreren leitfähigen Materialien unter Verwendung eines Elektroplattierungsprozesses, PVD-Prozesses, CVD-Prozesses, stromlosen Plattierungsprozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon abgeschieden.
  • Anschließend wird ein Planarisierungsprozess eingesetzt, um die leitfähigen Materialien außerhalb der Merkmalsöffnungen 114 zu beseitigen. Der Planarisierungsprozess kann einen CMP-Prozess, Trockenpolierprozess, Abschleifprozess, Ätzprozess, einen anderen einsetzbaren Prozess oder eine Kombination davon umfassen. Im Ergebnis bilden die verbleibenden Teile der leitfähigen Materialien in den Merkmalsöffnungen 125 die Leitungsmerkmale 124 aus. Die verbleibenden Teile der leitfähigen Materialien in den Merkmalsöffnungen 123 bilden die Leitungsmerkmale 122 aus. In einigen Ausführungsformen liegen die Deckflächen der Leitungsmerkmale 125 und die dielektrische Schicht 120 auf einer Ebene.
  • Die Leitungsmerkmale 124 können als Leiterbahnen und die Leitungsmerkmale 122 als leitfähige Durchkontaktierungen verwendet werden. In einigen Ausführungsformen ist jedes von den Leitungsmerkmalen 122 elektrisch mit einem von den Leitungsmerkmalen 118 oder 117 verbunden. In einigen Ausführungsformen ist jedes von den Leitungsmerkmalen 122 in einem unmittelbaren Kontakt mit einem der Leitungsmerkmale 118 oder 117.
  • In einigen Ausführungsformen sind zwischen den Leitungsmerkmalen 124 und der dielektrischen Schicht 120 (nicht dargestellte) Sperrelemente ausgebildet. Ebenso können die Sperrelemente auch zwischen den Leitungsmerkmalen 122 und der dielektrischen Schicht 120 ausgebildet sein. In einigen Ausführungsformen bestehen die Sperrelemente aus Titannitrid, Tantalnitrid, Titan, Tantal, einem anderen geeigneten Material oder aus einer Kombination derselben. In einigen Ausführungsformen wird eine Sperrmaterialschicht vor dem Ausbilden des einen oder der mehreren leitfähigen Materialien über der dielektrischen Schicht 120 und den Seitenwänden sowie den Fußenden der Merkmalsöffnungen 125 und 123 abgeschieden. Nach dem Planarisierungsprozess zum Ausbilden der Leitungsmerkmale 124 und 122 wird auch die Sperrmaterialschicht auf der Deckfläche der dielektrischen Schicht 120 beseitigt. Im Ergebnis bilden die verbleibenden Teile der Sperrmaterialschicht in den Merkmalsöffnungen 125 und 123 die Sperrelemente aus.
  • In einigen Ausführungsformen werden die Prozesse, die in 1H dargestellt sind, einmal oder mehrmals wiederholt, um auf der Struktur, die in 1H dargestellt ist, eine oder mehrere dielektrische Schichten und Leitungsmerkmale auszubilden. Gemäß einigen Ausführungsformen umfasst die Zwischenverbindungsstruktur, die auf der Schutzschicht 108 ausgebildet ist, mehrere dielektrische Schichten auf, die nicht aus einem Polymermaterial bestehen. Zum Beispiel bestehen die dielektrischen Schichten aus einem Halbleiteroxidmaterial, wie z. B. Siliziumoxid. Da diese dielektrischen Schichten aus dem Halbleiteroxidmaterial bestehen, können sie unter Verwendung der Fotolithografie und von Ätzprozessen, welche die Ausbildung einer Submikron-Zwischenverbindung ermöglichen, strukturiert werden.
  • Zu den Ausführungsformen der Offenbarung können viele Abwandlungen und/oder Abänderungen ausgeführt werden. In einigen Ausführungsformen wird die Zwischenverbindungsstruktur auf der Schutzschicht 108 unter Verwendung von Dual-Damascene-Prozessen ausgebildet. Die Ausführungsformen der Offenbarung sind jedoch nicht darauf beschränkt. In einigen anderen Ausführungsformen wird die Zwischenverbindungsstruktur unter Verwendung von Einfach-Damascene-Prozessen ausgebildet. In einigen anderen Ausführungsformen wird die Zwischenverbindungsstruktur unter Verwendung einer Kombination von Einfach-Damascene-Prozessen und Dual-Damascene-Prozessen ausgebildet.
  • Wie in 1I dargestellt ist, wird über der Zwischenverbindungsstruktur, welche die dielektrischen Schichten 120 und 110 sowie die Leitungsmerkmale 124, 122, 118 und 116 umfasst, gemäß einigen Ausführungsformen eine Schutzschicht 126 abgeschieden. Für die Spannungspufferung schließen die Schutzschichten 126 und 108 die Zwischenverbindungsstruktur beidseitig ein. Folglich werden die Zuverlässigkeit und Qualität des Chip-Package verbessert.
  • In einigen Ausführungsformen ist die Schutzschicht 126 eine Polymerschicht. In einigen Ausführungsformen kann die Polymerschicht aus einem fotoempfindlichen Material hergestellt werden, das leicht strukturiert werden kann, um Merkmalsöffnungen auszubilden. Die Polymerschicht kann Polyimid (PI), Polybenzoxaxol (PBO), Epoxidharz, ein anderes geeignetes Material oder eine Kombination davon umfassen. In einigen Ausführungsformen bestehen die Schutzschichten 126 und 108 aus dem gleichen Material. In einigen anderen Ausführungsformen bestehen die Schutzschichten 126 und 108 aus unterschiedlichen Materialien. In einigen Ausführungsformen wird die Schutzschicht 126 unter Verwendung eines Aufschleuderprozesses, Sprühbeschichtungsprozesses, chemischen Gasphasenabscheidungs(CVD)-Prozesses, eines anderen einsetzbaren Prozesses oder einer Kombination davon ausgebildet.
  • Wie in 1J dargestellt ist, werden in der Schutzschicht 126 gemäß einigen Ausführungsformen Under-Bump-Metallurgie(UBM)-Elemente 128 ausgebildet. In einigen Ausführungsformen wird die Schutzschicht 126 strukturiert, um Öffnungen auszubilden, welche die Leitungsmerkmale 124 freilegen. Danach werden eine oder mehrere Schichten abgeschieden und strukturiert, um die UBM-Elemente 128 auszubilden. In einigen Ausführungsformen weisen die UBM-Elemente 128 eine Diffusionssperrschicht und eine Saatschicht auf. Die Diffusionssperrschicht kann aus Tantalnitrid ausgebildet werden, obwohl sie auch aus anderen Materialien, wie z. B. Titannitrid, Tantal, Titan oder dergleichen, ausgebildet werden kann. Die Saatschicht kann eine Kupfer-Saatschicht sein, die auf der Diffusionsgrenzschicht ausgebildet ist. Die Kupfer-Saatschicht kann aus Kupfer oder einer der Kupferlegierungen ausgebildet werden, die Silber, Chrom, Nickel, Zinn, Gold oder eine Kombination derselben aufweisen. In einigen Ausführungsformen weist jedes der UBM-Elemente 128 eine Diffusionssperrschicht, die aus Ti ausgebildet wird, und eine Saatschicht auf, die aus Cu ausgebildet wird.
  • Anschließend werden gemäß einigen Ausführungsformen auf den UBM-Elementen 128 leitfähige Verbinder 130 entsprechend ausgebildet, wie in 1J dargestellt ist. Jeder der leitfähigen Verbinder 130 ist über ein entsprechendes UBM-Element 128 mit einem zugehörigen von den Leitungsmerkmalen 124 elektrisch verbunden. In einigen Ausführungsformen weisen die leitfähigen Verbinder 130 und Lot-Bumps oder Lötkugeln auf. In einigen Ausführungsformen sind die Lötkugeln auf den UBM-Elementen 128 angeordnet und werden aufgeschmolzen, um die leitfähigen Verbinder 130 auszubilden. In einigen anderen Ausführungsformen wird das Lötmaterial galvanisch auf die UBM-Elementen 128 aufgebracht, um die leitfähigen Verbinder 130 auszubilden. In einigen anderen Ausführungsformen werden die leitfähigen Verbinder 130 aus einem Metallmaterial hergestellt, das sich von dem Lötmaterial unterscheidet. Die leitfähigen Verbinder 130 können aus Kupfer, Aluminium, Gold, einem anderen geeigneten Material oder einer Kombination derselben hergestellt werden.
  • Nach dem Ausbilden der leitfähigen Verbinder 130 wird gemäß einigen Ausführungsformen ein Auffächerungs-Wafer ausgebildet. Danach wird der Auffächerungs-Wafer vom Trägersubstrat 101 abgelöst und in mehrere Chip-Packages zersägt. 1J zeigt eines der Chip-Packages gemäß einigen Ausführungsformen. Das Chip-Package weist zwei Halbleiter-Dies auf, welche die Halbleiter-Dies 10 und 20 umfassen. In einigen Ausführungsformen weisen die Halbleiter-Dies 10 und 20 Funktionen auf, die sich voneinander unterscheiden. In einigen Ausführungsformen stehen die Halbleiter-Dies 10 und 20 über die Zwischenverbindungsstruktur, die zwischen den Schutzschichten 108 und 126 ausgebildet ist, elektrisch miteinander in Verbindung.
  • Zu den Ausführungsformen der Offenbarung können viele Abwandlungen und/oder Abänderungen ausgeführt werden. In einigen Ausführungsformen weist das Chip-Package mehr als zwei Halbleiter-Dies auf. In einigen Ausführungsformen weist das Chip-Package nur einen Halbleiter-Die auf. 2 ist eine Querschnittsansicht eines Chip-Package gemäß einigen Ausführungsformen. Wie in 2 dargestellt ist, weist das Chip-Package nur einen Halbleiter-Die (den Halbleiter-Die 10) auf.
  • Ausführungsformen der Offenbarung stellen ein Chip-Package bereit, das einen oder mehrere Halbleiter-Dies umfasst, die von einer Package-Schicht, wie z. B. einer Formmasseschicht, umschlossen sind. Über den Halbleiter-Dies und der Package-Schicht wird eine Zwischenverbindungsstruktur ausgebildet, die aus einem Halbleiteroxidmaterial bestehende dielektrische Schichten umfasst, um für die Halbleiter-Dies eine aufgefächerte Submikron-Zwischenverbindung bereitzustellen. Auf den Halbleiter-Dies und der Package-Schicht wird ein Schutzschicht ausgebildet, um vor dem Ausbilden der Zwischenverbindungsstruktur eine Spannung abzupuffern. Die Schutzschicht kann auch Defekte oder Partikel auf der Package-Schicht abdecken und eine ebene Fläche liefern, um die Ausbildung der Zwischenverbindungsstruktur zu unterstützen. Somit wird die Zuverlässigkeit und Qualität des Chip-Package beträchtlich verbessert.
  • Gemäß einigen Ausführungsformen wird ein Chip-Package bereitgestellt. Das Chip-Package weist einen Halbleiter-Die und eine Package-Schicht auf, die den Halbleiter-Die teilweise oder vollständig einkapselt. Über dem Halbleiter-Die und der Package-Schicht weist das Chip-Package auch eine Polymerschicht auf. Das Chip-Package weist ferner über der Polymerschicht eine dielektrische Schicht auf. Die dielektrische Schicht besteht im Wesentlichen aus einem Halbleiteroxidmaterial. Darüber hinaus weist das Chip-Package in der dielektrischen Schicht ein Leitungsmerkmal auf, das elektrisch mit einem leitfähigen Pad des Halbleiter-Die verbunden ist.
  • Gemäß einigen Ausführungsformen wird ein Chip-Package bereitgestellt. Das Chip-Package weist einen Halbleiter-Die und eine Formmasseschicht auf, die den Halbleiter-Die teilweise oder vollständig einkapselt. Das Chip-Package weist über dem Halbleiter-Die und der Formmasseschicht auch eine Polymerschicht auf. Das Chip-Package weist ferner über der Polymerschicht eine dielektrische Schicht auf, und die dielektrische Schicht ist härter als die Polymerschicht. Darüber hinaus weist das Chip-Package in der dielektrischen Schicht ein Leitungsmerkmal auf, das elektrisch mit einem leitfähigen Pad des Halbleiter-Die verbunden ist.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Ausbilden eines Chip-Package geschaffen. Das Verfahren umfasst das Ausbilden einer Formmasseschicht über einem Halbleiter-Die, um den Halbleiter-Die teilweise oder vollständig einzukapseln. Das Verfahren umfasst auch das Ausbilden einer Polymerschicht über dem Halbleiter-Die und der Formmasseschicht sowie das Ausbilden einer dielektrischen Schicht über der Polymerschicht. Die dielektrische Schicht besteht aus einem Halbleiteroxidmaterial. Das Verfahren umfasst ferner das Ausbilden eines Leitungsmerkmals in der dielektrischen Schicht.
  • Vorangehend werden Merkmale verschiedener Ausführungsformen kurz dargestellt, sodass Fachleute die Ausbildungen der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als eine Grundlage dafür einsetzen können, andere Prozesse und Strukturen zu konzipieren oder abzuwandeln, um die gleichen Zielstellungen zu realisieren und/oder die gleichen Vorteile der hier dargelegten Ausführungsformen zu erreichen. Fachleute sollten auch erkennen, dass derartige gleichwertige Konstruktionen nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass sie hierin verschiedenartige Veränderungen, Ersetzungen und Abwandlungen erzeugen können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Chip-Package mit: einem Halbleiter-Die, einer Package-Schicht, die den Halbleiter-Die mindestens teilweise einkapselt, einer Polymerschicht über dem Halbleiter-Die und der Package-Schicht, einer dielektrischen Schicht über der Polymerschicht, wobei die dielektrische Schicht im Wesentlichen aus einem Halbleiteroxidmaterial besteht, und einem Leitungsmerkmal in der dielektrischen Schicht, wobei das Leitungsmerkmal elektrisch mit einem leitfähigen Pad des Halbleiter-Die verbunden ist.
  2. Chip-Package nach Anspruch 1, wobei die Polymerschicht in einem unmittelbaren Kontakt mit dem Leitungsmerkmal ist.
  3. Chip-Package nach Anspruch 1 oder 2, wobei die Polymerschicht in einem unmittelbaren Kontakt mit der Package-Schicht ist.
  4. Chip-Package nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht in einem unmittelbaren Kontakt mit der Polymerschicht ist.
  5. Chip-Package nach einem der vorhergehenden Ansprüche, ferner mit einem zweiten Halbleiter-Die, wobei die Package-Schicht mindestens teilweise den zweiten Halbleiter-Die einkapselt.
  6. Chip-Package nach Anspruch 5, wobei der zweite Halbleiter-Die über ein zweites Leitungsmerkmal in der dielektrischen Schicht elektrisch an den Halbleiter-Die gekoppelt ist.
  7. Chip-Package nach Anspruch 5 oder 6, wobei Deckflächen der dielektrischen Schicht und des Leitungsmerkmals auf einer Ebene liegen.
  8. Chip-Package nach einem der vorhergehenden Ansprüche, ferner mit: einer zweiten dielektrischen Schicht über der dielektrischen Schicht und dem Leitungsmerkmal, wobei die zweite dielektrische Schicht ein Halbleiteroxidmaterial aufweist, und einem zweiten Leitungsmerkmal in der zweiten dielektrischen Schicht, das elektrisch mit dem Leitungsmerkmal verbunden ist.
  9. Chip-Package nach Anspruch 8, ferner mit einer Ätzstoppschicht zwischen der dielektrischen Schicht und der zweiten dielektrischen Schicht.
  10. Chip-Package nach einem der vorhergehenden Ansprüche, ferner mit: einer zweiten Polymerschicht über der dielektrischen Schicht und einem leitfähigen Verbinder über der zweiten Polymerschicht, der elektrisch mit dem Leitungsmerkmal verbunden ist.
  11. Chip-Package mit: einem Halbleiter-Die, einer Formmasseschicht, die den Halbleiter-Die mindestens teilweise einkapselt, einer Schutzschicht über dem Halbleiter-Die und der Formmasseschicht, einer dielektrischen Schicht über der Schutzschicht, wobei die dielektrische Schicht härter als die Schutzschicht ist, und einem Leitungsmerkmal in der dielektrischen Schicht, wobei das Leitungsmerkmal elektrisch mit einem leitfähigen Pad des Halbleiter-Die verbunden ist.
  12. Chip-Package nach Anspruch 11, wobei die Schutzschicht eine im Wesentlichen ebene Deckfläche aufweist.
  13. Chip-Package nach Anspruch 11 oder 12, wobei ein erster Teil der Schutzschicht auf der Formmasseschicht dicker als ein zweiter Teil der Schutzschicht auf dem Halbleiter-Die ist.
  14. Chip-Package nach einem der Ansprüche 11 bis 13, wobei die dielektrische Schicht nicht aus einem Polymermaterial besteht.
  15. Chip-Package nach einem der Ansprüche 11 bis 14, wobei eine Grenzfläche zwischen der Schutzschicht und der Formmasseschicht zwischen einer Grenzfläche zwischen der Schutzschicht und dem Halbleiter-Die und einem Boden des Halbleiter-Die liegt.
  16. Verfahren zum Ausbilden eines Chip-Package, umfassend: Ausbilden einer Formmasseschicht über einem Halbleiter-Die, um den Halbleiter-Die mindestens teilweise einzukapseln, Ausbilden einer Polymerschicht über dem Halbleiter-Die und der Formmasseschicht, Ausbilden einer dielektrischen Schicht über der Polymerschicht, wobei die dielektrische Schicht aus einem Halbleiteroxidmaterial besteht, und Ausbilden eines Leitungsmerkmals in der dielektrischen Schicht.
  17. Verfahren zum Ausbilden eines Chip-Package nach Anspruch 16, ferner ein Planarisieren der Polymerschicht vor dem Ausbilden der dielektrischen Schicht umfassend.
  18. Verfahren zum Ausbilden eines Chip-Package nach Anspruch 16 oder 17, wobei die dielektrische Schicht unter Verwendung eines Gasphasenabscheidungsprozesses ausgebildet wird.
  19. Verfahren zum Ausbilden eines Chip-Package nach einem der Ansprüche 16 bis 18, wobei das Ausbilden des Leitungsmerkmals umfasst: Ausbilden einer Merkmalsöffnung in der dielektrischen Schicht, Ausbilden eines leitfähigen Materials über der dielektrischen Schicht zum Füllen der Merkmalsöffnung und Planarisieren des leitfähigen Materials zum Beseitigen des leitfähigen Materials außerhalb der Merkmalsöffnung derart, dass ein verbleibender Teil des leitfähigen Materials das Leitungsmerkmal ausbildet.
  20. Verfahren zum Ausbilden eines Chip-Package nach einem der Ansprüche 16 bis 19, wobei die Merkmalsöffnung ein Durchkontaktierungsloch und einen Graben aufweist, die miteinander verbunden sind.
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