DE102018102719A1 - Ausbilden von Metallbonds mit Aussparungen - Google Patents

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DE102018102719A1
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diffusion barrier
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Ming-Fa Chen
Hsien-Wei Chen
Sung-Feng Yeh
Wen-Chih Chiou
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

Ein Verfahren umfasst ein Ausbilden eines ersten Vorrichtungs-Die, was ein Abscheiden einer ersten dielektrischen Schicht, und ein Ausbilden eines ersten Metallpads in der ersten dielektrischen Schicht umfasst. Das erste Metallpad umfasst eine Aussparung. Das Verfahren umfasst ferner ein Ausbilden eines zweiten Vorrichtungs-Die, der eine zweite dielektrische Schicht und ein zweites Metallpad in der zweiten dielektrischen Schicht umfasst. Der erste Vorrichtungs-Die wird an den zweiten Vorrichtungs-Die gebondet, wobei die erste dielektrische Schicht an die zweite dielektrische Schicht gebondet wird, und das erste Metallpad an das zweite Metallpad gebondet wird.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufigen US-Patentanmeldung: Anmeldung Serien-Nr.: 62/586,345 , eingereicht am 15. November 2017 mit dem Titel „Forming Metal Bonds with Recesses“, wobei die Anmeldung hier durch Bezugnahme aufgenommen ist.
  • STAND DER TECHNIK
  • Die Packages integrierter Schaltungen werden immer komplexer mit mehr Bauteil-Dies, die in demselben Package gehäust werden, um mehr Funktionen zu erzielen. Zum Beispiel wurde System auf integriertem Chip (System on Integrate Chip, SoIC) entwickelt, um mehrere Vorrichtungs-Dies, wie z.B. Prozessoren und Speicherwürfel, in demselben Package aufzunehmen. Das SoIC kann Bauteil-Dies umfassen, die unter Verwendung verschiedener Technologien ausgebildet werden und verschiedene Funktionen aufweisen, die an denselben Bauteil-Die gebondet sind, so dass sie ein System bilden. Dies kann Herstellungskosten sparen und die Bauteilleistungsfähigkeit optimieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 14 sind Querschnittsansichten von Zwischenstufen beim Herstellen eines Package gemäß einigen Ausführungsformen.
    • 15 zeigt die Querschnittsansicht eines durch Face-to-Face-Bonden ausgebildeten Package gemäß einigen Ausführungsformen.
    • 16A und 16B bis 27 zeigen die Querschnittsansichten von Metallbonds gemäß einigen Ausführungsformen.
    • 28 zeigt einen Prozessablauf zum Ausbilden eines Package gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ein SoIC-Package (System on Integrate Chip) und das Verfahren zum Ausbilden von diesem werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen des Ausbildens des SoIC-Package sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Obwohl das Ausbilden von SoIC-Packages als Beispiele zum Erklären des Konzepts der Ausführungsformen der vorliegenden Offenbarung verwendet wird, versteht es sich, dass die Ausführungsformen der vorliegenden Offenbarung leicht auf andere Bondverfahren und Strukturen, in denen Metallpads und Durchkontaktierungen aneinander gebondet werden, anwendbar ist.
  • 1 bis 14 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden eines SoIC-Package gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in 1 bis 14 dargestellten Schritte sind schematisch auch in dem in 28 dargestellten Prozessablauf 200 wiedergegeben.
  • 1 zeigt die Querschnittsansicht beim Ausbilden einer Package-Komponente 2. Der entsprechende Prozess ist als Schritt 202 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente 2 ein Vorrichtungswafer, der aktive Vorrichtungen 22, wie z.B. Transistoren und/oder Dioden, und möglicherweise passive Vorrichtungen, wie z.B. Kondensatoren, Induktivitäten, Widerstände oder dergleichen, umfasst. Die Package-Komponente 2 kann mehrere Chips 4 darin umfassen, wobei einer von den Chips 4 dargestellt ist. Die Chips 4 werden nachstehend alternativ als (Vorrichtungs-)Dies bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Vorrichtungs-Die 4 ein Logik-Die, der ein CPU-Die (zentrale Verarbeitungseinheit), ein MCU-Die (Mikrosteuereinheit) ein IO-Die (Eingabe-Ausgabe) ein BB-Die (BaseBand), ein AP-Die (Anwendungsprozessor) oder dergleichen sein kann. Der Vorrichtungs-Die 4 kann ein Speicher-Die, wie z.B. DRAM-Die (dynamischer Direktzugriffspeicher) oder ein SRAM-Die (statischer Direktzugriffspeicher), sein.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst die Package-Komponente 2 passive Vorrichtungen (mit keinen aktiven Vorrichtungen). In der nachfolgenden Diskussion wird ein Vorrichtungswafer als eine Package-Komponente 2 besprochen. Die Ausführungsformen der vorliegenden Offenbarung können auch auf andere Typen von Package-Komponenten, wie z.B. Interposerwafer, angewendet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Wafer 2 ein Halbleitersubstrat 20 und die an einer oberen Fläche des Halbleitersubstrats 20 ausgebildeten Merkmale. Das Halbleitersubstrat 20 kann aus kristallinem Silizium, kristallinem Germanium, kristallinem Siliziumgermanium, und/oder einem III-V-Verbindungshalbleiter, wie z.B. GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und dergleichen, ausgebildet werden. Das Halbleitersubstrat 20 kann auch ein Bulk-Siliziumsubstrat oder ein SOI-Substrat (Silizium auf einem Isolator) sein. STI-Gebiete (flache Grabenisolation) (nicht dargestellt) können im Halbleitersubstrat 20 ausgebildet werden, um die aktiven Gebiete im Halbleitersubstrat 20 zu isolieren. Obwohl nicht dargestellt, können Durchkontaktierungen derart ausgebildet werden, dass sie sich in das Halbleitersubstrat 20 erstrecken, und die Durchkontaktierungen werden verwendet, um die Merkmale auf gegenüberliegenden Seiten des Wafers 2 elektrisch miteinander zu koppeln.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Wafer 2 integrierte Schaltungsvorrichtungen 22, die an der oberen Fläche des Halbleitersubstrats 20 ausgebildet werden. Beispiele für die integrierten Schaltungsvorrichtungen 22 können komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Widerstände, Kondensatoren, Dioden und/oder dergleichen umfassen. Die Einzelheiten der integrierten Schaltungsvorrichtungen 22 sind hier nicht dargestellt. Gemäß alternativen Ausführungsformen wird der Wafer 2 zum Ausbilden von Interposern verwendet, bei denen das Substrat 20 ein Halbleitersubstrat oder ein dielektrisches Substrat sein kann.
  • Eine dielektrische Zwischenschicht (ILD) 24 wird über dem Halbleitersubstrat 20 ausgebildet und füllt den Raum zwischen den Gatestapeln von Transistoren (nicht dargestellt) in den integrierten Schaltungsvorrichtungen 22. Gemäß einigen Ausführungsformen wird die ILD 24 aus Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), mit Fluor dotiertem Silikatglas (FSG), Tetraethylorthosilikat (TEOS) oder dergleichen ausgebildet. Die ILD 24 kann unter Verwendung einer Rotationsbeschichtung, einer fließfähigen chemischen Gasphasenabscheidung (FCVD), einer chemischen Gasphasenabscheidung (CVD), einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder dergleichen ausgebildet werden.
  • Kontaktstecker 28 werden in der ILD 24 ausgebildet und werden verwendet, um die integrierten Schaltungsvorrichtungen 22 mit darüber liegenden Metallleitungen 34 und Durchkontaktierungen 36 elektrisch zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktstecker 28 aus einem leitfähigen Material ausgebildet, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen davon und/oder Mehrfachschichten davon ausgewählt wird. Das Ausbilden der Kontaktstecker 28 kann ein Ausbilden von Kontaktöffnungen in der ILD 24, Einfüllen eines leitfähigen Materials (leitfähiger Materialien) in die Kontaktöffnungen, und Durchführen einer Planarisierung (wie z.B. eines chemisch-mechanischen Polierprozesses (CMP)), um die oberen Flächen der Kontaktstecker 28 mit der oberen Fläche der ILD 24 auf gleiche Höhe zu bringen, umfassen.
  • Über der ILD 24 und den Kontaktsteckern 28 befindet sich eine Verbindungsstruktur 30. Die Verbindungsstruktur 30 umfasst dielektrische Schichten 32 und Metallleitungen 34 und Durchkontaktierungen 36, die in den dielektrischen Schichten 32 ausgebildet werden. Die dielektrischen Schichten 32 werden nachstehend alternativ als IMD-Schichten 32 (Zwischenmetall-Dielektrikumsschichten) bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden mindestens die unteren der dielektrischen Schichten 32 aus einem Low-k-Dielektrikumsmaterial ausgebildet, das eine Dielektrizitätskonstante (einen k-Wert) aufweist, die kleiner als ungefähr 3,0 oder ungefähr 2,5 ist. Die dielektrischen Schichten 32 können aus Black Diamond (eine eingetragene Marke von Applied Materials), einem kohlenstoffhaltigen Low-k-Dielektrikumsmaterial, Hydrogensilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen ausgebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden einige oder alle der dielektrischen Schichten 32 aus Nicht-Low-k-Dielektrikumsmaterialien, wie z.B. Siliziumoxid, Siliziumkarbid (SiC), Siliziumkohlenstoffnitrid (SiCN), Siliziumoxidkohlenstoffnitrid (SiOCN) oder dergleichen, ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der dielektrischen Schichten 32 ein Abscheiden eines porogenhaltigen dielektrischen Materials und anschließendes Durchführen eines Ausheilungsprozesses, um das Porogen auszutreiben, weswegen die verbleibenden dielektrischen Schichten 32 porös werden. Ätzstoppschichten (nicht dargestellt), die aus Siliziumkarbid, Siliziumnitrid oder dergleichen ausgebildet werden können, werden zwischen den IMD-Schichten 32 ausgebildet und sind der Einfachheit halber nicht dargestellt.
  • Metallleitungen 34 und Durchkontaktierungen 36 werden in den dielektrischen Schichten 32 ausgebildet. Die Metallleitungen 34 auf einer selben Ebene werden nachstehend gemeinsam als eine Metallschicht bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Verbindungsstruktur 30 mehrere Metallschichten, die durch die Durchkontaktierungen 36 miteinander verbunden sind. Die Metallleitungen 34 und die Durchkontaktierungen 36 können aus Kupfer oder Kupferlegierungen ausgebildet werden und sie können auch aus anderen Metallen ausgebildet werden. Der Ausbildungsprozess kann einzelne Damascene- und Dual-Damascene-Prozesse umfassen. In einem einzelnen Damascene-Prozess wird zuerst ein Graben in einer der dielektrischen Schichten 32 ausgebildet, worauf ein Füllen des Grabens mit einem leitfähigen Material folgt. Ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, wird dann durchgeführt, um die überschüssigen Abschnitte des leitfähigen Materials, die höher sind als die obere Fläche der IMD-Schicht, zu entfernen, wodurch eine Metallleitung in dem Graben belassen wird. In einem Dual-Damascene-Prozess werden sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schicht ausgebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit ihm verbunden ist. Das leitfähige Material wird dann in den Graben und die Durchkontaktierungsöffnung eingefüllt, um jeweils eine Metallleitung bzw. eine Durchkontaktierung auszubilden. Das leitfähige Material kann eine Diffusionsbarriere und ein Kupfer-haltiges metallisches Material über der Diffusionsbarriere umfassen. Die Diffusionsbarriere kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen.
  • Die Metallleitungen 34 umfassen Metallleitungen 34A, die zuweilen als obere Metallleitungen bezeichnet werden. Die oberen Metallleitungen 34A werden gemeinsam auch als eine obere Metallschicht bezeichnet. Die jeweilige dielektrische Schicht 32A kann aus einem Nicht-Low-k-Dielektrikumsmaterial, wie z.B. einem undotierten Silikatglas (USG), Siliziumoxid, Siliziumnitrid oder dergleichen, ausgebildet werden. Die dielektrische Schicht 32A kann auch aus einem Low-k-Dielektrikumsmaterial ausgebildet werden, das aus den ähnlichen Materialien der darunterliegenden IMD-Schichten 32 ausgewählt werden kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden dielektrischen Schichten 38, 40 und 42 über der oberen Metallschicht ausgebildet. Die dielektrischen Schichten 38 und 42 können aus Siliziumoxid, Siliziumoxinitrid, Siliziumoxikarbid oder dergleichen ausgebildet werden. Die dielektrische Schicht 40 wird aus einem dielektrischen Material ausgebildet, das vom dielektrischen Material der dielektrischen Schicht 42 verschieden ist. Zum Beispiel kann die dielektrische Schicht 42 aus Siliziumnitrid, Siliziumkarbid oder dergleichen ausgebildet werden.
  • Unter Bezugnahme auf 2 werden Durchkontaktierungsöffnungen 44 und Gräben 46 ausgebildet. Der entsprechende Prozess ist als Schritt 204 in dem in 28 dargestellten Prozessablauf gezeigt. Um die Durchkontaktierungsöffnungen 44 und die Gräben 46 auszubilden, können Fotolacke (nicht dargestellt) und/oder Hartmasken (nicht dargestellt) über der dielektrischen Schicht 42 ausgebildet und strukturiert werden, um das Ausbilden der Durchkontaktierungsöffnungen 44 und der Gräben 46 zu unterstützen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein anisotropes Ätzen durchgeführt, um die Gräben 46 auszubilden, und das Ätzen hält auf einer Ätzstoppschicht 40 an. Ein anderes anisotropes Ätzen wird dann durchgeführt, um Durchkontaktierungsöffnungen 44 auszubilden, indem die freigelegte Ätzstoppschicht 40 und die darunterliegenden Abschnitte der dielektrischen Schicht 38 geätzt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 40 nicht ausgebildet, und die Durchkontaktierungsöffnungen 44 und die Gräben 46 werden in einer einzelnen dielektrischen Schicht ausgebildet. Das Ätzen kann unter Verwendung eines Zeitmodus durchgeführt werden, um zu ermöglichen, dass das Ätzen (zum Ausbilden der Gräben 46) an einer Zwischenebene zwischen einer oberen Fläche und einer unteren Fläche der einzelnen dielektrischen Schicht anhält.
  • 3 stellt das Einfüllen von leitfähigen Materialien dar. Der entsprechende Prozess ist als Schritt 206 in dem in 28 dargestellten Prozessablauf gezeigt. Eine leitfähige Diffusionsbarriere 48 wird zuerst ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Diffusionsbarriere 48 aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen ausgebildet. Die Diffusionsbarriere 48 kann zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD), einer physikalischen Gasphasenabscheidung (PVD) oder dergleichen ausgebildet werden. Die Diffusionsbarriere 48 umfasst erste Abschnitte über der dielektrischen Oberflächenschicht 42, und zweite Abschnitte auf den Unterseiten und Seitenwänden der Gräben 46 und der Durchkontaktierungsöffnungen 44.
  • Als Nächstes wird ein metallisches Material 50 zum Beispiel mithilfe eines elektro-chemischen Plattierens (ECP) abgeschieden. Das metallische Material 50 füllt die verbleibenden Abschnitte der Gräben 46 und der Durchkontaktierungsöffnungen 44. Das metallische Material 50 umfasst ferner einige Abschnitte über der oberen Fläche der dielektrischen Oberflächenschicht 42. Das metallische Material 50 kann Kupfer oder eine Kupferlegierung oder ein anderes metallisches Material umfassen, das in einem anschließenden Ausheilungsprozess diffundieren kann, so dass ein direkter Metall-Metall-Bond ausgebildet werden kann.
  • Als Nächstes wird, wie in 4 dargestellt, ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polierprozess (CMP) durchgeführt, um überschüssige Abschnitte des metallischen Materials 50 und der Diffusionsbarriere 48 zu entfernen, bis die dielektrische Schicht 42 freigelegt wird. Der entsprechende Prozess ist als Schritt 208 in dem in 28 dargestellten Prozessablauf gezeigt. Die verbleibenden Abschnitte der Diffusionsbarriere 48 und des metallischen Materials 50 umfassen Durchkontaktierungen 52 und Metallpads 54 (die 54A und 54B umfassen). 4 zeigt die Metallpads zum Bonden. Es versteht sich, dass Metallleitungen auch gleichzeitig mit den Metallpads 54 ausgebildet werden können. Die Metallpads 54 umfassen Metallpads 54A, die zum Bonden von Vorrichtungs-Dies verwendet werden, und Metallpads 54B, die zum Landen von Durchkontaktierungen verwendet werden.
  • 16A zeigt eine Querschnittsansicht der Durchkontaktierung 52 und des Metallpads 54 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Jedes von dem Metallpad 54 und der Durchkontaktierung 52 umfasst einen Abschnitt der Diffusionsbarriere 48 und einen Abschnitt des metallischen Materials 50, das durch den jeweiligen Abschnitt der Diffusionsbarriere 48 umgeben ist. Das metallische Material 50 kann Randabschnitte und einen mittleren Abschnitt zwischen den Randabschnitten umfassen. Eine obere Fläche 50A1 des mittleren Abschnitts ist höher als die oberen Flächen 50A2 der Randabschnitte. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine obere Fläche 50A des metallischen Materials 50 gekrümmte Abschnitte. Die obere Fläche 50A1 des mittleren Abschnitts kann gekrümmt sein oder sie kann eben sein. Die oberen Flächen 50A2 der Randabschnitte können durchgehend gekrümmt (abgerundet) sein. Der Höhenunterschied ΔH zwischen dem höchsten Punkt und dem untersten Punkt der oberen Fläche 50A kann im Bereich zwischen ungefähr 100 Å und ungefähr 500 Å liegen, und kann im Bereich zwischen ungefähr 100 Å und ungefähr 200 Å liegen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Diffusionsbarriere 48 einen oberen Rand 48A, der je nach dem CMP-Prozess entweder auf gleicher Höhe mit dem höchsten Punkt der oberen Fläche 50A des metallischen Materials 50, leicht höher oder leicht tiefer als dieser liegt. Randflächenabschnitte 50A2 können niedriger sein als der obere Rand 48A, so dass Aussparungen 56 ausgebildet werden. Gemäß einigen Ausführungsformen ist eine Aussparungstiefe D1 größer als ungefähr 100 Å, und kann im Bereich zwischen ungefähr 100 Å und ungefähr 500 Å liegen, und kann ferner im Bereich zwischen ungefähr 100 Å und ungefähr 200 Å liegen. Der obere Rand 48A der Diffusionsbarriere 48 kann auch auf gleicher Höhe mit der oberen Fläche der dielektrischen Schicht 42 liegen oder leicht niedriger sein als sie. In einer Draufsicht auf das Bondpad 54 können Aussparungen 56 einen Ring in der Nähe von Rändern des Bondpads 54 bilden. Die zu den Aussparungen 56 freigelegten Seitenwände der Diffusionsbarriere 48 können ebenfalls einen Ring bilden.
  • Um die Aussparungen 56 zu erzielen, wird der CMP-Prozess angepasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Suspension für den CMP-Prozess Oxalsäure (H2C2O4) und Essigsäure (CH3COOH). Der pH-Wert der Suspension wird derart eingestellt, dass er niedriger ist als ungefähr 4,0, und er kann im Bereich zwischen ungefähr 2,0 und ungefähr 4,0 liegen, was durch Einstellen der Konzentration von Oxalsäure und Essigsäure auf eine geeignete Menge erzielt werden kann. Gemäß einigen Ausführungsformen liegt der Gewichtsprozentsatz von Oxalsäure in der Suspension im Bereich zwischen ungefähr 0,01 % Prozent und ungefähr 2% Prozent, und der Gewichtsprozentsatz von Essigsäure in der Suspension liegt im Bereich zwischen ungefähr 0,1 % Prozent und ungefähr 2 % Prozent. Das Verhältnis WOxal/WEssig kann im Bereich zwischen ungefähr 1:1 und ungefähr 1:10 liegen, wobei WOxal den Gewichtsprozentsatz von Oxalsäure in der Suspension repräsentiert, und WEssig den Gewichtsprozentsatz der Essigsäure in der Suspension repräsentiert. Außerdem kann die Suspension ein Oxalsäurechelat, wie z.B. ein Cu-Oxalsäurechelat (Cu-C2O4) umfassen. Der Gewichtsprozentsatz des Oxalsäurechelats kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 0,01 % und ungefähr 0,1 % liegen. Bei diesen Prozessbedingungen können Aussparungen 56, wie in 16A dargestellt, ausgebildet werden. Die Suspension kann auch ein Schleifmittel, wie z.B. Siliziumoxidpartikeln, Aluminiumoxidpartikeln oder dergleichen, umfassen. Außerdem können die Prozessbedingungen, wie z.B. die Temperatur des Wafers während des CMP, die Drehgeschwindigkeit des Wafers und des Polierpads, die Schleifmittel in der Suspension usw., zum Ausbilden der Aussparungen 56 angepasst werden.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden das Metallpad 54 und die Durchkontaktierung 52, wie in 16B dargestellt, ausgebildet. Die oberen Flächen des metallischen Materials 50, der Diffusionsbarriere 48 und der dielektrischen Schicht 41 sind plan oder im Wesentlichen plan (zum Beispiel mit Höhenunterschieden kleiner als ungefähr 20 Å). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Suspension zum Erzielen eines solchen Profils frei von Essigsäure, Oxalsäure und dem Oxalsäurechelat sein. Der pH-Wert der Suspension liegt gemäß einigen Ausführungsformen auch im Bereich zwischen ungefähr 7,0 und ungefähr 10,0. Die Suspension kann auch ein Schleifmittel, wie z.B. Siliziumoxidpartikeln, Aluminiumoxidpartikeln oder dergleichen, umfassen.
  • Der Vorrichtungs-Die 4 kann gemäß einigen Ausführungsformen auch Metallpads, wie z.B. Aluminium- oder Aluminium-Kupfer-Pads umfassen, die in der dielektrischen Schicht 38 (4) ausgebildet werden können. Die Aluminiumpads sind der Einfachheit halber nicht dargestellt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist kein organisches dielektrisches Material, wie z.B. eine Polymerschicht, im Wafer 2 vorhanden. Organische dielektrische Schichten weisen typischerweise hohe Wärmeausdehnungskoeffizienten (CTEs), die 10 ppm/C° oder höher sein können. Dies ist deutlich größer als der CTE eines Siliziumsubstrats (wie z.B. des Substrats 20), der ungefähr 3 ppm/C° beträgt. Demzufolge verursachen organische dielektrische Schichten tendenziell die Wölbung des Wafers 2. Wenn keine organischen Materialien im Wafer 2 aufgenommen werden, wird vorteilhafterweise die CTE-Fehlanpassung zwischen den Schichten im Wafer 2 reduziert, was zu einer Verringerung der Wölbung führt. Wenn keine organischen Materialien im Wafer 2 aufgenommen werden, wird auch das Ausbilden von Metallleitungen mit einem feinen Pitch (wie z.B. 72 in 10) und Bondpads mit hoher Dichte möglich, was zur Verbesserung der Leitungsführungsfähigkeit führt.
  • Es versteht sich, dass die Metallleitungen, die in derselben Schicht und gleichzeitig mit dem Metallpad 54 ausgebildet werden, eine ähnliche Form in der Querschnittsansicht aufweisen können wie das jeweilige Metallpad, wie in 16A, 16B, 17A und 17B dargestellt. In vorstehend besprochenen Ausführungsformen werden außerdem die Metallpads 54 unter Verwendung eines Dual-Damascene-Prozesses ausgebildet. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Metallpads 54 unter Verwendung eines einzelnen Damascene-Prozesses ausgebildet.
  • 5 zeigt das Ausbilden eines Wafers 100, der Vorrichtungs-Dies 112 darin umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Vorrichtungs-Dies 112 logische Dies, die CPU-Dies, MCU-Dies, IO-Dies, Base-Band-Dies oder AP-Dies sein können. Die Vorrichtungs-Dies 112 können Speicher-Dies sein. Der Wafer 100 umfasst ein Halbleitersubstrat 114, das ein Siliziumsubstrat sein kann. Silizium-Durchkontaktierungen (TSVs) 116, die zuweilen als Halbleiter-Durchkontaktierungen oder Durchkontaktierungen bezeichnet werden, werden derart ausgebildet, dass sie durch das Halbleitersubstrat hindurchdringen. Die TSVs 116 werden verwendet, um die Vorrichtungen und die Metallleitungen, die auf der Vorderseite (die dargestellte untere Seite) des Halbleitersubstrats 114 ausgebildet werden, mit der Rückseite zu verbinden. Außerdem umfassen die Vorrichtungs-Dies 112 Verbindungsstrukturen 130 zum Verbinden mit den aktiven Vorrichtungen und passiven Vorrichtungen in den Vorrichtungs-Dies 112. Die Verbindungsstrukturen 130 umfassen Metallleitungen und Durchkontaktierungen (nicht dargestellt).
  • Der Vorrichtungs-Die 112 kann dielektrische Schichten 138 und 142 und eine Ätzstoppschicht 140 zwischen den dielektrischen Schichten 138 und 142 umfassen. Bondpads 154 und Durchkontaktierungen 152 werden in den Schichten 138, 140 und 142 ausgebildet. Der entsprechende Prozess ist als Schritt 210 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind alle Vorrichtungs-Dies, wie z.B. die Dies 112, frei von organischen dielektrischen Materialien, wie z.B. Polymeren. Die Materialien und die Verfahren zum Ausbilden der dielektrischen Schichten 138, 142, der Bondpads 154 und der Durchkontaktierungen 152 können ihren entsprechenden Teilen im Vorrichtungs-Die 4 ähnlich sein, und daher werden die Einzelheiten hier nicht wiederholt.
  • 17A und 17B zeigen die Bondpads 154 und die Durchkontaktierungen 152 gemäß einigen Ausführungsformen. Die Bondpads 154 und die Durchkontaktierungen 152 umfassen eine Diffusionsbarriere 148 und ein metallisches Material 150. Die Strukturen, die Materialien und die Ausbildungsverfahren von 17A können jenen der Bondpads 54 und der Durchkontaktierungen 52, wie in 16A dargestellt, ähnlich sein. Die Profile der oberen Fläche/des oberen Rands der Diffusionsbarriere 148 und des metallischen Materials 150 und der dielektrischen Schicht 142 können auch jenen ähnlich sein, die jeweils für die Diffusionsbarriere 48, das metallische Material 50 und die dielektrische Schicht 42 in 16A gezeigt und besprochen wurden, und werden hier daher nicht wiederholt. Aussparungen 156 werden ausgebildet und die Einzelheiten der Aussparungen 156 können im Wesentlichen die gleichen sein, wie jene, die für die Aussparungen 56 (16A) gezeigt und besprochen wurden. Bei Betrachtung von der Unterseite des Bondpads 154 können die Aussparungen 156 einen Ring in der Nähe der Ränder des Bondpads 154 bilden und einige Seitenwände der Diffusionsbarriere 148 sind auch zu den Aussparungen 156 freigelegt und können einen Ring bilden. Der Ausbildungsprozess (der den CMP-Prozess umfasst) der in 17A dargestellten Struktur kann jenem ähnlich sein, der unter Bezugnahme auf 16A besprochen wurde.
  • Die Strukturen, die Materialien und die Ausbildungsverfahren von 17B sind jeweils jenen der Bondpads 54 bzw. der Durchkontaktierungen 52, wie in 16B dargestellt, ähnlich. Die Profile der oberen Fläche/des oberen Rands der Diffusionsbarriere 148 und des metallischen Materials 150 und der dielektrischen Schicht 142 können jenen ähnlich sein, die jeweils für die Diffusionsbarriere 48, das metallische Material 50 bzw. die dielektrische Schicht 42 in 16B gezeigt und besprochen wurden, und werden daher hier nicht wiederholt. Keine Aussparungen werden in dem metallischen Material 150 ausgebildet.
  • Unter erneuter Bezugnahme auf 5 wird der Wafer 100 in mehrere diskrete Vorrichtungs-Dies 112 vereinzelt. 6 zeigt das Bonden der Vorrichtungs-Dies 112 (die 112A und 112B umfassen) an den Vorrichtungs-Die 4. Der entsprechende Prozess ist als Schritt 212 in dem in 28 dargestellten Prozessablauf gezeigt. Jeder der Vorrichtungs-Dies 112A und 112B kann derart ausgebildet werden, dass er die Struktur wie in 5 aufweist (und das ähnliche Ausbildungsverfahren verwendet, wie besprochen).
  • Die Vorrichtungs-Dies 112A und 112B können miteinander identisch oder voneinander verschieden sein. Zum Beispiel können die Vorrichtungs-Dies 112A und 112B verschiedene Typen von Dies sein, die aus den vorstehend aufgelisteten Typen ausgewählt werden. Außerdem können die Vorrichtungs-Dies 112 unter Verwendung verschiedener Technologien, wie z.B. 45-nm-Technologie, 28-nm-Technologie, 20-nm-Technologie oder dergleichen, ausgebildet werden. Außerdem kann einer der Vorrichtungs-Dies 112 ein Digitalschaltungs-Die sein, während der andere ein Analogschaltungs-Die sein kann. Die Dies 4, 112A und 112B funktionieren gemeinsam als ein System. Ein Aufteilen der Funktionen und Schaltungen eines Systems in verschiedene Dies, wie z.B. die Dies 4, 112A und 112B, kann die Ausbildung dieser Dies optimieren und kann zur Reduzierung von Herstellungskosten führen.
  • Mindestens einer der Dies 4, 112A und 112B weist Bondpads mit Aussparungen 56/156 auf, wie in 16A und 17A dargestellt. Gemäß einigen Ausführungsformen weist das Bondpad 54 des Die 4 die Aussparungen 56 auf (16A) und die Bondpads jedes der Vorrichtungs-Dies 112A und 112B können entweder die in 17A gezeigte Struktur oder die in 17B dargestellte Struktur aufweisen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen die Bondpads 54 des Die 4 die in 16B dargestellte Struktur (ohne Aussparung) auf, und die Bondpads 154 des einen oder der beiden der Vorrichtungs-Dies 112A und 112B weisen Aussparungen auf, wie in 17A dargestellt. In 18 bis 25 weisen die gezeigten Ausführungsformen Aussparungen in beiden der Bondpads 54 und 154 auf, und es versteht sich, dass eines der beiden Bondpads 54 und 154 frei von Aussparungen sein kann.
  • Das Bonden der Vorrichtungs-Dies 112 an den Die 4 (6) kann über Hybridbonden erzielt werden. Zum Beispiel werden die Bondpads 154 an die Bondpads 54A über ein Metall-Metall-Direktbonden gebondet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Metall-Metall-Direktbonden ein Kupfer-Kupfer-Direktbonden. Die Bondpads 154 können Größen aufweisen, die größer als, gleich groß wie oder kleiner als die Größen der jeweiligen Bondpads 54A sind. Außerdem werden die dielektrischen Schichten 142 an die dielektrische Oberflächenschicht 42 über ein Dielektrikum-Dielektrikum-Bonden gebondet, das zum Beispiel ein Fusionsbonden sein kann, bei dem Si-O-Si-Bindungen erzeugt werden. Spalte 53 werden zwischen benachbarten Vorrichtungs-Dies 112 belassen.
  • Um das Hybridbonden zu erzielen, werden die Vorrichtungs-Dies 112 zuerst an die dielektrische Schicht 42 und die Bondpads 54A durch leichtes Drücken der Vorrichtungs-Dies 112 an den Die 4 vorgebondet. Nachdem alle Vorrichtungs-Dies 112 vorgebondet wurden, wird eine Ausheilung durchgeführt, um die Interdiffusion der Metalle in den Bondpads 54a und den entsprechenden darüberliegenden Bondpads 154 zu veranlassen. Die Ausheilungstemperatur kann gemäß einigen Ausführungsformen höher sein als ungefähr 350°C und kann im Bereich zwischen ungefähr 350°C und ungefähr 550°C liegen. Die Ausheilungszeit kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 1,5 Stunden und ungefähr 3,0 Stunden liegen, und kann im Bereich zwischen ungefähr 1,0 Stunde und ungefähr 2,5 Stunden liegen. Durch das Hybridbonden werden die Bondpads 154 an die entsprechenden Bondpads 54A über direktes Metallbonden, das durch eine Metallinterdiffusion veranlasst wird, gebondet.
  • 18 zeigt eine Querschnittsansicht der Bondpads 54 und 154 nach dem Vorbonden und vor der Ausheilung. Gemäß einigen Ausführungsformen weisen die Bondpads 54 und 154 dieselbe Breite auf und sind vertikal ausgerichtet. Dementsprechend werden die Aussparungen 56 mit der jeweiligen Aussparung 156 verknüpft. Da die dargestellten Aussparungen 56 Teile eines ersten Aussparungsrings sein können, und die dargestellten Aussparungen 156 Teile eines zweiten Aussparungsrings sein können, können der erste und der zweite Aussparungsring miteinander verbundenwerden, um einen kombinierten Aussparungsring zu bilden. Gemäß alternativen Ausführungsformen weist eines der Bondpads 54 und 154 keine Aussparungen auf (wie in 16A und 17B dargestellt) und das andere Bondpads weist die Aussparung auf.
  • 19 zeigt eine Querschnittsansicht der Bondpads 54 und 154 nach der Ausheilung. Aufgrund der Interdiffusion der Bondpads 54 und 154 wird das metallische Material 50 mit dem metallischen Material 150 verknüpft. Das Ausbilden der Aussparungen 56 und 156 reduziert vorteilhafterweise die in der gebondeten Struktur erzeugte Beanspruchung. Zum Beispiel ist der Wärmeausdehnungskoeffizient (CTE) der metallischen Materialien 50 und 150 wesentlich von jenem der dielektrischen Schichten 42 und 142 verschieden, und die Aussparungen gestatten einen gewissen Raum für die Ausdehnung der metallischen Materialien während thermischer Zyklen (wie z.B. der Vor-Ausheilung und der Ausheilung). Die durch die gebondete Struktur erlittene Beanspruchung wird auf diese Weise reduziert.
  • Nach der Ausheilung können Aussparungen 56' in der gebondeten Struktur vorhanden sein. Die Formen und Größen der Aussparungen 56' können aufgrund der Diffusion der metallischen Materialien von jenen der Aussparungen 56 und 156 verschieden sein. Zum Beispiel kann die Größe der Aussparungen 56' kleiner sein als die kombinierte Größe der Aussparungen 56 und 156 vor dem Ausheilen. Die Höhe der Aussparungen 56' kann größer sein als ungefähr 50 Å und kann im Bereich zwischen ungefähr 50 Å und ungefähr 500 Å liegen. Gemäß alternativen Ausführungsformen verschwinden die Aussparungen nach der Ausheilung. Die Form der Diffusionsbarrieren 48 und 148 kann sich auch ändern, um an die Reduzierung und die Eliminierung der Aussparungen angepasst zu werden.
  • 20 zeigt eine Querschnittsansicht der Bondpads 54 und 154 nach dem Vorbonden und vor der Ausheilung gemäß einigen Ausführungsformen, wobei das Bondpad 54 auf das Bondpad 154 vertikal nicht ausgerichtet ist. Dementsprechend werden die Aussparungen 56 auf die jeweiligen Aussparungen 156 nicht ausgerichtet. 21 zeigt eine Querschnittsansicht der Bondpads 54 und 154 nach der Ausheilung. Aufgrund der Interdiffusion der Bondpads 54 und 154 wird das metallische Material 50 mit dem metallischen Material 150 verknüpft. In der Querschnittsansicht können die Aussparungen 56 und 156, die dem mittleren Abschnitt des anderen Metallpads zugewandt sind, vollständig gefüllt sein, oder sie können mit reduzierten Größen teilweise gefüllt sein. Die Aussparungen, die den gegenüberliegenden dielektrischen Schichten 42 und 142 zugewandt sind, können verbleiben. Es versteht sich, dass die in 19 und 21 dargestellten Ausführungsformen auf demselben Package vorhanden sein können. Wenn zum Beispiel eine Rotationsfehlausrichtung auftritt, werden einige Bondpads ausgerichtet, was zu der in 19 dargestellten Struktur führt, und einige andere Bondpads in demselben Package werden möglicherweise nicht aufeinander ausgereichtet, was zu der in 21 dargestellten Struktur führt.
  • 22 und 23 zeigen die Bondpads jeweils vor und nach der Ausheilung, wobei die Bondpads 54 und 154 ausgerichtet sind. Das Bondpad 54 weist eine Größe auf, die von jener des Bondpads 154 verschieden (entweder größer als oder kleiner als sie) ist. Zum Beispiel ist in dem dargestellten Beispiel das Bondpad 154 größer als das Bondpad 54. Folglich sind, wie in 23 dargestellt, die Größen der Aussparungen 56 (22) nach dem Bonden reduziert oder vollständig gefüllt, während die Aussparungen 156 nicht vollständig gefüllt sind.
  • 24 und 25 zeigen die Bondpads jeweils vor bzw. nach der Ausheilung, wobei die Bondpads 54 und 154 nicht ausgerichtet sind. Das Bondpad 54 weist eine Größe auf, die von jener des Bondpads 154 verschieden (entweder größer oder kleiner als sie) ist. Zum Beispiel ist in dem dargestellten Beispiel das Bondpad 154 größer als das Bondpad 54. Wie in 25 dargestellt, weisen nach dem Bonden beide der Aussparungen 56 und 156 (24) einige gefüllte Abschnitte und einige andere Abschnitte, die nicht gefüllt sind, auf.
  • Unter erneuter Bezugnahme auf 6 kann gemäß einigen Ausführungsformen nach dem Bondprozess ein Rückseitenschleifen durchgeführt werden, um die Vorrichtungs-Dies 112 zum Beispiel bis zu einer Dicke zwischen ungefähr 15 µm und ungefähr 30 µm zu dünnen. 6 zeigt schematisch gestrichelte Linien 112-BS1, die die Rückflächen der Vorrichtungs-Dies 112 vor dem Rückseitenschleifen sind. 112-BS2 sind die Rückflächen der Vorrichtungs-Dies 112 nach dem Rückseitenschliefen. Durch das Dünnen der Vorrichtungs-Dies 112 wird das Aspektverhältnis der Spalte 53 reduziert, um eine Spaltfüllung durchzuführen. Andererseits kann es aufgrund des ansonsten hohen Aspektverhältnisses der Spalte 53 schwierig sein, die Spalten zu füllen. Nach dem Rückseitenschleifen können TSVs 116 freigelegt sein. Alternativ werden die TSVs 116 nicht zu diesem Zeitpunkt freigelegt, und das Rückseitenschleifen wird angehalten, wenn eine dünne Schicht eines die TSVs 116 abdeckenden Substrats vorhanden ist. Gemäß diesen Ausführungsformen können die TSVs 116 in dem in 8 dargestellten Schritt freigelegt werden. Gemäß anderen Ausführungsformen, in denen das Aspektverhältnis der Spalte 53 nicht zu hoch ist, kann das Rückseitenschleifen übersprungen werden.
  • 7 zeigt das Ausbilden von spaltfüllenden Schichten, die eine dielektrische Schicht 62 und die darunterliegende Ätzstoppschicht 60 umfassen. Der entsprechende Prozess ist als Schritt 214 in dem in 28 dargestellten Prozessablauf gezeigt. Die Ätzstoppschicht 60 wird aus einem dielektrischen Material ausgebildet, das eine gute Anhaftung an den Seitenwänden der Vorrichtungs-Dies 112 und den oberen Flächen der dielektrischen Schicht 42 und den Bondpads 54B aufweist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 60 aus einem Nitrid-haltigen Material, wie z.B. Siliziumnitrid, ausgebildet. Die Ätzstoppschicht 60 kann eine konforme Schicht sein, wobei zum Beispiel die Dicke T1A horizontaler Abschnitte und eine Dicke T1B der vertikalen Abschnitte im Wesentlichen einander gleich sind, wobei zum Beispiel der Unterschied der beiden Dicken T1A und T1B (T1A -T1B) einen Absolutwert aufweist, der kleiner als ungefähr 20 Prozent, oder kleiner als ungefähr 10 Prozent ist. Die Abscheidung kann ein konformes Abscheidungsverfahren, wie z.B. Atomlagenabscheidung (ALD) oder eine chemische Gasphasenabscheidung (CVS) umfassen. Wenn die Bondpads 54B die Aussparungen 56 (16A) aufweisen, erstreckt sich die Ätzstoppschicht 60 auch in die Aussparungen.
  • Die dielektrische Schicht 62 wird aus einem Material ausgebildet, das von dem Material der Ätzstoppschicht 60 verschieden ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 62 aus Siliziumoxid ausgebildet, das aus TEOS ausgebildet werden kann, obwohl andere dielektrische Materialien, wie z.B. Siliziumkarbid, Siliziumoxinitrid, Siliziumoxikarbonitrid, PSG, BSG, BPSG oder dergleichen ebenfalls verwendet werden können. Die dielektrische Schicht 62 kann unter Verwendung einer CVD, einer chemischen Gasphasenabscheidung mit hochdichtem Plasma (HDCVD), einer fließfähigen CVD, einer Rotationsbeschichtung oder dergleichen ausgebildet werden. Die dielektrische Schicht 62 füllt vollständig die verbleibenden Spalte 53 (6).
  • Unter Bezugnahme auf 8 wird ein Planarisierungsprozess, wie z.B. ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte der spaltfüllenden Schichten 60 und 62 zu entfernen, so dass die Vorrichtungs-Dies 112 freigelegt werden. Der entsprechende Prozess ist auch als Schritt 214 in dem in 28 dargestellten Prozessablauf gezeigt. Außerdem werden die Durchkontaktierungen 116 freigelegt. Die verbleibenden Abschnitte der Schichten 60 und 62 werden gemeinsam als (spaltfüllende) Isolationsgebiete 64 bezeichnet.
  • 9 zeigt das Ätzen der dielektrischen Schicht 62 zum Ausbilden von Öffnungen 66. Der entsprechende Prozess ist als Schritt 216 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Fotolack (nicht dargestellt) ausgebildet und strukturiert, und die dielektrische Schicht 62 wird unter Verwendung des strukturierten Fotolacks als einer Ätzmaske geätzt. Die Öffnungen 66 werden daher ausgebildet und erstrecken sich nach unten zur Ätzstoppschicht 60, die als die Ätzstoppschicht wirkt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die dielektrische Schicht 62 ein Oxid, und das Ätzen kann mithilfe eines Trockenätzens durchgeführt werden. Das Ätzgas kann eine Mischung aus NF3 und NH3 oder eine Mischung aus HF und NH3 umfassen. Als Nächstes wird die Ätzstoppschicht 60 geätzt, so dass sich die Öffnungen 66 nach unten zu den dielektrischen Bondpads 54B erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 60 aus Siliziumnitrid ausgebildet und das Ätzen wird unter Verwendung eines Trockenätzens durchgeführt. Das Ätzgas kann eine Mischung aus CF4, O2 und N2, eine Mischung aus NF3 und O2, SF6, oder eine Mischung aus SF6 und O2 umfassen.
  • 10 zeigt das Ausbilden von Durchkontaktierungen 70, die die Öffnungen 66 (9) füllen und mit den Bondpads 54B verbunden werden. Der entsprechende Prozess ist als Schritt 218 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der Durchkontaktierungen 70 ein Durchführen eines Plattierungsprozesses, wie z.B. eines elektro-chemischen Plattierungsprozesses oder eines stromlosen Plattierungsprozesses. Die Durchkontaktierungen 70 können ein metallisches Material, wie z.B. Wolfram, Aluminium, Kupfer oder dergleichen umfassen. Eine leitfähige Sperrschicht (wie z.B. Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen) kann auch derart ausgebildet werden, dass sie unter dem metallischen Material liegt. Eine Planarisierung, wie z.B. ein CMP, wird durchgeführt, um überschüssige Abschnitte des plattierten metallischen Materials zu entfernen, und die verbleibenden Abschnitte des metallischen Materials bilden die Durchkontaktierungen 70. Die Durchkontaktierungen 70 können im Wesentlichen gerade und vertikale Seitenwände aufweisen. Außerdem können die Durchkontaktierungen 70 ein verjüngtes Profil aufweisen, wobei obere Breiten leicht größer sind als die jeweiligen unteren Breiten.
  • Gemäß alternativen Ausführungsformen werden die TSVs 116 in den Vorrichtungs-Dies 112 nicht vorgeformt. Vielmehr werden sie nach dem Ausbilden der Isolationsgebiete 64 ausgebildet. Zum Beispiel werden die Vorrichtungs-Dies 112 entweder vor oder nach dem Ausbilden der Öffnungen 66 (8) geätzt, um zusätzliche Öffnungen (die durch die dargestellten TSVs 116 belegt sind) auszubilden. Die zusätzlichen Öffnungen in den Vorrichtungs-Dies 112 und die Öffnungen 66 können gleichzeitig gefüllt werden, um die Durchkontaktierungen TSVs 116 und die Durchkontaktierungen 70 auszubilden. Die resultierenden Durchkontaktierungen 116 können im Gegensatz zu denen, die in 10 dargestellt sind, obere Abschnitte aufweisen, die breiter sind als die jeweiligen unteren Abschnitte.
  • Unter Bezugnahme auf 11 werden Umverteilungsleitungen (RDLs) 72 und eine dielektrische Schicht 74 ausgebildet. Der entsprechende Prozess ist als Schritt 220 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 74 aus einem Oxid, wie z.B. Siliziumoxid, einem Nitrid, wie z.B. Siliziumnitrid, oder dergleichen ausgebildet. Die RDLs 72 können unter Verwendung eines Damascene-Prozesses ausgebildet werden, der umfasst: Ätzen der dielektrischen Schicht 74 zum Ausbilden von Öffnungen, Abscheiden einer leitfähigen Sperrschicht in den Öffnungen, Plattieren eines metallischen Materials, wie z.B. Kupfer oder einer Kupferlegierung, und Durchführen einer Planarisierung, um die überschüssigen Abschnitte des metallischen Materials zu entfernen.
  • 12 zeigt das Ausbilden von Passivierungsschichten, Metallpads und darüberliegenden dielektrischen Schichten. Der entsprechende Prozess ist auch als Schritt 220 in dem in 28 dargestellten Prozessablauf gezeigt. Eine Passivierungsschicht 76 (die zuweilen als Passivierung-i bezeichnet wird) wird über der dielektrischen Schicht 74 ausgebildet, und Durchkontaktierungen 78 werden in der Passivierungsschicht 76 ausgebildet, um mit den RDLs 72 elektrisch verbunden zu werden. Metallpads 80 werden über der Passivierungsschicht 76 ausgebildet und werden mit den RDLs 72 über die Durchkontaktierungen 78 elektrisch gekoppelt. Die Metallpads 80 können Aluminiumpads oder Aluminium-Kupfer-Pads sein, und andere metallische Materialien können verwendet werden.
  • Wie ebenfalls in 12 dargestellt, wird eine Passivierungsschicht 82 (die zuweilen als Passivierung-2 bezeichnet wird) über der Passivierungsschicht 76 ausgebildet. Jede der Passivierungsschichten 76 und 82 kann eine Einzelschicht oder eine Verbundschicht sein und kann aus einem nicht porösen Material ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind eine oder beide der Passivierungsschichten 76 und 82 eine Verbundschicht, die eine Siliziumoxidschicht (nicht getrennt dargestellt) und eine Siliziumnitridschicht (nicht getrennt dargestellt) über der Siliziumoxidschicht umfasst. Die Passivierungsschichten 76 und 82 können auch aus anderen nicht porösen dielektrischen Materialien, wie z.B. einem nicht dotierten Silikatglas (USG), Siliziumoxinitrid und/oder dergleichen ausgebildet werden.
  • Als Nächstes wird die Passivierungsschicht 82 strukturiert, so dass einige Abschnitte der Passivierungsschicht 82 die Randabschnitte der Metallpads 80 abdecken, und einige Abschnitte der Metallpads 80 durch die Öffnungen in der Passivierungsschicht 82 freigelegt werden. Eine Polymerschicht 84 wird dann ausgebildet, und dann strukturiert, um die Metallpads 80 freizulegen. Die Polymerschicht 84 kann aus Polyimid, Polybenzoxazol (PBO) oder dergleichen ausgebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die unter den Metallpads 80 liegende Struktur frei von organischen Materialien (wie z.B. Polymerschichten), so dass der Prozess zum Ausbilden der unter den Metallpads 80 liegenden Strukturen den zum Ausbilden von Vorrichtungs-Dies verwendeten Prozess anwenden kann, und RDLs mit feinen Pitsches (wie z.B. 72), die kleine Pitsches und Leitungsbreiten aufweisen, werden möglich gemacht.
  • Unter Bezugnahme auf 13 werden Nachpassivierungs-Verbindungen (Post-Passivation Interconnects, PPI) 86 ausgebildet, was ein Ausbilden einer Metallkeimschicht und einer strukturierten Maskenschicht (nicht dargestellt) über der Metallkeimschicht, und ein Plattieren von PPIs 86 in der strukturierten Maskenschicht umfassen kann. Die strukturierte Maskenschicht und die Abschnitte der Metallkeimschicht, die durch die strukturierte Maskenschicht überlappt werden, werden dann in Ätzprozessen entfernt. Eine Polymerschicht 88 wird dann ausgebildet, die aus PBO, Polyimid oder dergleichen ausgebildet werden kann.
  • Unter Bezugnahme auf 14 werden UBMs (lötfähige Metallisierungen) 90 ausgebildet und die UBMs 90 erstrecken sich in die Polymerschicht 88, um mit den PPIs 86 verbunden zu werden. Der entsprechende Prozess ist auch als Schritt 220 in dem in 28 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst jede von den UBMs 90 eine Sperrschicht (nicht dargestellt) und eine Keimschicht (nicht dargestellt) über der Sperrschicht. Die Sperrschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine Schicht, die auf einer Titanlegierung oder einer Tantallegierung ausgebildet wird, sein. Die Materialien der Keimschicht können Kupfer oder eine Kupferlegierung umfassen. Andere Metalle, wie z.B. Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Wolframlegierungen, Chrom, Chromlegierungen und Kombinationen davon, können ebenfalls in den UBMS 90 aufgenommen werden.
  • Wie in 14 ebenfalls gezeigt, werden elektrische Verbinder 92 ausgebildet. Der entsprechende Prozess ist auch als Schritt 220 in dem in 28 dargestellten Prozessablauf gezeigt. Ein Ausbildungsprozess zum Ausbilden von UMBs 90 und den elektrischen Verbindern 92 umfasst: Abscheiden einer flächendeckenden UBM-Schicht, Ausbilden und Strukturieren einer Maske (die ein Fotolack sein kann, nicht dargestellt), wobei Abschnitte der flächendeckenden UBM-Schicht durch die Öffnung in der Maske freigelegt werden. Nach dem Ausbilden der UBMs 90 wird das dargestellte Package in einer Plattierungslösung angeordnet (nicht dargestellt) und ein Plattierungsschritt wird durchgeführt, um die elektrischen Verbinder 92 auf den UBMs 90 auszubilden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Verbinder 92 nichtlötende Teile (nicht dargestellt), die in den anschließenden Reflow-Prozessen nicht geschmolzen werden. Die nichtlötenden Teile können aus Kupfer ausgebildet werden und werden daher nachstehend als Kupferhügel bezeichnet, obwohl sie aus anderen nichtlötenden Materialien ausgebildet werden können. Jeder der elektrischen Verbinder 92 kann auch eine Abdeckschicht(en) (nicht dargestellt) umfassen, die aus einer Nickelschicht, einer Nickellegierung, einer Palladiumschicht, einer Goldschicht, einer Silberschicht oder Mehrfachschichten davon ausgewählt wird (werden). Die Abdeckschicht(en) wird (werden) über den Kupferhügeln ausgebildet. Die elektrischen Verbinder 92 können ferner Lötkappen umfassen, die aus einer Sn-Ag-Legierung, einer Sn-Cu-Legierung, einer Sn-Ag-Cu-Legierung oder dergleichen ausgebildet werden können und die bleifrei oder bleihaltig sein können. Die in vorherigen Schritten ausgebildete Struktur wird als ein Verbundwafer 94 bezeichnet. Ein Die-Sägeschritt (Vereinzelung) wird am Verbundwafer 94 durchgeführt, um den Verbundwafer 94 in mehrere Packages 96 zu trennen. Der entsprechende Prozess ist als Schritt 222 in dem in 28 dargestellten Prozessablauf gezeigt.
  • Das in 14 dargestellte Package weist eine Face-to-Face-Struktur auf, in der die Vorderflächen der Vorrichtungs-Dies 112 der Vorderfläche des Vorrichtungs-Die 4 zugewandt sind. 15 zeigt eine Face-to-Back-Struktur, in der die Vorderflächen der Vorrichtungs-Dies 112 der Rückfläche des Vorrichtungs-Die 4 zugewandt sind. Der Vorrichtungs-Die 4 umfasst die TSVs 16, die sich durch das Substrat 20 und die dielektrische Schicht 17 erstrecken. Das gestrichelte Gebiet 19 in 15 repräsentiert die wahrscheinlichen elektrischen Verbinder, wie z.B. Lötzinnbereiche. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein CMP an den TSVs 16 und der dielektrischen Schicht 17 durchgeführt. Die Einzelheiten des CMP-Prozesses können jenen ähnlich sein, die unter Bezugnahme auf 16A besprochen wurden, und daher werden Aussparungen 156 ausgebildet, wie in 25 dargestellt.
  • 26 und 27 zeigen das Bonden von Bondpads 154 mit den TSVs 16, wobei 26 die Struktur vor einer Ausheilung zeigt und 27 die Struktur nach der Ausheilung zeigt. Eine Schicht 49 in 26 kann eine dielektrische Isolationsschicht sein, die aus Siliziumoxid, Siliziumnitrid oder dergleichen ausgebildet werden kann. Aussparungen 56 können in den TSVs 16 ausgebildet werden, wobei die Aussparungen nach der Ausheilung entweder reduziert oder vollständig eliminiert sind. Die Aussparungen 156 können nach der Ausheilung weiterhin vorhanden sein.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Ausbilden von Aussparungen in Bondpads wird die Beanspruchung in den gebondeten Strukturen, insbesondere in thermischen Zyklen, reduziert. Die Zuverlässigkeit der gebondeten Struktur wird daher verbessert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden eines ersten Vorrichtungs-Die, umfassend: Abscheiden einer ersten dielektrischen Schicht; und Ausbilden eines ersten Metallpads in der ersten dielektrischen Schicht, wobei das erste Metallpad eine erste Aussparung benachbart zu einem Randabschnitt des ersten Metallpads umfasst; Ausbilden eines zweiten Vorrichtungs-Die, umfassend: eine zweite dielektrische Schicht; und ein zweites Metallpad in der zweiten dielektrischen Schicht; und Bonden des ersten Vorrichtungs-Die an den zweiten Vorrichtungs-Die, wobei die erste dielektrische Schicht an die zweite dielektrische Schicht gebondet wird, und das erste Metallpad an das zweite Metallpad gebondet wird. In einer Ausführungsform umfasst das erste Metallpad: eine Diffusionsbarriere; und ein Kupfer-haltiges Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei ein Randabschnitt des Kupfer-haltigen Materials niedriger vertieft ist als ein oberer Rand der Diffusionsbarrierenschicht, um die erste Aussparung auszubilden. In einer Ausführungsform umfasst das Bonden: Durchführen einer Vor-Ausheilung; und Durchführen einer Ausheilung, wobei während der Ausheilung die erste Aussparung reduziert wird. In einer Ausführungsform umfasst das Ausbilden des ersten Metallpads ein Durchführen einer Planarisierung, wobei die erste Aussparung durch die Planarisierung erzeugt wird. In einer Ausführungsform umfasst die Planarisierung ein chemisch-mechanisches Polieren (CMP), das unter Verwendung einer Suspension durchgeführt wird, die einen pH-Wert niedriger als ungefähr 4,0 aufweist. In einer Ausführungsform wird das CMP unter Verwendung einer Suspension durchgeführt, die eine Essigsäure und ein Kupferchelat umfasst. In einer Ausführungsform umfasst das zweite Metallpad eine zweite Aussparung benachbart zu einem Rand des zweiten Metallpads, und die erste Aussparung ist mit der zweiten Aussparung zu einem Zeitpunkt, zu dem das Bonden begonnen hat, verknüpft. In einer Ausführungsform umfasst das zweite Metallpad eine zweite Aussparung benachbart zu einem Rand des zweiten Metallpads, und die erste Aussparung ist von der zweiten Aussparung zu einem Zeitpunkt, zu dem das Bonden begonnen hat, getrennt, und nach dem Bonden verbleibt die erste Aussparung und die zweite Aussparung verschwindet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden einer dielektrischen Schicht auf einer oberen Fläche eines Wafers; Ätzen der dielektrischen Schicht, um einen Graben in der dielektrischen Schicht auszubilden; und Ausbilden eines ersten Metallpads in dem Graben, wobei das erste Metallpad umfasst: eine Diffusionsbarriere, die die dielektrische Schicht kontaktiert; und ein metallisches Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei in einer Querschnittsansicht des ersten Metallpads eine obere Fläche des metallischen Materials einen mittleren Abschnitt und Randabschnitte umfasst, die niedriger sind als der mittlere Abschnitt, und die Randabschnitte von einem oberen Rand eines nächsten Abschnitts der Diffusionsbarriere vertieft sind, um eine Aussparung auszubilden. In einer Ausführungsform umfasst das Verfahren ferner ein Bonden eines zweiten Metallpads an das erste Metallpad, wobei die Aussparung größenmäßig zumindest reduziert wird. In einer Ausführungsform umfasst das Verfahren ferner: Ausbilden einer dielektrischen Ätzstoppschicht, die sich in die Aussparung erstreckt; und Ausbilden einer Durchkontaktierung, die durch die dielektrische Ätzstoppschicht hindurchdringt, um mit dem ersten Metallpad verbunden zu werden. In einer Ausführungsform umfasst das Ausbilden des ersten Metallpads ein CMP, und die Aussparung wird während des CMP ausgebildet. In einer Ausführungsform wird das CMP unter Verwendung einer Suspension durchgeführt, und die Suspension weist einen pH-Wert in einem Bereich zwischen ungefähr 2,0 und ungefähr 4,0 auf. In einer Ausführungsform ist die obere Fläche des metallischen Materials gekrümmt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung einen ersten Vorrichtungs-Die, umfassend: eine erste dielektrische Schicht; und ein erstes Metallpad, umfassend: eine Diffusionsbarriere, die die erste dielektrische Schicht kontaktiert; und ein metallisches Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei in einer Querschnittsansicht des ersten Metallpads ein Randabschnitt des metallischen Materials vertieft ist als ein oberer Rand eines nächsten Abschnitts der Diffusionsbarriere, um einen Luftspalt auszubilden; und einen zweiten Vorrichtungs-Die, umfassend: eine zweite dielektrische Schicht, die an die erste dielektrische Schicht über Fusionsbonden gebondet ist; und ein zweites Metallpad, das an das erste Metallpad über ein Metall-Metall-Direktbonden gebondet ist. In einer Ausführungsform erstreckt sich der Luftspalt ferner in das zweite Metallpad. In einer Ausführungsform wird der Luftspalt zwischen einer Seitenwand der Diffusionsbarriere, einer Fläche des metallischen Materials und einer Fläche des zweiten Metallpads ausgebildet. In einer Ausführungsform wird der Luftspalt zwischen einer Seitenwand der Diffusionsbarriere, einer Fläche des metallischen Materials und einer Fläche der zweiten dielektrischen Schicht ausgebildet. In einer Ausführungsform ist eine Fläche des metallischen Materials, die dem Luftspalt zugewandt ist, gekrümmt. In einer Ausführungsform umfasst der erste Vorrichtungs-Die ferner ein drittes Metallpad, das eine zusätzliche Aussparung umfasst, und die Vorrichtung umfasst ferner: eine dielektrische Ätzstoppschicht, die sich in die zusätzliche Aussparung erstreckt; eine dielektrische Schicht über der dielektrischen Ätzstoppschicht und diese kontaktierend; und eine Durchkontaktierung, die durch die dielektrische Ätzstoppschicht und die dielektrische Schicht hindurchdringt, um mit dem dritten Metallpad verbunden zu werden.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/586345 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines ersten Vorrichtungs-Die, umfassend: Abscheiden einer ersten dielektrischen Schicht, und Ausbilden eines ersten Metallpads in der ersten dielektrischen Schicht, wobei das erste Metallpad eine erste Aussparung benachbart zu einem Randabschnitt des ersten Metallpads aufweist, Ausbilden eines zweiten Vorrichtungs-Die, umfassend: eine zweite dielektrische Schicht, und ein zweites Metallpad in der zweiten dielektrischen Schicht, und Bonden des ersten Vorrichtungs-Die an den zweiten Vorrichtungs-Die, wobei die erste dielektrische Schicht an die zweite dielektrische Schicht gebondet wird, und das erste Metallpad an das zweite Metallpad gebondet wird.
  2. Verfahren nach Anspruch 1, wobei das erste Metallpad umfasst: eine Diffusionsbarriere, und ein Kupfer-haltiges Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei ein Randabschnitt des Kupfer-haltigen Materials niedriger vertieft ist als ein oberer Rand der Diffusionsbarriere, um die erste Aussparung auszubilden.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bonden umfasst: Durchführen einer Vor-Ausheilung, und Durchführen einer Ausheilung, wobei während der Ausheilung die erste Aussparung reduziert wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des ersten Metallpads einer Planarisierung umfasst, wobei die erste Aussparung durch die Planarisierung erzeugt wird.
  5. Verfahren nach Anspruch 4, wobei die Planarisierung ein chemisch-mechanisches Polieren (CMP) umfasst, das unter Verwendung einer Suspension durchgeführt wird, die einen pH-Wert niedriger als ungefähr 4,0 aufweist.
  6. Verfahren nach Anspruch 4, wobei die Planarisierung ein chemisch-mechanisches Polieren (CMP) umfasst, das unter Verwendung einer Suspension durchgeführt wird, die eine Essigsäure und ein Kupferchelat umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite Metallpad eine zweite Aussparung benachbart zu einem Rand des zweiten Metallpads umfasst, und die erste Aussparung mit der zweiten Aussparung zu einem Zeitpunkt, zu dem das Bonden begonnen hat, verbunden ist.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei das zweite Metallpad eine zweite Aussparung benachbart zu einem Rand des zweiten Metallpads umfasst, und die erste Aussparung von der zweiten Aussparung zu einem Zeitpunkt, zu dem das Bonden begonnen hat, getrennt ist, und nach dem Bonden die erste Aussparung verbleibt und die zweite Aussparung verschwindet.
  9. Verfahren, umfassend: Ausbilden einer dielektrischen Schicht auf einer oberen Fläche eines Wafers, Ätzen der dielektrischen Schicht, um einen Graben in der dielektrischen Schicht auszubilden, und Ausbilden eines ersten Metallpads in dem Graben, wobei das erste Metallpad umfasst: eine Diffusionsbarriere, die die dielektrische Schicht kontaktiert, und ein metallisches Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei in einer Querschnittsansicht des ersten Metallpads eine obere Fläche des metallischen Materials einen mittleren Abschnitt und Randabschnitte umfasst, die niedriger sind als der mittlere Abschnitt aufweist, und die Randabschnitte niedriger sind als ein oberer Rand eines nächsten Abschnitts der Diffusionsbarriere, um eine Aussparung auszubilden.
  10. Verfahren nach Anspruch 9, das ferner ein Bonden eines zweiten Metallpads an das erste Metallpad umfasst, wobei die Aussparung nach dem Bonden des zweiten Metallpads an das erste Metallpads zumindest größenmäßig reduziert ist.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend: Ausbilden einer dielektrischen Ätzstoppschicht, die sich in die Aussparung erstreckt, und Ausbilden einer Durchkontaktierung, die durch die dielektrische Ätzstoppschicht hindurchdringt, um mit dem ersten Metallpad verbunden zu werden.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Ausbilden des ersten Metallpads ein chemisch-mechanisches Polieren (CMP) umfasst, und die Aussparung während des CMP ausgebildet wird.
  13. Verfahren nach Anspruch 12, wobei das CMP unter Verwendung einer Suspension durchgeführt wird, und die Suspension einen pH-Wert in einem Bereich zwischen ungefähr 2,0 und ungefähr 4,0 aufweist.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei die obere Fläche des metallischen Materials gekrümmt ist.
  15. Vorrichtung, umfassend: einen ersten Vorrichtungs-Die, umfassend: eine erste dielektrische Schicht, und ein erstes Metallpad, umfassend: eine Diffusionsbarriere, die die erste dielektrische Schicht kontaktiert, und ein metallisches Material zwischen gegenüberliegenden Abschnitten der Diffusionsbarriere, wobei in einer Querschnittsansicht des ersten Metallpads ein Randabschnitt des metallischen Materials von einem oberen Rand eines nächsten Abschnitts der Diffusionsbarriere vertieft ist, um einen Luftspalt auszubilden, und einen zweiten Vorrichtungs-Die, umfassend: eine zweite dielektrische Schicht, die an die erste dielektrische Schicht gebondet ist, und ein zweites Metallpad, das an das erste Metallpad über ein Metall-Metall-Direktbonden gebondet ist.
  16. Vorrichtung nach Anspruch 15, wobei sich der Luftspalt ferner in das zweite Metallpad erstreckt.
  17. Vorrichtung nach Anspruch 15 oder 16, wobei der Luftspalt zwischen einer Seitenwand der Diffusionsbarriere, einer Fläche des metallischen Materials und einer Fläche des zweiten Metallpads ausgebildet wird.
  18. Vorrichtung nach Anspruch 15 oder 16, wobei der Luftspalt zwischen einer Seitenwand der Diffusionsbarriere, einer Fläche des metallischen Materials und einer Fläche der zweiten dielektrischen Schicht ausgebildet wird.
  19. Vorrichtung nach einem der Ansprüche 15 bis 18, wobei eine Fläche des metallischen Materials, die dem Luftspalt zugewandt ist, gekrümmt ist.
  20. Vorrichtung nach einem der Ansprüche 15 bis 19, wobei der erste Vorrichtungs-Die ferner ein drittes Metallpad umfasst, das eine zusätzliche Aussparung umfasst, und die Vorrichtung ferner umfasst: eine dielektrische Ätzstoppschicht, die sich in die zusätzliche Aussparung erstreckt, eine dielektrische Schicht über der dielektrischen Ätzstoppschicht und diese kontaktierend, und eine Durchkontaktierung, die durch die dielektrische Ätzstoppschicht und die dielektrische Schicht hindurchdringt, um mit dem dritten Metallpad verbunden zu werden.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
JP2016219660A (ja) * 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US20200075533A1 (en) * 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
EP3667745B1 (de) * 2018-12-10 2023-03-22 IMEC vzw Verfahren zum erhalt von über ein trägersubstrat rekonstituierten leuchtdioden
US11049844B2 (en) * 2019-07-01 2021-06-29 International Business Machines Corporation Semiconductor wafer having trenches with varied dimensions for multi-chip modules
US11211348B2 (en) * 2019-08-22 2021-12-28 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. First wafer, fabricating method thereof and wafer stack
KR20210025156A (ko) 2019-08-26 2021-03-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US11264343B2 (en) 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
US11114360B1 (en) * 2019-09-24 2021-09-07 Xilinx, Inc. Multi-die device structures and methods
US11251100B2 (en) * 2019-09-25 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an anti-arcing pattern disposed on a passivation layer and method of fabricating the semiconductor structure
US11211371B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
TWI735353B (zh) * 2019-10-18 2021-08-01 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法
DE102020114141B4 (de) * 2019-10-18 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungspackage und verfahren
US11387222B2 (en) 2019-10-18 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
TWI707441B (zh) * 2020-02-27 2020-10-11 力成科技股份有限公司 扇出型封裝之重佈線層結構及其製法
DE102020128855A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11462495B2 (en) 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
KR20210151569A (ko) 2020-06-05 2021-12-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
TWI778406B (zh) * 2020-08-26 2022-09-21 矽品精密工業股份有限公司 電子封裝件及其製法
US20220189839A1 (en) * 2020-12-15 2022-06-16 Intel Corporation Inter-component material in microelectronic assemblies having direct bonding
US11728312B2 (en) * 2021-01-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packaging and methods of forming same
US11894241B2 (en) * 2021-01-28 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous bonding structure and method forming same
US11830806B2 (en) * 2021-04-29 2023-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
KR20230009205A (ko) 2021-07-08 2023-01-17 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US11735616B2 (en) * 2021-12-29 2023-08-22 Nanya Technology Corporation Optical semiconductor device with integrated dies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818728A (en) * 1986-12-03 1989-04-04 Sharp Kabushiki Kaisha Method of making a hybrid semiconductor device
JP2011009489A (ja) * 2009-06-26 2011-01-13 Sony Corp 半導体装置の製造方法、半導体装置及び固体撮像装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063306A (en) * 1998-06-26 2000-05-16 Cabot Corporation Chemical mechanical polishing slurry useful for copper/tantalum substrate
EP1544901B1 (de) * 2002-09-25 2009-12-16 Seimi Chemical Co., Ltd. Poliermittelzusammensetzung und Polierverfahren
US20050090104A1 (en) * 2003-10-27 2005-04-28 Kai Yang Slurry compositions for chemical mechanical polishing of copper and barrier films
JP2007305667A (ja) * 2006-05-09 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
US7750488B2 (en) * 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
JP2011000948A (ja) 2009-06-18 2011-01-06 Nishikawa Rubber Co Ltd ガラスランの型成形部
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8901736B2 (en) * 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
JP5682327B2 (ja) * 2011-01-25 2015-03-11 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
US8779588B2 (en) * 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
US8698308B2 (en) * 2012-01-31 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structural designs to minimize package defects
US9153565B2 (en) * 2012-06-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensors with a high fill-factor
FR2993400A1 (fr) * 2012-07-12 2014-01-17 St Microelectronics Crolles 2 Structure integree tridimensionnelle apte a detecter une elevation de temperature
US9299630B2 (en) 2012-07-30 2016-03-29 General Electric Company Diffusion barrier for surface mount modules
US20140175614A1 (en) * 2012-12-20 2014-06-26 Industrial Technology Research Institute Wafer stacking structure and method of manufacturing the same
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9437572B2 (en) * 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
CN104900543B (zh) 2014-03-06 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP2016219660A (ja) * 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器
US9881884B2 (en) 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102423813B1 (ko) * 2015-11-27 2022-07-22 삼성전자주식회사 반도체 소자
US9691733B1 (en) * 2016-07-28 2017-06-27 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818728A (en) * 1986-12-03 1989-04-04 Sharp Kabushiki Kaisha Method of making a hybrid semiconductor device
JP2011009489A (ja) * 2009-06-26 2011-01-13 Sony Corp 半導体装置の製造方法、半導体装置及び固体撮像装置

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