DE102016101777B4 - Verfahren zur Bearbeitung eines Wafers und Verfahren - Google Patents

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    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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Abstract

Verfahren zur Bearbeitung eines Wafers, der einen ersten Bereich (100), einen zweiten Bereich (200) und eine Stitching-Zone (300), in der sich der erste Bereich (100) und der zweite Bereich (200) überlappen, aufweist, wobei die Stitching-Zone (300) ein Streifen mit gleichbleibender Breite ist und wobei der erste Bereich (100) und der zweite Bereich (200) in einer ersten Richtung relativ zueinander angeordnet sind, das Verfahren aufweisend die folgenden Schritte:Durchführen (404) einer ersten Belichtung an einem Fotoresist (32; 60) unter Verwendung einer ersten lithografischen Maske (34; 62), die über dem ersten Bereich (100) platziert wird, wobei die erste lithografische Maske (34; 62) einen ersten Teil des Fotoresists (32; 60) bedeckt und der erste Teil des Fotoresists (32; 60) einen ersten Streifenteil (32A; 60A) aufweist, der bei der ersten Belichtung belichtet wird und sich im Wesentlichen parallel zu der ersten Richtung bis zu einem Rand der Stitching-Zone (300) erstreckt, der innerhalb des zweiten Bereichs (200) liegt;Durchführen (406) einer zweiten Belichtung an dem Fotoresist (32; 60) unter Verwendung einer zweiten lithografischen Maske (40; 64), die über dem zweiten Bereich (200) platziert wird, wobei die zweite lithografische Maske (40; 64) einen zweiten Teil des Fotoresists (32; 60) bedeckt und der zweite Teil des Fotoresists (32; 60) einen zweiten Streifenteil (32C; 60C) aufweist, der bei der zweiten Belichtung belichtet wird und sich im Wesentlichen parallel zu der ersten Richtung bis zu einem Rand der Stitching-Zone (300) erstreckt, der innerhalb des ersten Bereichs liegt, wobei der erste Streifenteil (32A; 60A) und der zweite Streifenteil (32C; 60C) einen überlappenden Teil (32D, 60D) in der Stitching-Zone (300) haben, der doppelt belichtet wird, und wobei eine Gesamtbreite der überlappenden ersten und zweiten Streifenteile größer ist als die Breite des ersten Streifenteils und die Breite des zweiten Streifenteils;Entwickeln (408) des Fotoresists (32; 60), um den ersten Streifenteil (32A; 60A) und den zweiten Streifenteil (32C; 60C) zu entfernen;Ätzen (410) einer dielektrischen Schicht (30), die sich unter dem Fotoresist (32; 60) befindet, um einen Graben (44; 68) herzustellen, wobei sich der Graben (44, 68) durchgehend über die Stitching-Zone (300) von dem ersten Bereich (100) zu dem zweiten Bereich (200) erstreckt; undFüllen (412) des Grabens (44; 68) mit einer leitenden Struktur (46; 70), wobei sich die leitende Struktur (46, 70) durchgehend über die Stitching-Zone (300) von dem ersten Bereich (100) zu dem zweiten Bereich (200) erstreckt.

Description

  • Hintergrund der Erfindung
  • Beim Packaging von integrierten Schaltkreisen kann eine Vielzahl von Bauelement-Chips auf einen Interposer-Wafer gebondet werden, der eine Vielzahl von Interposern aufweist. Nach dem Bonden der Bauelement-Chips wird eine Unterfüllung in die Spalte zwischen den Bauelement-Chips und dem Interposer-Wafer gefüllt. Dann kann ein Härtungsprozess durchgeführt werden, um die Unterfüllung zu härten. Zum Verkapseln der Bauelement-Chips kann eine Formmasse verwendet werden. Der resultierende Interposer-Wafer und die oberen Chips darauf werden dann in eine Vielzahl von Bauelementen zersägt, die freiliegende elektrische Verbinder, wie etwa Lotkugeln, umfassen. Die Bauelemente werden dann auf Gehäusesubstrate oder gedruckte Leiterplatten gebondet.
  • Die US 5 702 868 A beschreibt, dass ein Fotoresist durch eine designunabhängige hochauflösende Maske belichtet wird, wodurch ein hochauflösendes Bild des belichteten Fotoresists entsteht. Der Fotoresist wird nachfolgend durch eine bauartspezifische niedrig auflösende Maske belichtet, wodurch ausgewählte Teile des zuvor unbelichteten Fotoresists belichtet werden. Die verbleibenden Teile des zuvor nicht belichteten Fotoresists bilden ein designabhängiges hochauflösendes Bild. Nach der Entwicklung des Fotoresists werden seine unbelichteten Teile entfernt, wodurch Öffnungen im Fotoresist entstehen, die auf das darunter liegende Material übertragen werden können, z. B. durch Ätzen von Öffnungen in das darunter liegende Material, wodurch das designabhängige hochauflösende Bild auf dieses übertragen wird.
  • Die US 2008/0251923 A1 beschreibt einen Halbleiterchip mit einem Dichtungsring, der an die Kanten des Halbleiterchips angrenzt. Der Dichtungsring hat eine Öffnung, die sich von einer oberen Fläche zu einer unteren Fläche des Dichtungsrings erstreckt, wobei die Öffnung ein erstes Ende auf einer Außenseite des Dichtungsrings und ein zweites Ende auf einer Innenseite des Dichtungsrings hat. Ferner umfasst der Halbleiterchip eine Feuchtigkeitsbarriere mit einer Seitenwand, die parallel zu einer nächstgelegenen Seite des Dichtungsrings verläuft, wobei die Feuchtigkeitsbarriere an den Dichtungsring angrenzt und einen Abschnitt hat, der der Öffnung zugewandt ist.
  • Die US 6 150 840 A beschreibt Konstruktionsverfahren und -techniken, um große Chips herzustellen, wobei zwei Bereiche eines Wafers mit lithographischen Masken belichtet und entsprechend strukturiert werden und die beiden Bereiche über eine Stitching-Zone miteinander verbunden werden.
  • Die US 2004/0150070 A1 beschreibt eine Halbleitervorrichtung mit mehreren Dichtungsringen aus einem leitenden Material, wobei die Dichtungsringe entlang einer Peripherie des Halbleiterchips ausgebildet sind, und wobei die Dichtungsringe in einer Vielzahl von Verdrahtungsisolierfilmen in einer solchen Weise vergraben sind, dass sie sich über die Verdrahtungsisolierfilme erstrecken.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 19 zeigen Schnittansichten und Draufsichten von Zwischenstufen bei der Herstellung eines großen Chips durch Stitching (Zusammenheften) gemäß einigen Ausführungsformen.
    • Die 20 und 21 zeigen große Chips, die durch Stitching hergestellt werden, gemäß einigen Ausführungsformen.
    • 22 zeigt einen Prozessablauf zum Herstellen eines großen Chips durch Stitching gemäß einigen Ausführungsformen.
    • 23 zeigt eine Schnittansicht einer CoWoS-Struktur (CoWoS: chip on wafer on substrate; Chip auf Wafer auf Substrat) gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter liegend“, „unter“, „untere(r)“/„unteres“, „darüber liegend“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß verschiedenen beispielhaften Ausführungsformen werden Verfahren zur Herstellung eines großen Chips in einem Wafer durch Stitching zur Verfügung gestellt. Die Zwischenstufen der Herstellung des Chips werden erläutert. Es werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen verschiedenen Ansichten und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 19 zeigen Schnittansichten und Draufsichten von Zwischenstufen bei der Herstellung eines großen Chips durch Stitching gemäß einigen Ausführungsformen. Die Schritte, die in den 1 bis 19 gezeigt sind, sind auch in dem Prozessablauf schematisch dargestellt, der in 22 gezeigt ist. Bei der nachfolgenden Erörterung werden die Prozessschritte, die in den 1 bis 19 gezeigt sind, anhand der Prozessschritte von 22 erörtert.
  • 1 zeigt eine Schnittansicht eines Wafers 2. Bei einigen Ausführungsformen der vorliegenden Erfindung ist der Wafer 2 ein Bauelement-Wafer, der integrierte Schaltkreiselemente 22 aufweist, die auf der Oberseite eines Halbleitersubstrats 20 hergestellt werden. Beispielhafte integrierte Schaltkreiselemente 22 umfassen CMOS-Transistoren (CMOS: complementary metal-oxide semiconductor; komplementärer Metall-Oxid-Halbleiter), Widerstände, Kondensatoren, Dioden und/oder dergleichen. Einzelheiten der integrierten Schaltkreiselemente 22 sind hier nicht dargestellt. Bei einigen alternativen Ausführungsformen der vorliegenden Erfindung ist der Wafer 2 ein Interposer-Wafer, der keine aktiven Bauelemente, wie etwa Transistoren und Dioden, aufweist, und er kann passive Bauelemente aufweisen oder auch nicht. Der Interposer-Wafer weist eine Vielzahl von Interposern auf, die leitende Strukturen (wie etwa Metall-Kontaktstellen) auf gegenüberliegenden Seiten der Interposer umfassen. In den Interposern werden Leiterbahnen und Durchkontaktierungen hergestellt, um die leitenden Strukturen auf gegenüberliegenden Seiten der Interposer elektrisch miteinander zu verbinden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist der beispielhafte Wafer 2 ein Substrat 20 auf. Das Substrat 20 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein. Wenn es sich um ein Halbleitersubstrat handelt, kann das Substrat 20 aus kristallinem Silicium, kristallinem Germanium, Siliciumgermanium und/oder einem III-V-Verbindungshalbleiter hergestellt werden, wie etwa GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder dergleichen. Das Halbleitersubstrat 20 kann ein massives Siliciumsubstrat oder ein SOI-Substrat (SOI: Silicium auf Isolator) sein. In dem Halbleitersubstrat 20 können STI-Bereiche (STI: shallow trench isolation; flache Grabenisolation) (nicht dargestellt) hergestellt werden, um die aktiven Bereiche in dem Halbleitersubstrat 20 zu trennen. Wenn es sich um ein dielektrisches Substrat handelt, kann das Substrat 20 aus Siliciumoxid, Siliciumcarbid, Siliciumnitrid oder dergleichen hergestellt werden. Durchkontaktierungen 21 können so hergestellt werden, dass sie in das Halbleitersubstrat 20 hinein reichen, wobei die Durchkontaktierungen 21 dazu verwendet werden, die Strukturen auf gegenüberliegenden Seiten des Wafers 2 elektrisch miteinander zu verbinden. Die Durchkontaktierungen 21 können mittels einer Isolierschicht 23 gegen das Substrat 20 isoliert werden.
  • Der Wafer 2 weist einen Bereich 100 und einen Bereich 200 auf, die alternativ als ein erster Retikelfeldbereich bzw. ein zweiter Retikelfeldbereich bezeichnet werden. Die Bereiche 100 und 200 haben einen überlappenden Bereich 300, der auch als eine Stitching-Zone bezeichnet wird, da Metallstrukturen, die von dem Bereich 100 bis zu dem Bereich 200 reichen, in dem Bereich 300 zusammengeheftet werden. Die Stitching-Zone 300 ist ein Streifen, der eine gleichbleibende Breite hat. Darüber hinaus können die Bereiche 100 und 200 im Wesentlichen die gleiche Größe haben, aber ihre Größen können auch voneinander verschieden sein. Der Wafer 2 kann eine Vielzahl von Paaren von Bereichen haben, die mit dem Paar aus den Bereichen 100 und 200 identisch sind, wobei die Vielzahl von Paaren von Bereichen ein Array bilden kann. Jedes Paar aus den Bereichen 100 und 200 dient zum Herstellen eines großen Chips, wie in 19 gezeigt ist.
  • Ein Zwischenschicht-Dielektrikum (ILD) 24 wird über dem Halbleitersubstrat 20 hergestellt und füllt (gegebenenfalls) den Zwischenraum zwischen den Gate-Stapeln von Transistoren (nicht dargestellt) in den integrierten Schaltkreiselementen 22. Bei einigen beispielhaften Ausführungsformen besteht das ILD 24 aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertem Phosphorsilicatglas (BPSG), mit Fluor dotiertem Slicatglas (FSG), Tetraethylorthosilicat (TEOS) oder dergleichen. Das ILD 24 kann mittels Schleuderbeschichtung, fließfähiger chemischer Aufdampfung (flowable chemical vapor depositon; FCVD) oder dergleichen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 24 unter Verwendung eines Abscheidungsverfahrens hergestellt, wie etwa Plasma-unterstützte chemische Aufdampfung (plasma-enhanced chemical vapor deposition; PECVD), Tiefdruck-CVD (low-pressure chemical vapor deposition; LPCVD) oder dergleichen. Die Durchkontaktierungen 21 können bei einigen Ausführungsformen ebenfalls in das ILD 24 hinein reichen.
  • Über und in Kontakt mit dem ILD 24 und den integrierten Schaltkreiselementen 22 kann gegebenenfalls eine Ätzstoppschicht (nicht dargestellt) hergestellt werden. Die Ätzstoppschicht kann aus Siliciumcarbid, Siliciumnitrid, Siliciumoxidnitrid, Siliciumcarbidnitrid oder dergleichen hergestellt werden. Die Ätzstoppschicht wird aus einem Material hergestellt, das eine hohe Ätzselektivität in Bezug auf die darüber liegende dielektrische Schicht 30 hat, und daher kann die Ätzstoppschicht zum Stoppen des Ätzens der dielektrischen Schicht 30 verwendet werden.
  • Bei einigen Ausführungsformen, bei denen der Wafer 2 ein Interposer-Wafer ist, werden keine integrierten Schaltkreiselemente 22 und kein ILD 24 hergestellt.
  • In 1 ist weiterhin die dielektrische Schicht 30 dargestellt, die nachstehend alternativ als IMD-Schicht (IMD: inter-metal dielectric; Zwischenmetall-Dielektrikum) 30 bezeichnet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die IMD-Schicht 30 aus einem dielektrischen Low-k-Material hergestellt, das eine Dielektrizitätskonstante (k-Wert) hat, die kleiner als etwa 3,0, kleiner als etwa 2,5 oder noch kleiner ist. Die IMD-Schicht 30 kann aus Black Diamond (ein eingetragenes Warenzeichen von Applied Materials), einem Kohlenstoff-haltigen dielektrischen Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der IMD-Schicht 30 das Abscheiden eines Porogen-haltigen dielektrischen Materials und das anschließende Durchführen eines Härtungsprozesses, um das Porogen auszutreiben, sodass die verbleibende IMD-Schicht 30 porös wird.
  • Bei alternativen Ausführungsformen wird die IMD-Schicht 30 aus einem dielektrischen Nicht-Low-k-Material hergestellt, wie etwa Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Siliciumoxidnitrid oder dergleichen.
  • Die 2A bis 4 zeigen einen Single-Damascene-Prozess. In 2A wird ein Fotoresist 32 auf die IMD-Schicht 30 aufgebracht. Der entsprechende Schritt ist als Schritt 402 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Eine lithografische Maske 34 wird dann direkt über dem Bereich 100 platziert, der die Stitching-Zone 300 umfasst. Die lithografische Maske 34, die von der maximalen Größe des Retikelfelds begrenzt wird, ist nicht so groß, dass sie die Bereiche 100 und 200 (die die Stitching-Zone 300 umfassen) bedeckt. Vielmehr wird die lithografische Maske 34 dazu verwendet, die Teile des Fotoresists 32 in dem Bereich 100, jedoch nicht in dem Bereich 200, zu belichten. Dann wird eine Belichtung durchgeführt, um die Teile 32A des Fotoresists 32 zu belichten, während die Teile 32B nicht belichtet werden. Der entsprechende Schritt ist als Schritt 404 in dem Prozessablauf angegeben, der in 22 gezeigt ist.
  • 2B zeigt eine schematische Draufsicht des Fotoresists 32 nach der Belichtung, die in 2A gezeigt ist. Einige beispielhafte belichtete Bereiche 32A sind schematisch dargestellt, wobei die belichteten Bereiche in dem Bereich 100 liegen. Die belichteten Bereiche 32A umfassen weiterhin Teile 32A1 und einen Teil 32A2, wobei die Teile 32A1 nah an den Rändern des resultierenden Chips 4 (19) sind, und sie definieren die Strukturen zum Herstellen eines Dichtungsrings 84. Der Teil 32A2 stellt die Teile dar, die zum Herstellen von Metallleitungen in den nachfolgenden Schritten verwendet werden.
  • In 3A wird eine lithografische Maske 40 direkt über dem Bereich 200 (der die Stitching-Zone 300 umfasst) platziert. Die lithografische Maske 40, die von der maximalen Größe des Retikelfelds begrenzt wird, ist nicht so groß, dass sie die Bereiche 100 und 200 bedeckt, und sie wird dazu verwendet, die Teile des Fotoresists 32 in dem Bereich 200, jedoch nicht in dem Bereich 100, zu belichten. Dann wird eine Belichtung durchgeführt, um die Teile 32C des Fotoresists 32 zu belichten, während die Teile 32B nicht belichtet werden. Der entsprechende Schritt ist als Schritt 406 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Einige der belichteten Teile 32C überlappen Teile der belichteten Teile 32A, die in dem in 2A gezeigten Schritt belichtet worden sind. Die Überlappungsteile der Teile 32A und 32C werden nachstehend als doppelt belichtete Teile 32D bezeichnet. Die doppelt belichteten Teile 32D befinden sich in der Stitching-Zone 300.
  • 3B zeigt eine schematische Draufsicht des Fotoresists 32 nach der Belichtung, die in 3A gezeigt ist. Einige beispielhafte belichtete Bereiche 32C sind schematisch dargestellt, wobei die belichteten Bereiche in dem Bereich 200 und der Stitching-Zone 300 liegen. Die belichteten Bereiche 32C umfassen weiterhin Teile 32C1 und 32C2, wobei der Teil 32C1 nah an den Rändern des resultierenden Chips 4 (19) ist, und sie definieren die Strukturen zum Herstellen des Dichtungsrings 84. Der Teil 32C2 stellt die Teile dar, die zum Herstellen von Metallleitungen in den nachfolgenden Schritten verwendet werden. Die doppelt belichteten Teile 32D umfassen auch Teile 32D1 und 32D2. Durch die beiden Belichtungen, für die verschiedene lithografische Masken verwendet werden, können die Strukturen 32A, 32B und 32C zusammen über den Bereich eines einzelnen Retikelfelds hinaus reichen. Das Verbinden der Strukturen in den Bereichen 100 und 200 wird als Stitching bezeichnet.
  • Die doppelt belichteten Teile 32D sind zweifach belichtet. Daher sind die Breiten W1 der doppelt belichteten Teile 32D größer als die Breiten W2 der Teile 32A und 32C. Zum Beispiel stellen Strichlinien 42 die doppelt belichteten Teile 32D schematisch dar, die breiter als die Teile sind, die nur einmal belichtet worden sind. Darüber hinaus sind, wenn eine oder beide lithografischen Masken 34 (2A) und 40 (3A) nicht exakt ausgerichtet sind, die Teile 32A2 und 32C2 nicht zu einer Geraden ausgerichtet und sind verschoben aber zueinander parallel, auch wenn die Teile 32A2 und 32C2 in den lithografischen Masken als ein durchgehender geradliniger Streifen mit einer gleichbleibenden Breite definiert sind. Ebenso können die Teile 32A1 und 32C1 nicht zu einer Geraden ausgerichtet sein.
  • Dann wird das Fotoresist entwickelt, und die belichteten Teile 32A und 32C (die die doppelt belichteten Bereiche 32D umfassen) werden entfernt, und die unbelichteten Teile 32B bleiben bestehen. Der entsprechende Schritt ist als Schritt 408 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die resultierende Struktur ist in 4 gezeigt. Das Fotoresist 32 wird dann als eine Ätzmaske zum Ätzen der darunter liegenden IMD-Schicht 30 verwendet, wodurch Gräben 44 in der IMD-Schicht 30 entstehen. Der entsprechende Schritt ist als Schritt 410 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Wenn sich über der II,D-Schicht 24 eine Ätzstoppschicht befindet, wird diese ebenfalls durchgeätzt. Die Durchkontaktierungen 21 werden bei einigen Ausführungsformen zu den Gräben 44 hin freigelegt. Dann wird das Fotoresist 32 entfernt.
  • In 5 werden leitende Leitungen 46 in der IMD-Schicht 30 hergestellt. Der entsprechende Schritt ist als Schritt 412 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen haben die Metallleitungen 46 Diffusionssperrschichten 48 und ein kupferhaltiges Material 50 über den Diffusionssperrschichten 48. Die Diffusionssperrschichten 48 können Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen umfassen. Die Diffusionssperrschichten 48 haben die Funktion, eine Diffusion von Kupfer in dem kupferhaltigen Material 50 in die IMD-Schicht 30 zu vermeiden. Die leitenden Leitungen 46 werden nachstehend als Metallleitungen 46 bezeichnet. Die Herstellung der Metallleitungen 46 kann die folgenden Schritte umfassen: Herstellen einer Schutz-Diffusionssperrschicht 48, Abscheiden des kupferhaltigen Materials 50 (zum Beispiel durch Schichtabscheidung) und anschließend Durchführen einer Planarisierung, wie etwa chemisch-mechanisches Polieren (CMP), um überschüssige Teile der Sperrschicht 48 und des kupferhaltigen Materials 50 zu entfernen.
  • 6 zeigt die Herstellung einer Ätzstoppschicht (etch stop layer; ESL) 52 über der IMD-Schicht 30 und den Metallleitungen 46 und die Herstellung einer dielektrischen Low-k-Schicht 54 über der Ätzstoppschicht 52. Die Ätzstoppschicht 52 kann aus einem Nitrid, einem Material auf Silicium-Kohlenstoff-Basis, einem Kohlenstoff-dotierten Oxid und/oder einer Kombination davon hergestellt werden. Die Herstellungsverfahren umfassen Plasma-unterstützte chemische Aufdampfung (PECVD) oder andere Verfahren, wie etwa chemische Aufdampfung mit einem Plasma hoher Dichte (high-density plasma CVD; HDPCVD), Atomlagenabscheidung (atomic layer depositon; ALD) und dergleichen. Bei einigen Ausführungsformen ist die dielektrische Schicht 52 eine Diffusionssperrschicht, die dazu dient, ein Eindiffundieren von unerwünschten Elementen, wie etwa Kupfer, in die nachfolgend hergestellte dielektrische Low-k-Schicht zu vermeiden. Die dielektrische Schicht 52 kann sowohl als eine Ätzstoppschicht als auch als eine Diffusionssperrschicht fungieren.
  • 6 zeigt außerdem die Herstellung der dielektrischen Schicht 54, die eine dielektrische Low-k-Schicht oder eine dielektrische Nicht-Low-k-Schicht sein kann. Die dielektrische Low-k-Schicht 54 kann einen k-Wert haben, der kleiner als etwa 3,5 oder kleiner als etwa 2,5 ist. Die Materialien, die in der dielektrischen Low-k-Schicht 54 enthalten sind, können ein kohlenstoffhaltiges Material, ein Organosilicatglas, ein Porogen-haltiges Material und/oder Kombinationen davon umfassen. Die dielektrische Low-k-Schicht 54 kann mittels PECVD abgeschieden werden, aber es können auch andere allgemein übliche Abscheidungsverfahren verwendet werden, wie etwa LPCVD, ALD und Aufschleudern.
  • Die 7 bis 13 zeigen die Herstellung von Metallleitungen und Durchkontaktierungen mittels eines Dual-Damascene-Prozesses, wobei die entsprechenden Prozessschritte auch als Schritte 402 bis 412 in dem Prozessablauf angegeben sind, der in 22 gezeigt ist. Die 7 bis 11 zeigen die Herstellung von Durchkontaktierungsöffnungen und Gräben gemäß einigen beispielhaften Ausführungsformen. Es ist wohlverstanden, dass der Via-First-Approach als ein Beispiel verwendet wird, um zu zeigen, wie die Durchkontaktierungsöffnungen und Gräben hergestellt werden, aber es können auch andere Methoden verwendet werden, wie etwa Via-Last-Approach, Metallhartmasken-Methode usw., und auch das Stitching-Konzept der vorliegenden Erfindung kann für andere Methoden verwendet werden.
  • Zunächst werden in 7 Durchkontaktierungsöffnungen 56 hergestellt. Die Herstellung kann unter Verwendung des Doppelbelichtungsverfahrens realisiert werden, das in den 2A bis 4 beschrieben worden ist, wobei die Einzelheiten hier nicht wiederholt werden. Es ist wohlverstanden, dass die Durchkontaktierungsöffnungen 56 die Durchkontaktierungsöffnungen umfassen können, die zum Herstellen von Durchkontaktierungen, die der elektrischen Verbindung dienen, und zum Herstellen der Öffnungen verwendet werden, die zum Herstellen des Dichtungsrings dienen. Die Öffnungen für die elektrische Verbindung werden in anderen Teilen der Bereiche 100 und 200 als der Stitching-Zone 300 hergestellt. Andererseits reichen die Durchkontaktierungsöffnungen zum Herstellen des Dichtungsrings in die Stitching-Zone 300 (und in andere Teile der Bereiche 100 und 200) hinein, um zu gewährleisten, dass der resultierende Dichtungsring in alle dielektrischen Low-k-Schichten hinein reicht und einen nahtlosen Metallring bildet.
  • Dann wird in 8A ein Fotoresist 60 auf die IMD-Schicht 54 aufgebracht. Eine lithografische Maske 62 wird dann direkt über dem Bereich 100 platziert (der die Stitching-Zone 300 umfasst). Die lithografische Maske 62 wird dazu verwendet, die Teile des Fotoresists 60 in den Bereichen 100 und 300, jedoch nicht in dem Bereich 200 zu belichten. Dann wird eine Belichtung durchgeführt, um Teile 60A des Fotoresists 60 zu belichten, während Teile 60B nicht belichtet werden.
  • 8B zeigt eine schematische Draufsicht des Fotoresists 60 nach der Belichtung in 8A. Die belichteten Bereiche 60A umfassen weiterhin Teile 60A1 und 60A2, wobei die Teile 60A1 die Strukturen zum Herstellen des Dichtungsrings 84 in 19 definieren. Der Teil 60A2 stellt die Teile dar, die zum Herstellen von Metallleitungen in den nachfolgenden Schritten verwendet werden.
  • In 9A wird eine lithografische Maske 64 direkt über dem Bereich 200 platziert (der die Stitching-Zone 300 umfasst). Die lithografische Maske 64 wird dazu verwendet, die Teile des Fotoresists 60 in dem Bereich 200 (einschließlich 300), jedoch nicht in dem Bereich 100 zu belichten. Dann wird eine Belichtung durchgeführt, um Teile 60C des Fotoresists 60 zu belichten, während Teile 60B nicht belichtet werden. Einige der belichteten Teile 60C überlappen Teile der belichteten Teile 60A, die in dem in 8A gezeigten Schritt belichtet worden sind. Die überlappten Bereiche der Teile 60A und 60C werden nachstehend als doppelt belichtete Teile 60D bezeichnet. Die doppelt belichteten Teile 60D befinden sich in der Stitching-Zone 300.
  • 9B zeigt eine schematische Draufsicht des Fotoresists 60 nach der Belichtung in 9A. Die belichteten Bereiche 60C umfassen weiterhin Teile 60C1 und 60C2, wobei die Teile 60C 1 die Strukturen zum Herstellen des Dichtungsrings 84 in 19 definieren. Der Teil 60C2 stellt die Teile dar, die zum Herstellen von Metallleitungen in den nachfolgenden Schritten verwendet werden. Die doppelt belichteten Teile 60D umfassen auch Teile 60D1, die zum Definieren der Strukturen zum Herstellen des Dichtungsrings verwendet werden.
  • Auch hier werden die doppelt belichteten Teile 60D zweifach belichtet. Daher können die Breiten W3 der doppelt belichteten Teile 60D größer als die Breiten W4 der Teile 60A und 60C sein. Zum Beispiel stellen Strichlinien 66 die doppelt belichteten Teile 60D schematisch dar, die breiter als die Teile sein können, die nur einmal belichtet worden sind. Auch in diesem Fall können, wenn eine oder beide lithografischen Masken 62 (8A) und 64 (9A) nicht exakt ausgerichtet sind, die Teile 60A2 und 60C2 nicht zu einer Geraden ausgerichtet sein und sie können verschoben oder geneigt sein, auch wenn die Teile 60A2 und 60C2 in den lithografischen Masken als ein durchgehender geradliniger Streifen mit einer gleichbleibenden Breite definiert sind. Ebenso können die angrenzenden Teile 60A1 und 60C1 nicht zu einer Geraden ausgerichtet sein, und sie können verschoben oder geneigt sein.
  • Dann wird das Fotoresist entwickelt, und die belichteten Teile 60A und 60C, die die doppelt belichteten Bereiche 60D umfassen, werden entfernt, und die unbelichteten Teile 60B bleiben bestehen. Die resultierende Struktur ist in 10 gezeigt. In einem nachfolgenden Schritt, der in 11 gezeigt ist, wird das Fotoresist 60 als eine Ätzmaske zum Ätzen der darunter liegenden IMD-Schicht 54 verwendet, wodurch Gräben 68 in der IMD-Schicht 54 entstehen. Dann wird das Fotoresist 60 entfernt, wie in 12 gezeigt ist.
  • In 13 werden leitende Leitungen 70 und Durchkontaktierungen 72 in der IMD-Schicht 54 hergestellt. Bei einigen Ausführungsformen umfassen die Metallleitungen 70 und die Durchkontaktierungen 72 Diffusionssperrschichten 74 und ein kupferhaltiges Material 76 über den Diffusionssperrschichten 74. Die Diffusionssperrschichten 74 können Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen umfassen. Die leitenden Leitungen 70 werden nachstehend als Metallleitungen 70 bezeichnet. Die Herstellung der Metallleitungen 70 und der Durchkontaktierungen 72 kann die folgenden Schritte umfassen: Herstellen einer Schutz-Diffusionssperrschicht 74, Ausbilden des kupferhaltigen Materials 76 (zum Beispiel durch Schichtabscheidung) und anschließend Durchführen einer Planarisierung, wie etwa CMP, um überschüssige Teile der Sperrschicht 74 und des kupferhaltigen Materials 76 zu entfernen.
  • 14 zeigt die Herstellung von weiteren IMD-Schichten, Metallleitungen und Durchkontaktierungen über der IMD-Schicht 54. Zum Beispiel sind eine obere Metallschicht und die entsprechenden darunter liegenden Durchkontaktierungen gezeigt. Die obere Metallschicht umfasst Metallleitungen 78 und Durchkontaktierungen 80, die in einer IMD-Schicht 82 hergestellt werden. Die Herstellungsverfahren und Materialien für die Metallleitungen 78, die Durchkontaktierungen 80 und die IMD-Schicht 80 sind denen für die Herstellung der Metallleitungen 70, der Durchkontaktierungen 72 bzw. der IMD-Schicht 54 ähnlich und werden hier nicht wiederholt. Zwischen der IMD-Schicht 54 und der IMD-Schicht 82 kann sich eine Vielzahl von Metallschichten befinden.
  • Der Dichtungsring 84 besteht aus den Metallleitungen und den Durchkontaktierungen, die durch alle dielektrischen Schichten, die die IMD-Schichten 30 und 82 umfassen, und alle Schichten dazwischen verlaufen. Somit bildet der Dichtungsring 84 einen Vollmetallring. Anders ausgedrückt, umfasst der Dichtungsring 84 einen Teil in jeder der Metallleitungs-Ebenen und der Durchkontaktierungs-Ebenen, wobei jeder Teil einen Vollring bildet. Somit erstreckt sich der Dichtungsring 84 durch alle dielektrischen Low-k-Schichten, und er kann verhindern, dass Feuchte in die Teile der dielektrischen Low-k-Schichten eindringt, die von dem Dichtungsring 84 umgeben sind.
  • Wie in 15 gezeigt ist, wird eine Passivierungsschicht 86 über einer Verbindungsstruktur 16 hergestellt. Der entsprechende Schritt ist als Schritt 414 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die Passivierungsschicht 86 hat einen k-Wert, der größer als 3,8 ist, und wird unter Verwendung eines dielektrischen Nicht-Low-k-Materials hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Passivierungsschicht 86 eine zusammengesetzte Schicht, die eine Siliciumoxidschicht (nicht dargestellt) und eine Siliciumnitridschicht (nicht dargestellt) über der Siliciumoxidschicht umfasst. Die Passivierungsschicht 86 kann auch aus anderen nichtporösen dielektrischen Materialien hergestellt werden, wie etwa undotiertem Silicatglas (USG), Siliciumoxidnitrid und/oder dergleichen.
  • Die Passivierungsschicht 86 wird strukturiert, und Metall-Kontaktstellen 88 werden so hergestellt, dass sie die Passivierungsschicht 86 queren, um eine Verbindung mit den Metallleitungen 78 herzustellen. Der entsprechende Schritt ist ebenfalls als Schritt 414 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die Metall-Kontaktstellen 88 können Aluminium-Kontaktstellen oder Aluminium-Kupfer-Kontaktstellen sein und werden daher nachstehend alternativ als Aluminium-Kontaktstellen 88 bezeichnet, aber es können auch andere metallische Materialien verwendet werden. Die Metall-Kontaktstellen 88 können zum Beispiel einen Aluminiumgehalt in dem Bereich von etwa 99,5 Atom-% bis etwa 99,9 Atom-% und einen Kupfergehalt in dem Bereich von etwa 0,1 Atom-% bis etwa 0,5 Atom-% haben.
  • 16 zeigt die Herstellung einer Passivierungsschicht 90 und leitender Säulen 92. Der entsprechende Schritt ist als Schritt 416 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die Passivierungsschicht 90 kann aus ähnlichen Materialien wie die Passivierungsschicht 86 hergestellt werden. Einige Teile der Passivierungsschicht 90 bedecken die Randteile der Metall-Kontaktstellen 88, und die mittleren Teile der Metall-Kontaktstellen 88 werden durch die Öffnungen in der Passivierungsschicht 86 freigelegt. Die leitenden Säulen 92 werden so hergestellt, dass sie in die Öffnungen in der Passivierungsschicht 86 hinein reichen, und sie werden mit den Metall-Kontaktstellen 88 elektrisch verbunden.
  • Die 17 bis 19 zeigen den rückseitigen Prozess, der auf der Rückseite des Wafers 2 durchgeführt wird. In 17 wird ein rückseitiges Schleifen an dem Wafer 2 durchgeführt, um die Durchkontaktierungen 21 freizulegen, wobei die Teile des Substrats 20 unter den Unterseiten der Durchkontaktierungen 21 durch das Schleifen entfernt werden. Dann werden, wie in 18 gezeigt ist, Umverteilungsleitungen (redistribution lines, RDLs) 94 hergestellt, wobei die RDLs 94 aus Kupfer, Aluminium, Nickel oder dergleichen hergestellt werden können. Die RDLs 94 werden mit den Durchkontaktierungen 21 und den darüber liegenden Metallleitungen 46 elektrisch verbunden. Für die Herstellung der RDLs 94 kann auch die Stitching-Technologie verwendet werden, die in den 2A bis 4 dargestellt ist. Der entsprechende Schritt ist als Schritt 418 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen umfasst die Herstellung der RDLs 94 das Herstellen einer Schutz-Seed-Schicht (wie etwa einer Titanschicht und einer Kupferschicht auf der Titanschicht), das Herstellen eines strukturierten Fotoresists (nicht dargestellt) und das Abscheiden der RDLs 94 in den Öffnungen in dem strukturierten Fotoresist. Das Fotoresist kann durch Doppelbelichtung belichtet werden, sodass sich die RDLs 94 von dem Bereich 100 bis in den Bereich 200 erstrecken können.
  • 19 zeigt die Herstellung von elektrischen Verbindern 98, die Lötbereiche, Metall-Kontaktstellen, Metallsäulen oder dergleichen sein können. Der entsprechende Schritt ist als Schritt 420 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen wird ein CoWoS-Prozess (CoWoS: chip on wafer on substrate; Chip auf Wafer auf Substrat) durchgeführt. In einem beispielhaften CoWoS-Prozess werden mehrere identische Bauelement-Chips (nicht dargestellt) auf die Metallsäulen 92 in dem Wafer 2 gebondet, wobei jeder der Bauelement-Chips auf einen der Chips 4 gebondet wird. Der Wafer 2 wird dann in eine Vielzahl von Chips 4 zersägt, wobei das Sägen an Ritzgräben 6 durchgeführt wird, wobei auf jeden der Chips 4 ein Bauelement-Chip (nicht dargestellt) gebondet ist. Der entsprechende Schritt ist als Schritt 422 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die resultierenden vereinzelten Chips 4 können dann auf Gehäusesubstrate (nicht dargestellt) gebondet werden, um CoWoS-Gehäuse herzustellen.
  • Die 20 und 21 zeigen schematisch die Draufsichten einiger Strukturen in dem Chip 4 gemäß einigen beispielhaften Ausführungsformen. Der Dichtungsring 84 bildet einen Vollring nahe den Rändern des resultierenden Chips 4. Der Chip 4 hat eine Fläche, die größer als die Fläche eines beispielhaften Retikelfelds ist und bei einigen beispielhaften Ausführungsformen 26 mm x 33 mm betragen kann. Daher kann der resultierende Chip 4 eine Fläche von bis zu 52 mm x 33 mm haben, wenn ein Retikelfeld von 26 mm x 33 mm verwendet wird. Der Dichtungsring 84 hat Teile in der Stitching-Zone 300 und weitere Teile in den übrigen Bereichen 100 und 200, die nicht die Stitching-Zone 300 überlappen. Die Metallleitungen 46, 70 und 78 reichen ebenfalls in den Bereich 300 hinein und weiter in die Bereiche 100 und 200. Daher werden die Metallleitungen 46, 70 und 78 und die RDLs 94 (18) verwendet, um die Metallstrukturen miteinander zu verbinden, die mittels verschiedener lithografischer Masken hergestellt werden.
  • 20 zeigt die Verbreiterung der Metallstrukturen in der Stitching-Zone 300. Bei einigen Ausführungsformen ist die Breite W2' der Teile der Metallleitungen (wie etwa der Metallleitung 78) in der Stitching-Zone 300 auf Grund der Doppelbelichtung größer als die Breiten W 1' der Teile derselben Metallleitungen in den Bereichen 100 und 200. Die Differenz (W2 - W1) kann größer als etwa 400 nm sein und kann bei einigen beispielhaften Ausführungsformen in dem Bereich von etwa 400 nm bis etwa 12.000 nm liegen. Auch der Dichtungsring 84 hat dieses Verhalten.
  • 21 zeigt die Fehljustierung der Strukturen, die unter Verwendung von zwei lithografischen Masken hergestellt werden. Zum Beispiel kann die Metallleitung 78 einen Teil 78A in dem Bereich 100, einen Teil 78B in dem Bereich 200, der die Stitching-Zone 300 nicht überlappt, und einen Teil 78C in der Stitching-Zone 300 haben. Die Teile 78A und 78B sind nicht zu der gleichen Geraden ausgerichtet. Außerdem ist der Teil 78C breiter als die Teile 78A und 78B. Der Dichtungsring 84 kann das gleiche Verhalten haben, wenn eine Fehljustierung auftritt.
  • 23 zeigt eine Schnittansicht einer CoWoS-Struktur gemäß einigen Ausführungsformen, die Chips 102 umfasst, die durch Flipflop-Bonden auf den Chip 4 gebondet sind. Die Chips 102 können Bauelement-Chips sein, die aktive Bauelemente (wie etwa Transistoren und/oder Dioden) umfassen. Der Chip 4 kann ein Interposer ohne aktive Bauelemente sein. Die Bauelement-Chips 102 umfassen Halbleitersubstrate 104 und Dichtungsringe 106. Bei einigen Ausführungsformen wird der Chip 4 unter Verwendung des Stitching-Verfahrens hergestellt, und er hat daher Stitching-Zonen 300, wie in 20 oder 21 gezeigt ist. Die Bauelement-Chips 102 werden nicht durch Stitching hergestellt. Daher können die vier Seiten der Dichtungsringe 106 jeweils die gleiche Breite haben, und es ist keine Stitching-Zone zu erkennen. Die Bauelement-Chips 102 können in ein Verkappungsmaterial 110 eingekapselt werden, das eine Formmasse oder eine Formunterfüllung sein kann. Der Interposer 4 wird dann auf einem Gehäusesubstrat 108 hergestellt, das ein Mehrschichtsubstrat oder ein zusammengesetztes Substrat sein kann. Zum Bonden werden Lötbereiche 112, 114 und 116 verwendet.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige Vorzüge. Durch Stitching werden die leitenden Strukturen, die von den beiden lithografischen Masken definiert werden, zusammengeheftet, und somit kann der resultierende Chip größer als die maximale Größe sein, die von dem Retikelfeld definiert wird.
  • Die Erfindung wird durch den Hauptanspruch und den nebengeordneten Patentanspruch definiert. Die abhängigen Patentansprüche geben weitere Ausführungsformen der Erfindung wieder.

Claims (12)

  1. Verfahren zur Bearbeitung eines Wafers, der einen ersten Bereich (100), einen zweiten Bereich (200) und eine Stitching-Zone (300), in der sich der erste Bereich (100) und der zweite Bereich (200) überlappen, aufweist, wobei die Stitching-Zone (300) ein Streifen mit gleichbleibender Breite ist und wobei der erste Bereich (100) und der zweite Bereich (200) in einer ersten Richtung relativ zueinander angeordnet sind, das Verfahren aufweisend die folgenden Schritte: Durchführen (404) einer ersten Belichtung an einem Fotoresist (32; 60) unter Verwendung einer ersten lithografischen Maske (34; 62), die über dem ersten Bereich (100) platziert wird, wobei die erste lithografische Maske (34; 62) einen ersten Teil des Fotoresists (32; 60) bedeckt und der erste Teil des Fotoresists (32; 60) einen ersten Streifenteil (32A; 60A) aufweist, der bei der ersten Belichtung belichtet wird und sich im Wesentlichen parallel zu der ersten Richtung bis zu einem Rand der Stitching-Zone (300) erstreckt, der innerhalb des zweiten Bereichs (200) liegt; Durchführen (406) einer zweiten Belichtung an dem Fotoresist (32; 60) unter Verwendung einer zweiten lithografischen Maske (40; 64), die über dem zweiten Bereich (200) platziert wird, wobei die zweite lithografische Maske (40; 64) einen zweiten Teil des Fotoresists (32; 60) bedeckt und der zweite Teil des Fotoresists (32; 60) einen zweiten Streifenteil (32C; 60C) aufweist, der bei der zweiten Belichtung belichtet wird und sich im Wesentlichen parallel zu der ersten Richtung bis zu einem Rand der Stitching-Zone (300) erstreckt, der innerhalb des ersten Bereichs liegt, wobei der erste Streifenteil (32A; 60A) und der zweite Streifenteil (32C; 60C) einen überlappenden Teil (32D, 60D) in der Stitching-Zone (300) haben, der doppelt belichtet wird, und wobei eine Gesamtbreite der überlappenden ersten und zweiten Streifenteile größer ist als die Breite des ersten Streifenteils und die Breite des zweiten Streifenteils; Entwickeln (408) des Fotoresists (32; 60), um den ersten Streifenteil (32A; 60A) und den zweiten Streifenteil (32C; 60C) zu entfernen; Ätzen (410) einer dielektrischen Schicht (30), die sich unter dem Fotoresist (32; 60) befindet, um einen Graben (44; 68) herzustellen, wobei sich der Graben (44, 68) durchgehend über die Stitching-Zone (300) von dem ersten Bereich (100) zu dem zweiten Bereich (200) erstreckt; und Füllen (412) des Grabens (44; 68) mit einer leitenden Struktur (46; 70), wobei sich die leitende Struktur (46, 70) durchgehend über die Stitching-Zone (300) von dem ersten Bereich (100) zu dem zweiten Bereich (200) erstreckt.
  2. Verfahren nach Anspruch 1, wobei beim Belichten des ersten Teils des Fotoresists (32; 60) ein Teil des zweiten Teils des Fotoresists (32; 60) nicht belichtet wird und beim Belichten des zweiten Teils des Fotoresists (32; 60) ein Teil des ersten Teils des Fotoresists (32; 60) nicht belichtet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die leitende Struktur (46; 70) eine Metallleitung umfasst, die für eine elektrische Verbindung verwendet wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die leitende Struktur (46; 70) einen Vollmetallring umfasst und der Vollmetallring ein Teil eines Dichtungsrings ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht (30) ein dielektrisches Low-k-Material umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Füllen des Grabens (44; 68) mit der leitenden Struktur (46; 70) ein Teil eines Dual-Damascene-Prozesses ist.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Füllen des Grabens (44; 68) mit der leitenden Struktur (46; 70) ein Teil eines Single-Damascene-Prozesses ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der überlappende Teil (32D, 60D) eine Länge in der ersten Richtung aufweist, die größer als die Gesamtbreite der sich überlappenden ersten und zweiten Streifenteile ist.
  9. Verfahren mit den folgenden Schritten: Herstellen einer dielektrischen Schicht (30), die einen ersten Bereich (100), einen zweiten Bereich (200) und eine Stitching-Zone (300), in der sich der erste Bereich (100) und der zweite Bereich (200) überlappen, aufweist, wobei die Stitching-Zone (300) ein Streifen mit gleichbleibender Breite ist und wobei der erste Bereich (100) und der zweite Bereich (200) in einer ersten Richtung relativ zueinander angeordnet sind; Herstellen (402) eines Fotoresists (32; 60) über der dielektrischen Schicht (30), wobei das Fotoresist (32; 60) einen ersten Teil, einen zweiten Teil und einen dritten Teil aufweist, die den ersten Bereich (100), den zweiten Bereich (200) und die Stitching-Zone (300) der dielektrischen Schicht (30) überlappen; Durchführen (404) einer ersten Belichtung an dem ersten Teil und dem dritten Teil des Fotoresists (32; 60) mit einer ersten lithografischen Maske (34; 62), während der zweite Teil des Fotoresists (32; 60) nicht belichtet wird, wobei ein erster Streifenteil belichtet wird, der im Wesentlichen parallel zu der ersten Richtung verläuft und den dritten Teil des Fotoresists (32; 60) durchquert; Durchführen (406) einer zweiten Belichtung an dem zweiten Teil und dem dritten Teil des Fotoresists (32; 60) mit einer zweiten lithografischen Maske (40; 64), während der erste Teil des Fotoresists (32; 60) nicht belichtet wird, wobei ein zweiter Streifenteil belichtet wird, der im Wesentlichen parallel zu der ersten Richtung verläuft und den dritten Teil des Fotoresists (32; 60) durchquert, und wobei der erste Streifenteil und der zweite Streifenteil in dem dritten Teil des Fotoresists überlappen, sodass eine Gesamtbreite der überlappenden ersten und zweiten Streifenteile größer ist als die Breite des ersten Streifenteils und die Breite des zweiten Streifenteils; Entwickeln (408) des Fotoresists (32; 60), um ein strukturiertes Fotoresist (32; 60) herzustellen; Ätzen (410) der dielektrischen Schicht (30) unter Verwendung des strukturierten Fotoresists (32; 60) als eine Ätzmaske, wobei ein Graben (44; 68) so hergestellt wird, dass er durchgehend in den ersten Bereich (110), den zweiten Bereich (200) und die Stitching-Zone (300) der dielektrischen Schicht (30) hinein reicht; und Füllen (412) des Grabens (44; 68) mit einem leitenden Material (46: 70), um eine leitende Struktur herzustellen, wobei sich die leitende Struktur (46, 70) durchgehend über die Stitching-Zone (300) von dem ersten Bereich (100) zu dem zweiten Bereich (200) erstreckt.
  10. Verfahren nach Anspruch 9, wobei die leitende Struktur (46; 70) eine Metallleitung umfasst.
  11. Verfahren nach Anspruch 9 oder 10, wobei die leitende Struktur (46; 70) einen Metallleitungsring und einen Durchkontaktierungsring umfasst, der sich unter dem Metallleitungsring befindet und mit diesem verbunden ist.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei der erste und der zweite Streifenteil in dem dritten Teil des Fotoresists über eine Länge hinweg überlappen, die größer als die Gesamtbreite der sich überlappenden ersten und zweiten Streifenteile ist.
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