DE102019116993A1 - Opufferspeicherdesign für package-integration - Google Patents

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DE102019116993A1
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Jie Chen
Hsien-Wei Chen
Ming-Fa Chen
Chen-Hua Yu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

Ein Verfahren zum Bilden eines Package weist das Bonden eines Vorrichtungs-Die an einen Interposer-Wafer auf, wobei der Interposer-Wafer Metallbahnen und Durchkontaktierungen aufweist, das Bilden eines dielektrischen Bereichs, um das Vorrichtungs-Die zu umkreisen, und das Bilden einer Durchkontaktierung, um durch den dielektrischen Bereich einzudringen. Die Durchkontaktierung ist mit dem ersten Vorrichtungs-Die durch die Metallbahnen und die Durchkontaktierungen in dem Interposer-Wafer elektrisch verbunden. Das Verfahren weist ferner das Bilden einer Polymerschicht über dem dielektrischen Bereich und das Bilden eines elektrischen Steckverbinders auf. Der elektrische Steckverbinder ist elektrisch mit der Durchkontaktierung durch ein leitendes Element in der Polymerschicht gekoppelt. Der Interposer-Wafer wird gesägt, um das Package von anderen Packages zu trennen.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die vorläufig eingereichte U.S.-Patentanmeldung: Anmeldung Serien-Nr. 62/691 989, eingereicht am 29. Juni 2018, und mit dem Titel „Buffer Design for INFO Package System Integration“, die hiermit durch Verweis vollständig aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Im Laufe der Entwicklung von Halbleitertechnologien werden Halbleiterchips/-Dies in zunehmendem Ausmaß kleiner. Indes müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Die Halbleiter-Dies müssen daher eine zunehmend große Anzahl von E/A-Pads aufweisen, die in kleinere Bereiche gepackt werden, und die Dichte der E-/A-Pads nimmt mit der Zeit zu. Als ein Resultat wird das Packaging von Halbleiter-Dies schwieriger, was den Ertrag des Packagings negativ beeinflusst.
  • Herkömmliche Package-Technologien können in zwei Kategorien geteilt werden. In der ersten Kategorie werden Dies auf einem Wafer gehäust, bevor sie gesägt werden. Diese Packaging-Technologie weist einige vorteilhafte Merkmale auf, wie einen größeren Durchsatz und niedrigere Kosten. Ferner sind weniger Underfill oder Formmasse erforderlich. Diese Packaging-Technologie leidet jedoch auch an einigen Nachteilen. Da die Größen der Dies in zunehmendem Ausmaß kleiner werden und die jeweiligen Packages nur Packages vom Fan-In-Typ sein können, bei welchem die E/A-Pads jedes Die auf einen Bereich direkt über der Oberfläche des jeweiligen Die begrenzt sind. Angesichts der begrenzten Flächen der Dies ist die Anzahl der E/A-Pads aufgrund der Einschränkung des Rasterabstands der E/A-Pads begrenzt. Falls der Rasterabstand verringert werden soll, können Lotbrücken auftreten. Zusätzlich müssen die Lotkugeln gemäß dem Erfordernis der Lotkugeln mit fixer Größe eine bestimmte Größe aufweisen, was wiederum die Anzahl von Lotkugeln einschränkt, die auf die Oberfläche eines Dies gepackt werden können.
  • Bei der anderen Packaging-Kategorie werden Dies von Wafern gesägt, bevor sie gehäust werden. Ein vorteilhaftes Merkmal dieser Packaging-Technologie ist die Möglichkeit, Fan-out- Packages zu bilden, was bedeutet, dass die E/A-Pads auf einem Die zu einer größeren Fläche als das Die weiter verteilt werden können und folglich die Anzahl von E/A-Pads , die auf den Oberflächen der Dies gehäust werden, erhöht werden kann. Ein anderes vorteilhaftes Merkmal dieser Packaging-Technologie ist, dass „zweifelsfrei funktionierende Dies“ gehäust werden, und schadhafte Dies verworfen werden und folglich Kosten und Mühe nicht mit schadhaften Dies vergeudet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente eventuell nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Merkmale können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1 bis 12 veranschaulichen Querschnittansichten von Zwischenstufen bei dem Bilden eines System-on-Integrate-Chip-(SoIC)-Packages in Übereinstimmung mit einigen Ausführungsformen.
    • Die 13 bis 18 veranschaulichen Querschnittansichten von Zwischenstufen bei dem Bilden eines integrierten Fan-Out-(Integrated Fan-Out - InFO)-Packages in Übereinstimmung mit einigen Ausführungsformen.
    • 19 veranschaulicht eine Querschnittansicht eines Packages, das ein SoIC-Package aufweist, das an ein InFO-Package gebondet ist, in Übereinstimmung mit einigen Ausführungsformen.
    • Die 20 und 21 veranschaulichen Querschnittansichten von Packages, die SoIC-Packages, die mit InFO-Packages gebondet sind, aufweisen, in Übereinstimmung mit einigen Ausführungsformen.
    • 22 veranschaulicht einen Prozessablauf zum Bilden eines integrierten Packages, das ein SoIC-Package aufweist, das an ein InFO-Package gebondet ist, in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 80 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Ein integriertes Package, das ein System-on-Integrate-Chip-(SoIC)-Package aufweist, das an ein integriertes Fan-Out-Package gebondet ist, und das Verfahren zum Bilden dieses werden in Übereinstimmung mit diversen Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens der Packages sind in Übereinstimmung mit einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den diversen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen durchgehend zum Bezeichnen gleicher Elemente verwendet.
  • Die 1 bis 12 veranschaulichen Querschnittansichten von Zwischenstufen bei dem Bilden eines SoIC-Packages in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in den 1 bis 12 gezeigt sind, sind auch schematisch in dem Prozessablauf 200, der in 17 gezeigt ist, wiedergegeben.
  • 1 veranschaulicht die Querschnittansicht bei dem Bilden des Wafers 2. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist der Wafer 2 ein Interposer-Wafer, der keinerlei aktive Bauelemente, wie Transistoren und/oder Dioden, aufweist. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist der Interposer-Wafer 2 auch von passiven Bauelementen, wie Kondensatoren, Induktoren, Widerständen oder dergleichen frei. Der Interposer-Wafer 2 kann eine Vielzahl von Metallbahnen und Durchkontaktierungen aufweisen, wobei einige Einzelheiten eines Interposer-Die 4 schematisch veranschaulicht sind. Das Interposer-Die 4 kann unten alternativ Interposer oder Chip genannt werden. Die Interposer 4 werden zum Routen verwendet, wie in folgenden Absätzen besprochen wird.
  • Der Wafer 2 kann ein Substrat 20 und die Merkmale über der oberen Oberfläche des Substrats 20 aufweisen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, ist das Substrat 20 ein Halbleitersubstrat. Das Substrat 20 kann aus kristallinem Silizium, kristallinem Germanium, kristallinem Silizium-Germanium oder einem III-V-Verbindungshalbleiter, wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GalnAsP oder dergleichen gebildet sein. Das Halbleitersubstrat 20 kann ein Bulk-Siliziumsubstrat oder einen Silizium-auf-Isolator (Silicon-On-Insulator - SOI)-Substrat sein. In Übereinstimmung mit einigen Ausführungsformen, bei welchen das Substrat 20 ein Halbleitersubstrat ist, können Flachgrabenisolations-(Shallow Trench Isolation - STI)-Bereiche in dem Substrat 20 gebildet sein, um die Bereiche in dem Substrat 20 zu isolieren. In Übereinstimmung mit alternativen Ausführungsformen werden STI-Bereiche nicht in dem Wafer 2 gebildet, da der Wafer 2 keine aktiven Bauelemente aufweist, und daher keine STI-Bereiche benötigt, um aktive Bereiche voneinander zu trennen. Das Substrat 20 kann auch ein dielektrisches Substrat sein, das zum Beispiel aus Siliziumoxid gebildet werden kann. In Übereinstimmung mit einigen Ausführungsformen werden Durchkontaktierungen (nicht gezeigt) gebildet, um sich in das Halbleitersubstrat 20 zu erstrecken, wobei die Durchkontaktierungen verwendet werden, um die Merkmale auf entgegengesetzten Seiten des Substrats 20 miteinander zu verschalten. In Übereinstimmung mit alternativen Ausführungsformen werden keine Durchkontaktierungen, die sich in das Halbleitersubstrat 20 erstrecken, gebildet.
  • Die dielektrische Schicht 24 kann über dem Substrat 20 gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 24 ein Zwischenschicht-Dielektrikum (Interlayer Dielectric - ILD), das aus Siliziumoxid, Phosphorsilikatglas (Phosphosilicate Glass - PSG), Borsilikatglas (Boro Silicate Glass - BSG), Bor-dotiertem Phosphorglas (Boron-Doped Phospho Silicate Glass - BPSG), fluordotiertem Silikatglas (Fluorine-Doped Silicate Glass- FSG), Tetraethylorthosilikat (TEOS)-Oxid oder dergleichen gebildet ist. Die dielektrische Schicht 24 kann unter Verwenden von thermischer Oxidation, Spin-Coating, fließbarer chemischer Gasphasenabscheidung (Flowable Chemical Vapor Deposition - FCVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), chemischer Gasphasenabscheidung (Chemical Vapor Deposition - CVD), plasmaverstärkter chemischer Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition - PECVD, chemischer Niederdruck-Gasphasenabscheidung (Low-Pressure Chemical Vapor Deposition - LPCVD) oder dergleichen gebildet werden.
  • Über der dielektrischen Schicht 24 ruht eine Verschaltungsstruktur 26. Die Verschaltungsstruktur 26 weist Metallbahnen 28 und Durchkontaktierungen 30 auf, die in den dielektrischen Schichten 32 gebildet sind. Die dielektrischen Schichten 32 werden alternativ dielektrische Zwischenmetallschichten (Inter-Metal Dielectric Layers - IMDs) genannt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden dielektrische Schichten 32 aus dielektrischen Low-K-Materialien gebildet, die dielektrische Konstanten (κ-Werte) kleiner als 3,8 aufweisen. Die κ-Werte der dielektrischen Schichten 32 können niedriger als etwa 3,0 oder niedriger als etwa 2,5 sein. Die dielektrischen Schichten 32 können aus Black Diamond (ein eingetragenes Warenzeichen von Applied Materials), einem karbonhaltigen dielektrischen Low-x-Material, Hydrogen SilsesQuioxane (HSQ - Wasserstoff-Silsesquioxan), MethylSilsesQuioxane (MSQ) oder dergleichen gebildet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung werden einige oder alle der dielektrischen Schichten 32 aus dielektrischen Nicht-Low-K-Materialien gebildet, wie aus Siliziumoxid, Siliziumkarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxicarbonitrid (SiOCN) oder dergleichen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist das Bilden dielektrischer Schichten 32 das Abscheiden eines Porenbildner enthaltenden dielektrischen Materials und dann das Ausführen eines Aushärtprozesses, um den Porenbildner auszutreiben, auf, so dass die verbleibenden dielektrischen Schichten 32 porös sind. Ätzstoppschichten (nicht gezeigt), die aus Siliziumkarbid, Siliziumnitrid oder dergleichen gebildet sein können, werden zwischen IMD-Schichten 32 gebildet und sind zur Einfachheit nicht gezeigt.
  • Metallbahnen 28 und Durchkontaktierungen 30 werden in dielektrischen Schichten 32 gebildet. Die Metallbahnen 28 an dem gleichen Niveau werden unten gemeinsam eine Metallschicht genannt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist die Verschaltungsstruktur 26 eine Vielzahl von Metallschichten, die durch Durchkontaktierungen 30 verschaltet sind, auf. Die Metallbahnen 28 und Durchkontaktierungen 30 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Der Bildungsprozess kann Single-Damascene-Prozesse und Dual-Damascene-Prozesse aufweisen. Bei einem Single-Damascene-Prozess wird zuerst ein Graben in einer der dielektrischen Schichten 32 gebildet, gefolgt vom Füllen des Grabens mit einem leitenden Material. Ein Planarisierungsprozess, wie ein CMP-Prozess, wird dann ausgeführt, um überschüssige Abschnitte des leitenden Materials, die höher liegen als die obere Oberfläche der IMD-Schicht 38, zu entfernen, was eine Metallbahn in dem Graben hinterlässt. Bei einem Dual-Damascene-Prozess werden sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schicht 38 gebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit dem Graben in räumlicher Kommunikation steht. Das leitende Material wird dann in den Graben und die Durchkontaktierungsöffnung gefüllt, um jeweils eine Metallbahn und eine Durchkontaktierung zu bilden. Das leitende Material kann eine Diffusionssperrschicht, die den Graben und die Durchkontaktierung auskleidet, und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht aufweisen. Die Diffusionssperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • 1 veranschaulicht die dielektrische Oberflächenschicht 34 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die dielektrische Oberflächenschicht 34 ist aus einem dielektrischen Nicht-Low-κ-Material, wie aus Siliziumoxid, gebildet. Die dielektrische Oberflächenschicht 34 wird alternativ eine Passivierungsschicht genannt, da sie die Funktion des Isolierens der darunterliegenden dielektrischen Low-κ-Schichten (falls vorhanden) von der negativen Auswirkung schädlicher Chemikalien und Feuchtigkeit oder dergleichen besitzt. Die dielektrische Oberflächenschicht 34 kann auch eine Verbundstruktur aufweisen, die mehr als eine Schicht aufweist, die aus Siliziumoxid, Siliziumnitrid, undotiertem Silikatglas (Undoped Silicate Glass- USG) oder dergleichen gebildet sein kann. Die Interposer 4 können auch Metall-Pads aufweisen, die unter der dielektrischen Oberflächenschicht 34 liegen, und die Metall-Pads können Aluminium oder Aluminium-Kupfer-Pads, Post-Passivation Interconnect (PPI) aufweisen, die zur Einfachheit nicht gezeigt sind.
  • Bond-Pads 36A und 36B, die kollektiv und individuell auch Bond-Pads 36 genannt werden, werden in der dielektrischen Oberflächenschicht 34 gebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Bond-Pads 36A und 36B durch einen Single-Damascene-Prozess gebildet und können auch Sperrschichten und ein kupferhaltiges Material, das über den Sperrschichten gebildet ist, aufweisen. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung werden die Bond Pads 36A und 36B durch einen Dual-Damascene-Prozess gebildet. Einige Bond-Pads 36A können mit anderen Bond-Pads 36A und 36B durch Metallbahnen 28 und Durchkontaktierungen 30 elektrisch gekoppelt sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist jedes der Bond-Pads 36A und Bond-Pads 36B mit mindestens einem (oder mehreren) der anderen Bond-Pads 36A und 36B durch Metallbahnen 28 und Durchkontaktierungen elektrisch verbunden, und keines der Bond-Pads 36A und 36B ist elektrisch von allen anderen Bond-Pads 36A und 36B getrennt.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung befindet sich in dem Wafer 2 kein dielektrisches organisches Material, wie Polymer, Harz und Formmasse. Dielektrische organische Schichten weisen typischerweise hohe Wärmedehnungskoeffizienten (Coefficients of Thermal Expansion - CTEs), wie 10 ppm/°C oder höher auf. Das ist signifikant größer als der CTE von Siliziumsubstrat (wie dem Substrat 20), der bei etwa 3 ppm/°C liegt. Die dielektrischen organischen Schichten tendieren folglich nicht zum Verwerfen des Wafers 2. Wenn keine organischen Materialien in dem Wafer 2 enthalten sind, reduziert das vorteilhafterweise die CTE-Unstimmigkeit zwischen den Schichten in dem Wafer 2 und resultiert in der Reduzierung des Verwerfens des SoIC-Package 86 (12). Wenn keine organischen Materialien in dem Wafer 2 enthalten sind, ermöglicht das auch das Bilden von Fine-Pitch-Metallbahnen (wie 66 in 12) und hochdichter Bond-Pads und resultiert in der Verbesserung der Routingfähigkeit. Die dielektrische obere Oberflächenschicht 34 und die Bond-Pads 36 werden derart planarisiert, dass ihre oberen Oberflächen koplanar sind, was aufgrund von CMP bei dem Bilden von Bond-Pads 36 resultieren kann.
  • Nächstfolgend werden die Bauelement-Dies 42A und 42B an den Wafer 2, wie in 2 gezeigt, gebondet. Der jeweilige Prozess ist als Prozess 202 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die Bauelement-Dies 42A und 42B Speicher-Dies, wie dynamische Direktzugriffsspeicher-(Dynamic Random Access Memory - DRAM)-Dies oder statische Direktzugriffsspeicher-(Static Random Access Memory - SRAM)-Dies. Jedes der Bauelement-Dies 42A und 42B kann auch ein Zentraleinheit-(Central Processing Unit - CPU)-Die, ein Mikrosteuereinheit-(Micro Control Unit - MCU)-Die, ein Eingangs-Ausgangs-(EA)-Die, ein Basisband-(Base Band - BB)-Die oder ein Anwendungsprozessor-(Application Processor - AP)-Die sein. Die Bauelemente 42A und 42B können vom selben Typ oder von unterschiedlichen Typen von Dies, die aus den oben aufgelisteten Typen ausgewählt sind, sein. Des Weiteren können die Bauelement-Dies 42A und 42B unter Bilden unterschiedlicher Technologien, wie 45-nm-Technologie, 28-nm-Technologie, 20-nm-Technologie oder dergleichen gebildet werden. Die Dies 4, das Bauelement-Die 42A und das Bauelement-Die 42B funktionieren einen in Kombination als ein Package, das ein Speicher-Package oder ein Logik-Package sein kann.
  • Die Bauelement-Dies 42A und 42B weisen jeweils Substrate 44A und 44B auf, die Halbleitersubstrate, wie Siliziumsubstrate, sein können. In Übereinstimmung mit einigen Ausführungsformen werden die Substrate 44A und 44B auch Halbleitersubstrate 44A und 44B genannt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Bauelement-Dies 42A und 42B frei von durchgehenden Silizium-Durchkontaktierungen (TSVs) gebildet. Die Bauelement-Dies 42A und 42B können jeweils auch Verschaltungsstrukturen 48A und 48B aufweisen, um mit den aktiven Bauelementen und passiven Bauelementen in den Bauelement-Dies 42A und 42B zu verbinden. Die Verschaltungsstrukturen 48A und 48B weisen Metallbahnen und Durchkontaktierungen auf, die schematisch veranschaulicht sind. Die Substrate 44A und 44B sind von Durchkontaktierungen frei. Folglich erfolgen alle externen elektrischen Verbindungen der Bauelement-Dies 42A und 42B durch Bond-Pads 50A und 50B.
  • Das Bauelement-Die 42A weist Bond-Pads 50A und eine dielektrische Schicht 52A an der veranschaulichten Bodenoberfläche auf. Die Bodenoberflächen der Bond-Pads 50A sind mit der veranschaulichten Bodenoberfläche der dielektrischen Schicht 52A koplanar. Das Bauelement-Die 42B weist Bond-Pads 50B und eine dielektrische Schicht 52B an der veranschaulichten Bodenoberfläche auf. Die Bodenoberflächen der Bond-Pads 50B sind mit der veranschaulichten Bodenoberfläche der dielektrischen Schicht 52B koplanar. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die Bauelement-Dies 42A und 42B frei von dielektrischen organischen Materialien, wie Polymer, Harz, Formmasse und dergleichen.
  • Das Bonden der Bauelement-Dies 42A und 42B an dem Wafer 2 kann durch Hybridbonden erzielt werden. Die Bond-Pads 50A und 50B sind zum Beispiel an die Bond-Pads 36A durch direktes Metall-an-Metall-Bonden gebondet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, ist das direkte Metall-an-Metall-Bonden ein direktes Bonden von Kupfer an Kupfer. Des Weiteren werden die dielektrischen Schichten 52A und 52B zum Beispiel mit Fusions-Bonds (die Si-O-Si-Bonds aufweisen können) erzeugt.
  • Um das Hybridbonden zu erzielen, werden die Bauelement-Dies 42A und 42B zunächst an der dielektrischen Oberflächenschicht 34 und den Bond-Pads 36A durch leichtes Drücken der Bauelement-Dies 42A und 42B gegen den Interposer 4 vorgebondet. Obwohl zwei Bauelement-Dies 42A und 42B veranschaulicht sind, kann das Hybridbonden auch auf Wafer-Niveau ausgeführt werden, und eine Vielzahl von Bauelement-Die-Gruppen identisch zu der veranschaulichten Die-Gruppe, die die Bauelement-Dies 42A und 42B aufweist, wird vorgebondet und in Reihen und Spalten angelegt.
  • Nachdem alle Bauelement-Dies 42A und 42B vorgebondet wurden, wird ein Tempern ausgeführt, um Interdiffusion der Metalle in den Bond-Pads 36A und den entsprechenden darüber liegenden Bond-Pads 50A und 50B zu veranlassen. Die Tempertemperatur kann in Übereinstimmung mit einigen Ausführungsformen in dem Bereich zwischen etwa 200 °C und etwa 400 °C liegen, und kann in dem Bereich zwischen etwa 300 °C und etwa 400 °C liegen. Die Temperzeit liegt in dem Bereich zwischen etwa 1,5 Stunden und etwa 3,0 Stunden und kann in dem Bereich zwischen etwa 1,5 Stunden und etwa 2,5 Stunden in Übereinstimmung mit einigen Ausführungsformen liegen. Durch das Hybridbonden werden die Bond Pads 50A und 50B an die entsprechenden Bond-Pads 36A durch direktes Metallbonden, das durch Metall-Interdiffusion verursacht wird, gebondet.
  • Die dielektrische Oberflächenschicht 34 wird auch an die dielektrischen Schichten 52A und 52B mit Bonds, die dazwischen gebildet werden, gebondet. Die Atome (wie zum Beispiel Sauerstoffatome) in einer der dielektrischen Oberflächenschicht 34 und der dielektrischen Schichten 52A/52B bilden chemische oder Kovalenz-Bonds mit den Atomen (wie Siliziumatomen) in der anderen der dielektrischen Oberflächenschichten 34 und der dielektrischen Schicht 52A/52B. Die resultierenden Bonds zwischen den dielektrischen Oberflächenschichten 34 und der dielektrischen Schicht 52A/52B sind Dielektrikum-an-Dielektrikum-Bonds. Die Bond-Pads 50A und 50B können Größen aufweisen, die größer, gleich oder kleiner sind als die Größen der jeweiligen Bond-Pads 36A. Lücken 46 werden zwischen benachbarten Bauelement-Dies 42A und 42B belassen.
  • Und weiterer Bezugnahme auf 2 kann ein Rückseitenschleifen ausgeführt werden, um die Bauelement-Dies 42A und 42B zu verdünnen, zum Beispiel auf eine Stärke zwischen etwa 15 µm und etwa 30 µm. 2 veranschaulicht schematisch gestrichelte Linien 44A-BS1 und 44B-BS1, die die Rückseitenoberflächen der Bauelement-Dies 42A und 42B jeweils vor dem Rückseitenschleifen sind. 44A-BS2 und 44B-BS2 sind die Rückseitenoberflächen der Bauelement-Dies 42A und 42B jeweils nach dem Rückseitenschleifen. Durch das Verdünnen der Bauelement-Dies 42A und 42B wird das Seitenverhältnis der Lücken 46 zwischen benachbarten Bauelement-Dies 42A und 42B reduziert. Anderenfalls kann das Lückenfüllen aufgrund des ansonsten hohen Seitenverhältnisses der Lücken 46 schwierig sein. In Übereinstimmung mit anderen Ausführungsformen, bei welchen das Seitenverhältnis von Lücken 46 für Lückenfüllen nicht zu hoch ist, wird das Rückseitenschleifen übersprungen.
  • 3 veranschaulicht das Bilden von Lückenfüllschichten/Bereichen 54 und 56. Der jeweilige Prozess ist als Prozess 204 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weisen die Lückenfüllschichten die dielektrische Schicht 54 und die dielektrische Schicht 56 über der Ätzstoppschicht 54 und sie kontaktierend auf. Die dielektrische Schicht 54 kann unter Verwenden eines formangeglichenen Abscheidungsverfahrens, wie Atomschichtabscheidung (Atomic Layer Deposition - ALD) oder chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), abgeschieden werden. In Übereinstimmung mit einigen Ausführungsformen wird die dielektrische Schicht 54 auch eine Ätzstoppschicht oder ein dielektrischer Liner genannt. Die dielektrische Schicht 56 kann unter Verwenden eines formangeglichenen Abscheidungsverfahrens oder eines nicht formangeglichenen Abscheidungsverfahrens, wie hochdichte chemische Gasphasenabscheidung (High Density Plasma Chemical Vapor Deposition HDP-CVD), fließbare chemische Gasphasenabscheidung (CVD), Spin-On Coating oder dergleichen gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die Lückenfüllschichten frei von organischen Materialien, wie Polymeren, Harz, Formmasse und dergleichen.
  • Die Ätzstoppschicht 54 wird aus einem dielektrischen Material gebildet, das gute Haftung an den oberen Oberflächen und Seitenwänden der Bauelement-Dies 42A und 42B und den oberen Oberflächen der dielektrischen Oberflächenschicht 34 und der Bond Pads 36B aufweist. Die Ätzstoppschicht 54 erstreckt sich auch auf den oberen Oberflächen der Bauelement-Dies 42A und 42B. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 54 aus einem nitridhaltigen Material, wie aus Siliziumnitrid, gebildet. Die Stärke T1 (einschließlich TiA und T1B) der Ätzstoppschicht 54 kann in dem Bereich zwischen 500 Å und etwa 1000 Å liegen. Es ist klar, dass die in der Beschreibung durchgehend zitierten Werte Beispiele sind und dass unterschiedliche Werte verwendet werden können. Die Ätzstoppschicht 54 kann eine formangeglichene Schicht sein, zum Beispiel mit der Stärke TiA horizontaler Abschnitte und der Stärke TiB der vertikalen Abschnitte, die im Wesentlichen miteinander gleich sind, zum Beispiel mit dem Unterschied (T1A-T1B), der einen Absolutwert kleiner als etwa 20 Prozent oder kleiner als etwa 10 Prozent und beide mit den Stärken TiA und TiB aufweist.
  • Die dielektrische Schicht 56 ist aus einem Material gebildet, das von dem Material der Ätzstoppschicht 54 unterschiedlich ist. Die dielektrische Schicht 56 kann aus einem anorganischen dielektrischen Material gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist die dielektrische Schicht 56 ein Oxid, wie Siliziumoxid, auf, das durch TEOS gebildet werden kann, während andere dielektrische Materialien, wie Siliziumkarbid, Siliziumoxinitrid, Siliziumoxicarbonitrid oder dergleichen auch verwendet werden können, wenn eine zweckdienliche Ätzselektivität (zum Beispiel höher als etwa 50) zwischen der dielektrischen Schicht 56 und der Ätzstoppschicht 54 besteht. Die Ätzselektivität ist das Verhältnis der Ätzrate der dielektrischen Schicht 56 zu der Ätzrate der Ätzstoppschicht 54, wenn die dielektrische Schicht 56 bei einem darauffolgenden Prozess geätzt wird. Die dielektrische Schicht 56 füllt die Lücken 46 (2) vollständig und weist ferner einige Abschnitte auf, die die Bauelement-Dies 42A und 42B überlappen. Die dielektrische Schicht 56 kann aus einem nicht formangeglichenen Bildungsverfahren oder einem formangeglichenen Bildungsverfahren gebildet werden.
  • Ein Planarisierungsprozess, wie ein CMP-Prozess oder ein mechanischer Schleifprozess, wird ausgeführt, um die überschüssigen Abschnitte der dielektrischen Schicht 56 zu entfernen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird das Planarisieren gestoppt, wenn es eine Schicht der dielektrischen Schicht 56 gibt, die die Bauelement-Dies 42A und 42B überlappt. Die Ätzstoppschicht 54 wird folglich nicht poliert. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird die Planarisierung unter Verwenden der Ätzstoppschicht 54 als eine CMP-Stoppschicht ausgeführt. Als ein Resultat sind die oberen Oberflächen 54A der Ätzstoppschicht 54 freigelegt, wenn das Planarisieren gestoppt wird, und es gibt verbleibende horizontale Abschnitte der Ätzstoppschicht 54, die die Bauelement-Dies 42A und 42B überlappen. In Übereinstimmung mit noch anderen Ausführungsformen der vorliegenden Offenbarung wird das Planarisieren gestoppt, nachdem die Substrate 44A des Bauelement-Die 42A und des Substrats 44B des Bauelement-Die 42B freigelegt werden. Die verbleibenden Abschnitte der Ätzstoppschichten 54 und der dielektrischen Schicht 56 werden gemeinsam (lückenfüllende) Isolationsbereiche 58 genannt. Die Isolationsbereiche 58 werden auch anorganische lückenfüllende (oder Lückenfüllungs)-Bereiche genannt.
  • 4 veranschaulicht das Ätzen der dielektrischen Schicht 56, um Öffnungen 59 zu bilden. Der jeweilige Prozess ist als Prozess 206 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird ein Fotolack (nicht gezeigt) gebildet und strukturiert, und die dielektrische Schicht 56 wird unter Verwenden des strukturierten Fotolacks als eine Ätzmaske geätzt. Die Öffnungen 59 werden daher gebildet und erstrecken sich hinunter zu der Ätzstoppschicht 54. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst die dielektrische Schicht 56 ein Oxid, und das Ätzen kann durch Trockenätzen ausgeführt werden. Das Ätzgas kann ein Gemisch aus NF3 and NH3 oder ein Gemisch aus HF und NH3 aufweisen. Das Verwenden der Ätzstoppschicht 54 zum Stoppen des Ätzens für das Bilden der Öffnungen 59 erlaubt es, das Fortschreiten nach unten mehrerer Öffnungen 59 auf demselben Wafer 2 an demselben Zwischenniveau zu synchronisieren, so dass die schneller geätzten Öffnungen 59 auf die langsamer geätzten Öffnungen 59 warten, bevor sie sich wieder nach unten erstrecken.
  • Nächstfolgend wird die Ätzstoppschicht 54 geätzt, so dass sich Öffnungen 59 nach unten zu den Bond-Pads 36B erstrecken. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Ätzstoppschicht 54 Siliziumnitrid, und das Ätzen kann unter Verwenden von Trockenätzen ausgeführt werden. Das Ätzgas kann ein Gemisch aus CF4, O2 und N2, ein Gemisch aus NF3 und 02, SF6 oder ein Gemisch aus SF6 und O2 aufweisen.
  • 5 veranschaulicht das Bilden von Durchkontaktierungen 60, die die Öffnungen 59 (4) füllen und mit den Bond-Pads 36B verbunden sind. Der jeweilige Prozess ist als Prozess 208 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist das Bilden der Durchkontaktierungen 60 das Ausführen eines Beschichtungsprozesses, wie eines elektrisch-chemischen Beschichtungsprozesses oder eines stromlosen Beschichtungsprozesses, auf. Die Durchkontaktierungen 60 können ein metallisches Material, wie Wolfram, Aluminium, Kupfer oder dergleichen aufweisen. Eine leitende Sperrschicht (wie Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen) kann auch unter dem metallischen Material liegend gebildet werden. Ein Planarisierungsprozess, wie ein CMP-Prozess, wird ausgeführt, um überschüssige Abschnitte des plattierten metallischen Materials zu entfernen, und die verbleibenden Abschnitte des verbleibenden Materials bilden die Durchkontaktierungen 60. Die Durchkontaktierungen 60 können im Wesentlichen gerade und vertikale Seitenwände aufweisen. Die Durchkontaktierungen 60 können auch ein sich verjüngendes Profil aufweisen, wobei die oberen Breiten WT leicht größer sind als die jeweiligen unteren Breiten WB. In Übereinstimmung mit einigen Ausführungsformen, wie in 5 gezeigt, wird eine einzige Durchkontaktierung 60 gebildet, um jedes der Bond-Pads 36B zu berühren. In Übereinstimmung mit alternativen Ausführungsformen wird eine Vielzahl von Durchkontaktierungen 60 (wie zwei oder drei) über dem und dasselbe Bond-Pad 36B und dieses berührend gebildet.
  • Unter Bezugnahme auf 6 wird die dielektrische Schicht 62, die eine anorganische Schicht sein kann, gebildet. Der jeweilige Prozess ist als Prozess 210 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 62 aus einem dielektrischen Low-κ-Material gebildet, das einen κ-Wert aufweist, der niedriger ist als 3,8, und wobei der κ-Wert zum Beispiel niedriger als etwa 3,0 und niedriger als etwa 2,5 sein kann. In Übereinstimmung mit alternativen Ausführungsformen wird die dielektrische Schicht 62 aus einem Oxid, wie Siliziumoxid, einem Nitrid, wie Siliziumnitrid, oder dergleichen gebildet. Die dielektrische Schicht 62 wird dann in einem Lithographieprozess strukturiert, um Öffnungen 64 zu bilden, und die Durchkontaktierungen 60 werden freigelegt.
  • Metallmerkmale 66 werden dann gebildet, wie in 7 gezeigt. Der jeweilige Prozess ist auch als Prozess 210 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Metallmerkmale 66 können Metallbahnen und Metall-Pads aufweisen und können unter Verwenden eines Damascene-Prozesses gebildet werden, der das Abscheiden einer formangeglichenen leitenden Sperrschicht in die Öffnungen 64 (6) aufweist, das Beschichten mit einem metallischen Material, wie Kupfer oder einer Kupferlegierung, und das Ausführen einer Planarisierung, um überschüssige Abschnitte von Metallmerkmalen 66 zu entfernen. Metallmerkmale 66 können eine Single-Damascene Struktur, wie in 7 veranschaulicht, aufweisen. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung, weisen die Metallmerkmale 66 eine Dual-Damascene-Struktur auf.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist die kombinierte Struktur, die die dielektrische Schicht 62 und alle darunter liegenden Strukturen aufweist, frei von organischen Materialien (wie Polymerschichten, Formmasse, Harz oder dergleichen), so dass der Prozess für das Bilden von Metallmerkmalen 66 den Prozess annehmen kann, der für das Bilden von Bauelement-Dies verwendet wird, und feine Abstände von Metallbahnen 66, die kleine Abstände und kleine Bahnbreiten aufweisen, werden möglich gemacht.
  • 8 veranschaulicht das Bilden von Metall-Pads 68. Der jeweilige Prozess ist als Prozess 212 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen werden die Metall-Pads 68 aus Aluminium-Kupfer gebildet. Das Bilden kann das Abscheiden einer Metallschicht und das Strukturieren der Metallschicht aufweisen. Die verbleibenden Abschnitte der geätzten Metallschicht sind die Metall-Pads 68.
  • 9 veranschaulicht das Bilden einer Passivierungsschicht 70 und einer Polymerschicht 72. Die Passivierungsschicht 70 wird über der dielektrischen Schicht 62 und mit ihr in Kontakt in Übereinstimmung mit einigen Ausführungsformen gebildet. Die Passivierungsschicht 70 kann eine einzelne Schicht oder eine Verbundschicht sein, und kann aus einem nicht porigen Material gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist die Passivierungsschicht 70 eine Verbundschicht, die eine Siliziumoxidschicht (nicht separat gezeigt) und eine Siliziumnitridschicht (nicht separat gezeigt) über der Siliziumoxidschicht aufweist. Die Passivierungsschicht 70 kann auch aus anderen nicht porigen dielektrischen Materialien gebildet werden, wie zum Beispiel aus undotiertem Silikatglas (USG), Silikonoxinitrid und/oder dergleichen.
  • Nächstfolgend wird die Passivierungsschicht 70 strukturiert, so dass einige Abschnitte der Metall-Pads 68 durch Öffnungen in der Passivierungsschicht 70 freigelegt werden. Dann wird die Polymerschicht 72 gebildet. Der jeweilige Prozess ist als Prozess 214 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Die Polymerschicht 72 kann auch aus Polyimid, Polybenzoaxazol (PBO) oder dergleichen gebildet werden. Die Polymerschicht 72 wird auch strukturiert, um Öffnungen zu bilden, durch die die Metall-Pads 68 freigelegt werden. In Übereinstimmung mit einigen Ausführungsformen weist die Polymerschicht 72 eine große Stärke auf, die in dem Bereich zwischen etwa 3 µm und etwa 6 µm liegen kann.
  • Unter Bezugnahme auf 10 werden Umverteilungsbahnen (Redistribution Lines - RDLs) 74 gebildet, und die Durchkontaktierungsabschnitte der RDLs 74 erstrecken sich in die Öffnungen in der Polymerschicht 72 (9), um sich mit den Metall-Pads 68 elektrisch zu verbinden. Der jeweilige Prozess ist als Prozess 216 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Es ist klar, dass die RDLs 74 Metall-Pads und Metallbahnen aufweisen und zum Routen verwendet werden können, so dass die Metall-Pads in RDLs in die Bereiche umgeleitet werden können, die die Bauelement-Dies 42A und 42B überlappen.
  • 11 veranschaulicht das Bilden der Polymerschicht 76, die aus Polyimid, PBO oder dergleichen gebildet werden kann. Der jeweilige Prozess ist als Prozess 218 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Die Öffnungen 78 werden in der Polymerschicht 76 gebildet, um die RDLs 74 freizulegen. In Übereinstimmung mit einigen Ausführungsformen weist die Polymerschicht 76 eine große Stärke auf, die in dem Bereich zwischen etwa 5 µm und etwa 10 µm liegen kann. Da die Polymerschichten 72 und 76 niedrige elastische Module aufweisen, die viel niedriger sind als die elastischen Module in darunterliegenden Schichten, die aus anorganischem Material gebildet sind, absorbieren die Polymerschichten 72 und 76 die Belastung in dem resultierenden Package. Da die Polymerschichten 72 und 76 große Stärken aufweisen, wird ihre Fähigkeit zum Absorbieren von Belastung verbessert. Die Struktur, die unter den Polymerschichten 72 und 76 liegt, wobei die darunterliegende Struktur den Wafer 2 aufweist, können die Bauelement-Dies 42A und 42B und die dielektrischen Bereiche 56 Polymer aufweisen oder nicht. Wenn die darunter liegenden Schichten keine Polymere aufweisen, kann das Package von den Polymerschichten 72 und 76 hinsichtlich ihrer Fähigkeit zum Absorbieren von Belastung profitieren.
  • Unter Bezugnahme auf 12 werden Under-Bump-Metallurgien (UBMs) 80 gebildet, und die UBMs 80 erstrecken sich in die Polymerschicht 76, um die RDLs 74 zu verbinden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist jede der UBMs 80 eine Sperrschicht (nicht gezeigt) und eine Keimschicht (nicht gezeigt) über der Sperrschicht auf. Die Sperrschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine Schicht sein, die aus einer Titanlegierung oder einer Tantallegierung gebildet ist. Die Materialien der Keimschicht können Kupfer oder eine Kupferlegierung aufweisen. Andere Metalle, wie zum Beispiel Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Wolframlegierungen, Chrom, Chromlegierungen und Kombinationen davon können ebenfalls in den UBMs 80 enthalten sein. In Übereinstimmung mit einigen Ausführungsformen weist das Bilden der UBMs 8o das Abscheiden einer ganzflächigen Sperrschicht und einer ganzflächigen Keimschicht auf, die eine strukturierte Ätzmaske (wie einen strukturierten Fotolack) über der Keimschicht bilden, und wobei dann die ganzflächige Keimschicht und die ganzflächige Sperrschicht geätzt werden. In Übereinstimmung mit anderen Ausführungsformen weist das Bilden der UMBs 80 das Abscheiden einer ganzflächigen Sperrschicht und einer ganzflächigen Keimschicht, das Bilden einer strukturierten Beschichtungsmaske (wie ein strukturierter Fotolack) über der ganzflächigen Keimschicht, das Beschichten von Metallsäulen in den Öffnungen in der strukturierten Beschichtungsmaske, das Entfernen der strukturierten Beschichtungsmaske und dann das Ätzen der Abschnitte der ganzflächigen Keimschicht und der ganzflächigen Sperrschicht, die zuvor von der strukturierten Beschichtungsmaske abgedeckt waren, auf.
  • Wie auch in 12 gezeigt, werden elektrische Steckverbinder 82 über den UBMs 80 und diese kontaktierend gebildet. Der jeweilige Prozess ist als Prozess 220 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Die elektrischen Steckverbinder 82 können Metallsäulen, Lotbereiche oder dergleichen aufweisen. In der Beschreibung wird die Struktur, die in 13 gezeigt ist, durchgehend ein Verbund-Wafer 84 genannt. Ein Die-Säge-(Vereinzelungs-)-Schritt wird auf dem Verbund-Wafer 84 ausgeführt, um den Verbund-Wafer 76 in eine Vielzahl von Packages 86 zu trennen. Der jeweilige Prozess ist als Prozess 222 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht.
  • Die 13 bis 18 veranschaulichen die Querschnittansichten von Zwischenstufen bei dem Bilden eines integrierten Fan-Out-(InFO)-Packages in Übereinstimmung mit einigen Ausführungsformen. Unter Bezugnahme auf 13 wird ein Träger 120 bereitgestellt, und eine Trennfolie 122 wird auf dem Träger 120 gebildet. Der Träger 120 wird aus einem durchsichtigen Material gebildet und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Die Trennfolie 120 kann aus einem Licht-zu-Wärme-(Light-To-Heat-Conversion - LTHC)-Material gebildet werden, das auf den Träger 120 durch Beschichten aufgebracht wird. In Übereinstimmung mit einigen Ausführungsformen wird die Trennfolie 122 auch ein LTHC-Beschichtungsmaterial genannt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist das LTCH-Beschichtungsmaterial fähig, sich unter der Hitze von Licht/Strahlung (wie zum Beispiel Laser) zu zersetzen, und kann daher den Träger 120 aus der darauf gebildeten Struktur freigeben.
  • In Übereinstimmung mit einigen Ausführungsformen, wie auch in 1 gezeigt, wird eine Polymerpufferschicht 124 auf dem LTHC-Beschichtungsmaterial 122 gebildet. In Übereinstimmung mit einigen Ausführungsformen wird die Polymerpufferschicht 124 aus PBO, Polyimid, Benzozyklobuten (BCB) oder einem anderen zweckdienlichen Polymer gebildet.
  • Es wird eine Metallkeimschicht 126 gebildet, zum Beispiel durch physikalische Gasphasenabscheidung (PVD). Der jeweilige Prozess ist als Prozess 230 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Die Metallkeimschicht 126 kann mit der Polymerpufferschicht 124 in physischem Kontakt stehen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist die Metallkeimschicht 126 eine Titanschicht und eine Kupferschicht über der Titanschicht auf. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung weist die Metallkeimschicht 126 eine Kupferschicht auf, die das LTHC-Beschichtungsmaterial 122 kontaktiert.
  • Über der Metallkeimschicht 126 wird ein Fotolack 128 gebildet. Der jeweilige Prozess ist auch als Prozess 230 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Eine Lichtexposition wird dann auf dem Fotolack 128 unter Verwenden einer Fotolithografiemaske (nicht gezeigt) ausgeführt. Nach einer darauffolgenden Entwicklung werden Öffnungen 130 in dem Fotolack 128 gebildet. Einige Abschnitte der Metallkeimschicht 126 werden durch Öffnungen 130 freigelegt. Nächstfolgend werden Metallständer 132 durch Beschichten mit einem metallischen Material in den Öffnungen 130 gebildet. Das plattierte Metallmaterial kann Kupfer oder eine Kupferlegierung sein. Der jeweilige Prozess ist als Prozess 232 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht.
  • Bei darauffolgenden Schritten wird der Fotolack 128 entfernt, und die darunterliegenden Abschnitte der Metallkeimschicht 126 werden dadurch freigelegt. Die freigelegten Abschnitte der Metallkeimschicht 146 werden dann bei einem Ätzschritt, zum Beispiel bei einem anisotropen oder einem isotropen Ätzschritt, entfernt. Die Kanten der verbleibenden Metallkeimschicht 126 enden daher gemeinsam mit den jeweiligen darüber liegenden Abschnitten der Metallständer 132. Die resultierenden Metallständer 132 sind in 14 veranschaulicht. In der Beschreibung hindurch werden die verbleibenden Abschnitte der Metallkeimschicht 126 als Teile der Metallständer 132 betrachtet und sind eventuell nicht separat veranschaulicht. Die Formen in Draufsicht der Metallständer 132 weisen, ohne darauf beschränkt zu sein, Kreisformen, Rechtecke, Sechsecke, Achtecke und dergleichen auf.
  • 15 veranschaulicht das Platzieren/Anbringen des Bauelement-Die 136. Der jeweilige Prozess ist als Prozess 234 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Das Bauelement-Die 136 wird an der Polymerpufferschicht 124 durch Die-Attach-Folie (DAF) 138 angebracht, nämlich durch eine Klebefolie, die vorab an dem Bauelement-Die 136, bevor das Bauelement-Die 136 auf der Polymerpufferschicht 124 platziert wird, angebracht wird. Die DAF 138 und das Bauelement-Die 136 sind folglich vor dem Anbringen an der Polymerpufferschicht 124 in Kombination ein integriertes Teil. Das Bauelement-Die 136 kann ein Halbleitersubstrat aufweisen, das eine Rückseitenoberfläche (die Oberfläche, die nach unten zeigt) aufweist, die in physischem Kontakt mit dem Die-Attach-Film (DAF) 138 steht. Das Bauelement-Die 136 kann integrierte Schaltungsbauelemente (wie aktive Bauelemente, die zum Beispiel Transistoren einschließen, nicht gezeigt) an der Frontoberfläche (die Oberfläche, die nach oben zeigt) des Halbleitersubstrats aufweisen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist das Bauelement-Die 136 ein logisches Die, das ein Zentraleinheits-(Central Processing Unit - CPU)-Die, ein grafisches Verarbeitungseinheits-(Graphic Processing Unit - GPU)-Die, ein Mobilanwendungs-Die, ein Mikrosteuereinheit-(Micro Control Unit - MCU)-Die, ein Eingangs-Ausgangs-(IO)-Die, ein Basisband (BaseBand -BB)-Die, ein Anwendungsprozessor-(AP)-Die oder dergleichen sein kann. Da sich der Träger 120 an Wafer-Niveau befindet, obwohl ein Bauelement-Die 136 veranschaulicht ist, wird eine Vielzahl von Bauelement-Dies 136 über der Polymerpufferschicht 124 platziert und kann als ein Array zugeordnet werden, das eine Vielzahl von Zeilen und eine Vielzahl von Spalten aufweist.
  • In Übereinstimmung mit einigen beispielhaften Ausführungsformen werden Metallsäulen 142 (wie Kupfersäulen) als Abschnitte des Bauelement-Die 136 vorgeformt, und die Metallsäulen 142 werden mit den Bauelementen einer integrierten Schaltung, die Transistoren (nicht gezeigt) in dem Bauelement-Die 136 elektrisch gekoppelt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung füllt ein dielektrisches Material, wie ein Polymer, die Lücken zwischen benachbarten Metallsäulen 142, um eine obere dielektrische Schicht 144 zu bilden. Die obere dielektrische Schicht 144 kann auch einen Abschnitt aufweisen, der die Metallsäulen 142 abdeckt und schützt. Die obere dielektrische Schicht 144 kann eine Polymerschicht sein, die aus einem PBO oder einem Polyimid in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung gebildet sein kann.
  • Nächstfolgend werden das Bauelement-Die 136 und die Metallständer 132 in Kapselungsmaterial 148, wie in 16 gezeigt, gekapselt. Der jeweilige Prozess ist als Prozess 236 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Das Kapselungsmaterial 148 kann eine Formmasse, ein Form-Underfill, ein Epoxid und/oder ein Harz aufweisen. Wenn es aus einer Formmasse gebildet ist, kann das Kapselungsmaterial 148 ein Basismaterial aufweisen, das ein Polymer, ein Harz, ein Epoxidharz oder dergleichen sein kann, sowie Füllstoffpartikel (nicht gezeigt) in dem Basismaterial. Die Füllstoffpartikel können dielektrische Partikel aus SiO2, Al2O3, Siliziumdioxid oder dergleichen sein und können sphärische Formen aufweisen. Die sphärischen Füllstoffpartikel können auch eine Vielzahl unterschiedlicher Durchmesser aufweisen. Sowohl die Füllstoffpartikel als auch das Basismaterial in der Formmasse können mit der Polymerpufferschicht 124 in physischem Kontakt stehen.
  • Die obere Oberfläche des Kapselungsmaterials 148, wie es abgeschieden wird, ist höher als die oberen Enden der Metallsäulen 142 und der Metallständer 132. Bei einem darauffolgenden Schritt, wie in 16 gezeigt, wird ein Planarisierungsprozess, wie ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt, um das Kapselungsmaterial 148 und die obere dielektrische Schicht 144 zu verdünnen, bis die Metallständer 132 und dem Metallsäulen 142 freigelegt sind. Die Metallständer 132 werden alternativ Durchkontaktierungen 132 genannt, da sie durch das Kapselungsmaterial 148 eindringen. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Durchkontaktierungen 132 im Wesentlichen eben (koplanar) mit den oberen Oberflächen der Metallsäulen 142 und sind im Wesentlichen koplanar mit der oberen Oberfläche des Kapselungsmaterials 148.
  • 17 veranschaulicht das Bilden einer Vorderseitenverteilungsstruktur 150, die dielektrische Schichten 152 und RDLs 154 in dielektrischen Schichten 152 aufweist. Der jeweilige Prozess ist als Prozess 238 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 152 aus Polymeren, wie PBO, Polyimid oder dergleichen, gebildet. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 152 aus anorganischen dielektrischen Materialien, wie Siliziumnitrid, Siliziumoxid oder dergleichen, gebildet.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung können das Bilden einer dielektrischen Schicht 152 und der entsprechenden RDLs 154 das Abscheiden der dielektrischen Schicht 152, das Bilden von Durchkontaktierungsöffnungen in der entsprechenden dielektrischen Schicht 152, um die darunterliegenden leitenden Merkmale freizulegen, das Abscheiden einer Metallkeimschicht (nicht gezeigt), das Bilden und Strukturieren eines Fotolacks (nicht gezeigt) über der entsprechenden Metallkeimschicht, und das Plattieren eines metallischen Materials, wie von Kupfer und/oder Aluminium über der Metallkeimschicht aufweisen. Der strukturierte Fotolack wird dann entfernt, gefolgt von dem Ätzen der Abschnitte der Metallkeimschicht, die zuvor von dem strukturierten Fotolack bedeckt wurden.
  • 18 veranschaulicht das Bilden der UBMs 156. Die obere dielektrische Schicht 152 wird strukturiert, um Öffnungen zu bilden, und UBMs 156 werden gebildet, um sich in die Öffnungen in der oberen dielektrischen Schicht 152 zu erstrecken, um die Metall-Pads in den RDLs 154 zu kontaktieren. UBMs 156 können aus Nickel, Kupfer, Titan oder mehrfachen Schichten davon gebildet werden. In Übereinstimmung mit einigen beispielhaften Ausführungsformen weisen die UBMs 156 eine Titanschicht und eine Kupferschicht über der Titanschicht auf.
  • Dann werden elektrische Steckverbinder 158 gebildet. Der jeweilige Prozess ist als Prozess 240 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. Das Bilden der elektrischen Steckverbinder 158 kann das Platzieren von Lotkugeln auf den freigelegten Abschnitten der UBMs 156 und dann das Aufschmelzen der Lotkugeln in Lotbereichen aufweisen. Durch die Beschreibung hindurch werden die Struktur, die die Polymerpufferschicht 124 aufweist, und die darüberliegende Struktur in Kombination Package 160 genannt, das ein Verbund-Wafer ist (und auch unten Verbund-Wafer 160 genannt wird), der eine Vielzahl von Bauelement-Dies 136 aufweist. Nächstfolgend wird der Verbund-Wafer 160 von dem Träger 120 demontiert, zum Beispiel durch Projizieren eines Laserstrahls auf das LTHC-Beschichtungsmaterial 122, so dass das LTHC-Beschichtungsmaterial 122 zersetzt wird, was den Verbund-Wafer 160 von dem Träger 120 freigibt. Der Verbund-Wafer 160 weist eine Vielzahl von InFO-Packages 162 auf.
  • 19 veranschaulicht das Bilden von Packages 88, das das Bonden des SoIC-Package 86 an das InFO-Package 162 aufweist. Der jeweilige Prozess ist als Prozess 242 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird eine Vielzahl von SoIC-Packages 86 an den Verbund-Wafer 160 gebondet, wobei die elektrischen Steckverbinder 82 der SoIC-Packages 86 durch die Polymerpufferschicht 124 des InFO-Package 162 eindringen, um an die Durchkontaktierungen 132 zu bonden. Underfill-Bereiche 90 werden in die Lücken zwischen den SoIC-Packages 86 und den InFO-Packages 162 abgegeben. Der resultierende Verbund-Wafer 160 wird dann vereinzelt, was in einer Vielzahl von Packages 88 resultiert. Der jeweilige Prozess ist als Prozess 244 in dem Prozessablauf, wie in 22 gezeigt, veranschaulicht.
  • Die 20 und 21 veranschaulichen das Package 88 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die Packages 88 in Übereinstimmung mit diesen Ausführungsformen sind dem Package 88, wie in 19 gezeigt, mit Ausnahme einiger Merkmale in 19, die weggelassen werden, ähnlich. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung können die Metall-Pads 68 und die Passivierungsschicht 70, wie in 19 gezeigt, weggelassen werden. Die resultierende Figur ist in 20 veranschaulicht. In Übereinstimmung mit einigen anderen Ausführungsformen der vorliegenden Offenbarung werden die Metall-Pads 68, die Passivierungsschicht 70, die RDLs 74 und die Polymerschicht 72, wie in 19 gezeigt, weggelassen. Die resultierende Figur ist in 21 veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung kann die Stärke der Polymerschicht 76, wenn die Polymerschicht 72 weggelassen wird, erhöht werden (oder nicht), zum Beispiel bis etwa 8 µm und etwa 16 µm, so dass die Fähigkeit des Polymers zum Absorbieren von Belastung beibehalten wird.
  • In den oben veranschaulichten Ausführungsformen werden einige Prozesse und Merkmale in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls enthalten sein. Teststrukturen können zum Beispiel enthalten sein, um bei der Verifizierungsprüfung des 3D-Package oder der 3 Bauelemente zu helfen. Die Teststrukturen können zum Beispiel Test-Pads aufweisen, die in einer Umverdrahtungsschicht oder auf einem Substrat, das das Testen des 3D-Packagings oder 3DIC, den Gebrauch von Sonden und/oder Probe-Cards erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie auf der abschließenden Struktur ausgeführt werden. Außerdem können die Strukturen und Verfahren, die hier offenbart sind, gemeinsam mit Testmethodologien verwendet werden, die Zwischenprüfung von als OK bekannten Dies enthalten, um den Ertrag zu erhöhen und die Kosten zu verringern.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Da die Abschnitte des SoIC-Package (wie das, was in 8 gezeigt ist) von Polymeren, Harzen und Formmassen frei sind, wird die CTE-Unstimmigkeit in diesem Teil des SoIC-Package verringert, und die Belastung innerhalb dieses Teils des SoIC-Package wird reduziert. Es ist daher möglich, Fine-Pitch-RDLs aufgrund der Reduktion der Verwerfung zu bilden. Einige anorganische Materialien sind hart und haben hohe elastische Module. Die SoIC-Packages haben hohe Härtewerte, falls sie frei von Polymeren sind. Siliziumnitrid, das in dem SoIC-Package verwendet wird, weist zum Beispiel ein elastisches Modul von mehr als 100 auf. Polymere, wie Polyimid und PBO, weisen hingegen elastische Module bis etwa 3,5 oder niedriger auf. Die hinzugefügten Polymerschichten können folglich die Belastung absorbieren, die von den harten anorganischen Materialien in den SoIC-Packages nicht absorbiert werden kann. Experimentresultate zeigen an, dass, falls SoIC-Packages frei von Polymeren sind, das Bonden brechen kann, nachdem die SoIC-Packages mit dem Verbund-Wafer, der die ungesägten InFO-Packages aufweist, gebondet werden, und dass die SoIC-Packages von dem Verbund-Wafer herunterfallen. Durch Formen von Polymerschichten zum Absorbieren der Belastung, wird das Bonden zwischen den SoIC-Packages und dem Verbund-Wafer durch die Belastung nicht beschädigt.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren zum Bilden eines ersten Package Folgendes auf: Bonden eines ersten Bauelement-Die an einen Interposer-Wafer, wobei der Interposer-Wafer Metallbahnen und Durchkontaktierungen aufweist; Bilden eines Lückenfüllbereichs, um das erste Bauelement-Die zu umkreisen; Bilden einer Durchkontaktierung, um durch den Lückenfüllbereich einzudringen, wobei die Durchkontaktierung mit dem ersten Bauelement-Die durch die Metallbahnen und die Durchkontaktierungen in dem Interposer-Wafer elektrisch verbunden ist; Bilden einer Polymerschicht über dem Lückenfüllbereich; Bilden eines elektrischen Steckverbinders, wobei der elektrische Steckverbinder mit der Durchkontaktierung durch ein leitendes Merkmal in der Polymerschicht elektrisch gekoppelt ist; und Sägen des Interposer-Wafers, um das erste Package von anderen Packages zu trennen. Bei einer Ausführungsform umfasst das Bilden des Lückenfüllbereichs das Bilden eines dielektrischen Liners auf Oberflächen des Interposer-Wafers und des ersten Bauelement-Die; das Füllen eines dielektrischen Materials auf dem dielektrischen Liner; und das Planarisieren des dielektrischen Materials auf. Bei einer Ausführungsform umfasst der dielektrische Liner nach dem Planarisieren einen Abschnitt, der das erste Bauelement-Die überlappt. Bei einer Ausführungsform ist der Interposer-Wafer frei von aktiven Bauelementen. Bei einer Ausführungsform sind alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien. Bei einer Ausführungsform weist das Verfahren ferner das Bilden eines zweiten Package auf, das Folgendes umfasst: Bilden eines Metallständers; und Kapseln des Metallständers und eines zweiten Bauelement-Die in einem Kapselungsmaterial; und Bonden des zweiten Package an das erste Package. Bei einer Ausführungsform weist das Verfahren ferner das Bonden eines zweiten Bauelement-Die an den Interposer-Wafer auf, wobei die Metallbahnen und Durchkontaktierungen das erste Bauelement-Die mit dem zweiten Bauelement-Die elektrisch verbinden, und der Lückenfüllbereich einen Abschnitt umfasst, der das erste Bauelement-Die von dem zweiten Bauelement-Die trennt. Bei einer Ausführungsform ist der Lückenfüllbereich aus anorganischen dielektrischen Materialien gebildet.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren das Bilden eines ersten Package auf, das das Bonden eines ersten Bauelement-Die und eines zweiten Bauelement-Die an einem Interposer-Die umfasst; das Kapseln des ersten Bauelement-Die und des zweiten Bauelement-Die in anorganischen Lückenfüllmaterialien; das Bilden von Durchkontaktierungen auf Metall-Pads des Interposer-Die, wobei die Durchkontaktierungen durch die anorganischen Lückenfüllmaterialien eindringen und das erste Bauelement-Die und das zweite Bauelement-Die durch das Interposer-Die elektrisch verbinden; das Bilden einer dielektrischen Schicht über dem ersten Bauelement-Die, dem zweiten Bauelement-Die und den Durchkontaktierungen; das Bilden von Metallmerkmalen in der dielektrischen Schicht, wobei die Metallmerkmale unter Verwenden eines Damascene-Prozesses gebildet werden; das Bilden einer Polymerschicht über den Metallmerkmalen, wobei alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien sind; und das Bilden eines elektrischen Steckverbinders über der Polymerschicht; und das Bonden des ersten Package an ein zweites Package, wobei der elektrische Steckverbinder an das zweite Package gebondet ist. Bei einer Ausführungsform umfasst das Kapseln des ersten Bauelement-Die und des zweiten Bauelement-Die das Abscheiden einer Ätzstoppschicht, die das erste Bauelement-Die, das zweite Bauelement-Die und das Interposer-Die kontaktiert; das Bilden eines dielektrischen Materials über der Ätzstoppschicht; und das Planarisieren des dielektrischen Materials. Bei einer Ausführungsform ist das Interposer-Die frei von aktiven Bauelementen und passiven Bauelementen, und alle elektrischen Verbindungen von dem ersten Bauelement-Die und dem zweiten Bauelement-Die zu dem zweiten Package verlaufen durch das Interposer-Die. Bei einer Ausführungsform umfasst das Bilden der dielektrischen Schicht das Bilden einer ersten dielektrischen Low-κ-Schicht. Bei einer Ausführungsform ist die Polymerschicht in physischem Kontakt mit der ersten dielektrischen Low-κ-Schicht. Bei einer Ausführungsform umfasst das Interposer-Die eine zweite dielektrische Low-κ-Schicht, und die erste dielektrische Low-κ-Schicht und die zweite dielektrische Low-κ-Schicht liegen auf entgegengesetzten Seiten der anorganischen Lückenfüllmaterialien.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist ein Bauelement ein erstes Package auf, das ein Interposer-Die umfasst, das frei von aktiven Bauteilen ist; ein erstes Bauelement-Die und ein zweites Bauelement-Die, die an das Interposer-Die gebondet sind; einen anorganischen Lückenfüllbereich, der das erste Bauelement-Die und das zweite Bauelement-Die kapselt; erste Durchkontaktierungen, die durch den anorganischen Lückenfüllbereich eindringen, wobei die ersten Durchkontaktierungen mit dem ersten Bauelement-Die und dem zweiten Bauelement-Die durch das Interposer-Die elektrisch verbunden sind; eine dielektrische Schicht über dem ersten Bauelement-Die, dem zweiten Bauelement-Die und den ersten Durchkontaktierungen; eine Polymerschicht über der dielektrischen Schicht, wobei alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien sind; und einen elektrischen Steckverbinder über der Polymerschicht. Bei einer Ausführungsform weist das Bauelement ferner ein zweites Package über dem ersten Package und daran gebondet auf, wobei das zweite Package Folgendes umfasst: ein drittes Bauelement-Die; eine Formmasse, die das dritte Bauelement-Die kapselt; und zweite Durchkontaktierungen, die durch die Formmasse eindringen, wobei eine der zweiten Durchkontaktierungen an den elektrischen Steckverbinder gebondet ist. Bei einer Ausführungsform weist das Bauelement ferner Metallmerkmale in der dielektrischen Schicht auf, wobei die Metallmerkmale eine Damascene-Struktur aufweisen. Bei einer Ausführungsform ist die dielektrische Schicht eine dielektrische Low-κ-Schicht. Bei einer Ausführungsform umfasst der anorganische Lückenfüllbereich eine Siliziumnitridschicht, die Oberflächen des Interposer-Die, des ersten Bauelement-Die und des zweiten Bauelement-Die auskleidet; und eine Oxidschicht über der Siliziumnitridschicht, wobei sowohl die Siliziumnitridschicht als auch die Oxidschicht einen Abschnitt umfassen, der das erste Bauelement-Die überlappt. Bei einer Ausführungsform sind das erste Bauelement-Die und das zweite Bauelement-Die elektrisch durch leitende Bahnen in dem Interposer-Die verschaltet.
  • Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bilden eines ersten Packages, das Folgendes umfasst: Bonden eines ersten Vorrichtungs-Die an einen Interposer-Wafer, wobei der Interposer-Wafer Metallbahnen und Durchkontaktierungen umfasst; Bilden eines dielektrischen Bereichs, um das erste Vorrichtungs-Die zu umkreisen; Bilden einer Durchkontaktierung, um durch den dielektrischen Bereich einzudringen, wobei die Durchkontaktierung elektrisch mit dem ersten Vorrichtungs-Die durch die Metallleitungen und Durchkontaktierungen in dem Interposer-Wafer verbunden ist; Bilden einer Polymerschicht über dem dielektrischen Bereich; Bilden eines elektrischen Steckverbinders, wobei der elektrische Steckverbinder mit der Durchkontaktierung durch ein leitendes Merkmal in der Polymerschicht elektrisch gekoppelt ist; und Sägen des Interposer-Wafers, um das erste Package von anderen Packages zu trennen.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten dielektrischen Bereichs Folgendes umfasst: Bilden eines dielektrischen Liners auf Oberflächen des Interposer-Wafers und des ersten Vorrichtungs-Die; Füllen eines dielektrischen Materials auf dem dielektrischen Liner; und Planarisieren des dielektrischen Materials.
  3. Verfahren nach Anspruch 2, wobei der dielektrische Liner nach dem Planarisieren einen Abschnitt, der das erste Vorrichtungs-Die überlappt, umfasst.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der Interposer-Wafer von aktiven Bauteilen frei ist.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien sind.
  6. Verfahren nach einem der vorstehenden Ansprüche, das ferner Folgendes umfasst: Bilden eines zweiten Packages, das Folgendes umfasst: Bilden eines Metallständers; und Kapseln des Metallständers und eines zweiten Vorrichtungs-Die in einem Kapselungsmaterial; und Bonden des zweiten Packages an das erste Package.
  7. Verfahren nach einem der vorstehenden Ansprüche, das ferner Folgendes umfasst: Bonden eines zweiten Vorrichtungs-Die an den Interposer-Wafer, wobei die Metallbahnen und Durchkontaktierungen das erste Vorrichtungs-Die mit dem zweiten Vorrichtung-Die elektrisch verbinden, und der dielektrische Bereich einen Abschnitt umfasst, der das erste Vorrichtungs-Die von dem zweiten Vorrichtungs-Die trennt.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei das erste Vorrichtungs-Die an einen Interposer-Wafer durch Hybridbonden gebondet wird.
  9. Verfahren, das Folgendes umfasst: Bilden eines ersten Packages, das Folgendes umfasst: Bonden eines ersten Vorrichtungs-Die und eines zweiten Vorrichtungs-Die an einen Interposer-Die; Kapseln des ersten Vorrichtungs-Die und des zweiten Vorrichtungs-Die in anorganischen Lückenfüllmaterialien; Bilden von Durchkontaktierungen auf Metall-Pads des Interposer-Die, wobei die Durchkontaktierungen durch die anorganischen Lückenfüllmaterialien eindringen und mit dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die durch den Interposer-Die elektrisch verbunden sind; Bilden einer dielektrischen Schicht über dem ersten Vorrichtungs-Die, dem zweiten Vorrichtungs-Die und den Durchkontaktierungen; Bilden von Metallmerkmalen in der dielektrischen Schicht, wobei die Metallmerkmale unter Verwenden eines Damascene-Prozesses gebildet werden; Bilden einer Polymerschicht über den Metallmerkmalen, wobei alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien sind; und Bilden eines elektrischen Steckverbinders über der Polymerschicht; und Bonden des ersten Packages an ein zweites Package, wobei der elektrische Steckverbinder an das zweite Package gebondet ist.
  10. Verfahren nach Anspruch 9, wobei das Kapseln des ersten Vorrichtungs-Die und des zweiten Vorrichtungs-Die Folgendes umfasst: Abscheiden einer Ätzstoppschicht, die das erste Vorrichtungs-Die, das zweite Vorrichtungs-Die und das Interposer-Die kontaktiert; Bilden eines dielektrischen Materials über der Ätzstoppschicht; und Planarisieren des dielektrischen Materials.
  11. Verfahren nach Anspruch 9 oder 10, wobei das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die an das Interposer-Die durch Hybridbonden gebondet sind.
  12. Verfahren nach einem der vorstehenden Ansprüche 9 bis 11, wobei das Bilden der dielektrischen Schicht das Bilden einer ersten dielektrischen Low-κ-Schicht umfasst.
  13. Verfahren nach Anspruch 12, wobei die Polymerschicht in physischem Kontakt mit der ersten dielektrischen Low-κ-Schicht steht.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Interposer-Die eine zweite dielektrische Low-κ-Schicht umfasst, und die erste dielektrische Low-κ-Schicht und die zweite dielektrische Low-κ-Schicht auf entgegengesetzten Seiten der anorganischen Lückenfüllmaterialien.
  15. Vorrichtung, die Folgendes umfasst: ein erstes Package, das Folgendes umfasst: ein Interposer-Die, das von aktiven Vorrichtungen frei ist; ein erstes Vorrichtungs-Die und ein zweites Vorrichtungs-Die, die an das Interposer-Die gebondet sind; einen anorganischen dielektrischen Bereich, der das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die kapselt; erste Durchkontaktierungen, die durch den anorganischen dielektrischen Bereich eindringen, wobei die ersten Durchkontaktierungen mit dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die durch das Interposer-Die elektrisch verbunden sind; eine dielektrische Schicht über dem ersten Vorrichtungs-Die, dem zweiten Vorrichtungs-Die und den ersten Durchkontaktierungen; eine Polymerschicht über der dielektrischen Schicht, wobei alle dielektrischen Materialien, die unter der Polymerschicht liegen, anorganische Materialien sind; und einen elektrischen Steckverbinder über der Polymerschicht.
  16. Vorrichtung nach Anspruch 15, die ferner Folgendes umfasst: ein zweites Package über dem ersten Package und daran gebondet, wobei das zweite Package Folgendes umfasst: ein drittes Vorrichtungs-Die; eine Formmasse, die das dritte Vorrichtungs-Die kapselt; und zweite Durchkontaktierungen, die durch die Formmasse eindringen, wobei eine der zweiten Durchkontaktierungen an den elektrischen Steckverbinder gebondet ist.
  17. Vorrichtung nach Anspruch 15 oder 16, wobei eine erste dielektrische Schicht des ersten Vorrichtungs-Die an eine zweite dielektrische Schicht des Interposer-Die gebondet ist, und ein erstes Bond-Pad des ersten Vorrichtungs-Die an ein zweites Bond-Pad des ersten Vorrichtungs-Die gebondet ist.
  18. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 17, wobei die dielektrische Schicht eine dielektrische Low-κ-Schicht ist.
  19. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 18, wobei der dielektrische anorganische Bereich Folgendes umfassen: eine Siliziumnitridschicht, die Oberflächen des Interposer-Die, des ersten Vorrichtungs-Die und des zweiten Vorrichtungs-Die auskleidet; und eine Oxidschicht über der Siliziumnitridschicht, wobei sowohl die Siliziumnitridschicht als auch die Oxidschicht einen Abschnitt umfassen, der das erste Vorrichtungs-Die überlappt.
  20. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 19, wobei das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die durch leitende Bahnen in dem Interposer-Die elektrisch verschaltet sind.
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