JP2021535613A - ウェハレベルパッケージ方法及びパッケージ構造 - Google Patents

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oxide
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device wafer
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海龍 羅
クリフォード イアン ドロウィレイ
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中芯集成電路（寧波）有限公司
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Abstract

ウェハレベルパッケージ方法及びパッケージ構造であって、ウェハレベルパッケージ方法は、第１チップが集積されるデバイスウェハーを提供するステップであって、前記デバイスウェハーは、第１チップが集積される第１正面と、第１正面と背向する第１背面とを含むステップと、第１正面に第１酸化層を形成するステップと、被接合面を有する集積すべき第２チップを提供するステップと、被接合面上に第２酸化層を形成するステップと、支持基板を提供するステップと、第２チップの被接合面と背向する表面を支持基板上に仮接合するステップと、第２酸化層及び第１酸化層を介して、溶融接合プロセスを用いて第２チップとデバイスウェハーとを接合するステップと、第２チップとデバイスウェハーとを接合した後、第２チップ及びキャリアウェハーに対して剥離処理を行うステップと、第２チップに被覆されるパッケージ層を第１酸化層上に形成するステップとを含む。本発明は、溶融接合プロセスによって、第１酸化層と第２酸化層との接合強度を向上させ、それにより、パッケージ歩留まりを向上させる。【選択図】図６

Description

本発明の実施例は、半導体の製造分野に関し、特にウェハレベルパッケージ方法及びパッケージ構造に関する。
超大規模集積回路の発展傾向に伴い、集積回路の特徴サイズが縮小し続けており、それに応じて集積回路のパッケージ技術に対する人々の要求が高まっている。従来のパッケージ技術は、ボールグリッドアレイパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、ＣＳＰ）、ウェハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ、ＷＬＰ）、三次元パッケージ（３Ｄ）及びシステムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＳｉＰ）などを含む。
現在、集積回路パッケージの低コスト、信頼性、高速化、高密度化という目的を満たすように、進んだパッケージ方法は、主にウェハレベルパッケージシステムインパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＷＬＰＳｉＰ）を用い、従来のシステムインパッケージに比べて、ウェハレベルパッケージシステムインパッケージは、ウェハーにおいてパッケージ集積製造プロセスを完了することにより、パッケージ構造の面積を大幅に減少させ、製造コストを低減させ、電気特性を最適化し、バッチ製造可能であるなどの利点を有し、作業負荷及び設備の要件を顕著に低下させることができる。
ウェハレベルパッケージシステムインパッケージは、主に物理的接続及び電気的な接続という２つの重要なプロセスを含み、通常、有機接合層（たとえば、ダイアタッチフィルム）を用いて前記デバイスウェハーと集積すべきチップとの物理的接続を実現し、貫通孔エッチングプロセス（たとえば、スルーシリコンビアエッチングプロセス）及びメッキ技術によって半導体デバイス間の電気的な接続を実現する。
本発明の実施例が解決する課題は、ウェハレベルパッケージ方法及びパッケージ構造を提供し、パッケージ歩留まりを向上させることである。
上記課題を解決するために、本発明の実施例によれば、第１チップが集積されるデバイスウェハーを提供するステップであって、前記デバイスウェハーは、前記第１チップが集積される第１正面と、前記第１正面と背向する第１背面とを含むステップと、前記第１正面に第１酸化層を形成するステップと、被接合面を有し集積すべき第２チップを提供するステップと、前記被接合面に第２酸化層を形成するステップと、支持基板を提供するステップと、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合するステップと、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合した後に、前記第２酸化層及び前記第１酸化層を介して、溶融接合プロセスを用いて前記第２チップと前記デバイスウェハーとを接合するステップと、前記第２チップと前記デバイスウェハーとを接合した後に、前記第２チップ及び前記デバイスウェハーに対して剥離処理を行うステップと、前記剥離処理の後に、前記第２チップを被覆するパッケージ層を前記第１酸化層上に形成するステップとを含むウェハレベルパッケージ方法が提供される。
任意選択的で、前記溶融接合プロセスを行うステップは、前記第１酸化層の表面及び前記第２酸化層の表面に対してプラズマ活性化処理、脱イオン水洗浄処理及び乾燥処理を順に行うステップと、前記乾燥処理を行った後に、前記第２チップと前記第１チップとの所定の相対位置関係に基づいて、前記第２酸化層及び前記第１酸化層を貼り合わせるように対向させて設けて、前記デバイスウェハー及び前記第２チップに接合圧力を印加し、予備接合処理を行うステップと、前記予備接合処理を行った後に、前記デバイスウェハー及び前記第２チップに対してアニーリング処理を行うステップとを含む。
任意選択的で、
前記被接合面上に前記第２酸化層を形成した後に、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合し、又は、前記第２チップの前記被接合面と背向する表面を前記支持基板に仮接合した後に、前記被接合面上に前記第２酸化層を形成する。
任意選択的で、前記パッケージ層を形成した後に、前記第１背面に対して薄型化処理を行うステップと、前記薄型化処理を行った後に、前記第１チップに電気的に接続される第１相互接続構造、及び前記第２チップに電気的に接続される第２相互接続構造を前記デバイスウェハー内に形成するステップをさらに含む。
任意選択的で、前記第１酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、前記第２酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、前記第１酸化層と第２酸化層との材料は、同じである。
任意選択的で、前記プラズマ活性化処理に用いられる反応ガスは、Ａｒ、Ｎ2、Ｏ2及びＳＦ6のうちの一つまたは複数を含む。
任意選択的で、前記プラズマ活性化処理のパラメータは、ＲＦ電力が２０Ｗ〜２００Ｗであり、プロセス圧力が０．１ｍＢａｒ〜１０ｍＢａｒであり、処理時間が０．１分間〜１０分間である。
任意選択的で、前記予備接合処理は、接合圧力が１ニュートン〜２０ニュートンであり、処理時間が１秒〜６０秒である。
任意選択的で、前記アニーリング処理は、プロセス温度が２００℃〜５００℃であり、プロセス時間が２０分間〜２００分間である。
任意選択的で、前記第１酸化層及び第２酸化層のうちのいずれかを形成するプロセスは、原子層堆積プロセス、低圧化学気相堆積プロセス、金属有機化学気相堆積、物理気相堆積プロセスまたはパルスレーザー堆積プロセスである。
任意選択的で、前記第２チップの前記被接合面と背向する表面を接着層または静電接合を介して前記支持基板上に仮接合する。
任意選択的で、前記第２チップは、パッドが形成される第２正面と、前記第２正面と背向する第２背面とを含み、前記被接合面が前記第２正面または第２背面である。
対応して、本発明によれば、第１チップが集積されるデバイスウェハーであって、前記第１チップが集積されるとともに第１酸化層が形成される第１正面と、前記第１正面と背向する第１背面とを含むデバイスウェハーと、前記デバイスウェハーに接合される第２チップであって、第２酸化層が形成される被接合面を有し、前記第２酸化層と前記第１酸化層とが溶融接合プロセスで接続される第２チップと、前記第２チップを被覆するように前記第１酸化層上に位置するパッケージ層と、を含むウェハレベルパッケージ構造がさらに提供される。
任意選択的で、前記ウェハレベルパッケージ構造は、前記デバイスウェハー内に位置するとともに、前記第１チップに電気的に接続される第１相互接続構造と、前記デバイスウェハー内に位置するとともに、前記第２チップに電気的に接続される第２相互接続構造とをさらに含む。
任意選択的で、前記第１酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、前記第２酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、前記第１酸化層と前記第２酸化層との材料は、同じである。
任意選択的で、前記第１酸化層の厚さは、１０００Å〜３００００Åであり、前記第２酸化層の厚さは、１０００Å〜３００００Åである。
任意選択的で、前記第２チップは、パッドが形成される第２正面と、前記第２正面と背向する第２背面とを含み、前記被接合面は、前記第２正面または第２背面である。
本発明の実施例は、デバイスウェハーの第１正面に第１酸化層を形成し、集積すべき第２チップの被接合面上に第２酸化層を形成した後、前記第２酸化層及び前記第１酸化層を介して、溶融接合プロセスを用いて前記第２チップとデバイスウェハーとを接合し、前記溶融接合プロセスの過程において、前記第１酸化層と第２酸化層との接触面を共有結合によって接合することができ、前記第１酸化ケイ素層と第２酸化ケイ素層とが高い接合強度を有し、接合プロセスの信頼性を向上させ、それにより、前記デバイスウェハーと第２チップとの接合強度を向上させ、これに対応してパッケージ歩留まりを向上させる。
任意選択的な技術案では、デバイスウェハーと第２チップとの電気的な接続を実現するために、前記第２チップとデバイスウェハーとを接合した後に、前記第１チップに電気的に接続される第１相互接続構造、及び前記第２チップに電気的に接続される第２相互接続構造を前記デバイスウェハー内に形成するステップをさらに含み、前記第２相互接続構造を形成するプロセスは、通常、貫通孔エッチングプロセスを含み、前記貫通孔エッチングプロセスでは、前記デバイスウェハー及び第２酸化層を順にエッチングし、前記第２酸化層が無機材料であり、デバイスウェハーの材料も無機材料であり、従って、前記第１酸化層及び第２酸化層を接合層として用いる技術案によって、さらに後続貫通孔エッチングプロセスの難易度の低減に寄与し、それにより、前記第２相互接続構造との電気的な接続性能の向上に寄与する。
本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。
従来のウェハレベルパッケージシステムインパッケージのパッケージ歩留まりが低い。分析によれば、その製造効率が低い原因は、以下のとおりである。
デバイスウェハーと集積すべきチップとは、通常、粘着層（たとえば、ダイアタッチフィルムまたはドライフィルム）を介して物理的接続されるが、前記粘着層の耐温性が低く、後続の製造プロセスでのプロセス温度が高すぎるとき、前記粘着層が不良になりやすいため、前記粘着層の接着性を低下させ、さらに、前記デバイスウェハー及び集積すべきチップが欠落してしまうという課題が生じて、ウェハレベルパッケージシステムインパッケージのパッケージ歩留まりに深刻な影響を与える。
前記技術課題を解決するために、本発明の実施例は、第１チップが集積されるデバイスウェハーを提供するステップであって、前記デバイスウェハーは、前記第１チップが集積される第１正面と、前記第１正面と背向する第１背面とを含むステップと、前記第１正面に第１酸化層を形成するステップと、被接合面を有する集積すべき第２チップを提供するステップと、前記被接合面上に第２酸化層を形成するステップと、支持基板を提供するステップと、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合するステップと、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合した後に、前記第２酸化層及び前記第１酸化層を介して、溶融接合プロセスを用いて前記第２チップとデバイスウェハーとを接合するステップと、前記第２チップとデバイスウェハーとを接合した後に、前記第２チップ及びキャリアウェハーに対して剥離処理を行うステップと、前記剥離処理の後に、前記第２チップに被覆されるパッケージ層を前記第１酸化層上に形成するステップとを含む、ウェハレベルパッケージ方法を提供する。
本発明の実施例は、デバイスウェハーの第１正面に第１酸化層を形成し、集積すべき第２チップの被接合面上に第２酸化層を形成した後に、前記第２酸化層及び前記第１酸化層を介して、溶融接合プロセスを用いて前記第２チップとデバイスウェハーとを接合し、前記溶融接合プロセスの過程において、前記第１酸化層と第２酸化層との接触面を共有結合によって接合することができ、前記第１酸化ケイ素層と第２酸化ケイ素層とが高い接合強度を有し、接合プロセスの信頼性を向上させ、それにより、前記デバイスウェハーと第２チップとの接合強度を向上させ、これに対応してパッケージ歩留まりを向上させる。
本発明の上記目的、特徴及び利点をより顕著かつ理解しやすくするために、以下、図面を用いて本発明の具体的な実施例について詳細に説明する。
図１〜図９は、本発明のウェハレベルパッケージ方法の一実施例での各ステップに対応する構成概略図である。
図１を参照し、第１チップ３１０が集積されるデバイスウェハー（ＣＭＯＳ Ｗａｆｅｒ）３００を提供し、前記デバイスウェハー３００は、前記第１チップ３１０が集積される第１正面３０１と、前記第１正面３０１と背向する第１背面３０２とを含む。
本実施例では、前記ウェハレベルパッケージ方法は、ウェハレベルパッケージシステムインパッケージを実現するために用いられ、前記デバイスウェハー３００は、後続のプロセスにおいて集積すべきチップに接合するために用いられる。
前記デバイスウェハー３００は、デバイス製作済みのウェハーであり、前記デバイスウェハー３００は、集積回路製作技術で製造されてもよく、たとえば、堆積、エッチングなどのプロセスにより、Ｎ型金属酸化膜半導体（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＮＭＯＳ）デバイス及びＰ型金属酸化膜半導体（Ｐ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＰＭＯＳ）デバイスなどのデバイスを半導体基板上に形成し、誘電体層、金属相互接続構造及び金属相互接続構造に電気的に接続されるパッドなどの構造を前記デバイス上に形成し、それにより、前記デバイスウェハー３００に少なくとも１つの第１チップ３１０を集積し、前記第１チップ３１０に第１パッド（Ｐａｄ）３２０を形成する。
なお、前記第１チップ３１０が複数ある場合、前記複数の第１チップ３１０は、同じタイプまたは異なるタイプのチップであってもよい。
ただし、容易に図示するために、本実施例では、前記デバイスウェハー３００に３つの第１チップ３１０が集積されることを例として説明するが、前記第１チップ３１０の数量が３つに限られない。
本実施例では、前記デバイスウェハー３００の半導体基板は、シリコン基板である。他の実施例では、前記半導体基板の材料は、さらに、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、砒化ガリウムまたはガリウム化インジウムなどの他の材料であってもよく、前記半導体基板は、さらに、絶縁体上シリコン基板又は絶縁体上ゲルマニウム基板などの他のタイプの基板であってもよい。前記半導体基板の材料は、プロセス需要を満たすまたは集積されやすい材料であってもよい。
本実施例では、前記デバイスウェハー３００は、前記第１チップ３１０が集積される第１正面３０１と、前記第１正面３０１と背向する第１背面３０２とを含み、前記第１正面３０１から前記第１パッド３２０を露出させる。前記第１パッド３２０は、前記デバイスウェハー３００のワイヤボンドパッド（Ｂｏｎｄ Ｐａｄ）であり、前記第１チップ３１０と他の回路との電気的な接続を実現するために用いられ、前記第１背面３０２とは、前記デバイスウェハー３００における、前記第１パッド３２０から離れる側の半導体基板の底部面である。
本実施例では、実際のプロセスの需要に応じて、前記デバイスウェハー３００の厚さＴ１が１０ミクロン〜１００ミクロンである。
続いて図１を参照し、前記第１正面３０１に第１酸化層３５０を形成する。
前記第１酸化層３５０は、後続の溶融接合（Ｆｕｓｉｏｎ Ｂｏｎｄｉｎｇ）プロセスの接合層として、前記デバイスウェハー３００と接合すべきチップとの間の物理的接続を実現するために用いられる。前記溶融接合プロセスの後に、前記デバイスウェハー３００と集積すべきチップとの間の接合強度が高い。
本実施例では、前記第１酸化層３５０の材料は、酸化ケイ素である。酸化ケイ素材料を選択することで、後続の溶融接合プロセスの過程において、前記デバイスウェハー３００と集積すべきチップをＳｉ−Ｏ−Ｓｉの共有結合によって接合することができ、ケイ素−酸素結合の結合エネルギーが大きいため、前記デバイスウェハー３００と集積すべきチップとの接合強度をさらに向上させることに寄与し、酸化ケイ素材料は、高いプロセス互換性を有し、さらにプロセスに一般的に使用されている、コストが低い材料であるため、酸化ケイ素材料を選択することで、プロセスの難易度及びプロセスコストの低減に寄与し、形成されるパッケージ構造の性能への影響の低減に寄与する。他の実施例では、前記第１酸化層は、さらに、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであってもよい。
具体的には、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）プロセスを用いて前記第１酸化層３５０を形成する。原子層堆積プロセスとは、気相前駆体を交互にパルスで反応キャビティ内に導入し、堆積すべきベースに化学吸着して表面反応が生じる堆積プロセスである。原子層堆積プロセスによって、前記第１酸化層３５０が原子層の形態で前記第１正面３０１に形成され、従って、堆積レートの均一性、前記第１酸化層３５０の厚さ均一性及び前記第１酸化層３５０における構造均一性の向上に寄与し、前記第１酸化層３５０が良好な被覆能力を有し、原子層堆積プロセスのプロセス温度が通常低く、従って、さらに、サーマルバジェット（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）を減少させ、ウェハー歪み（Ｗａｆｅｒ Ｄｉｓｔｏｒｔｉｏｎ）、デバイスの性能偏差の確率を低下させることに寄与する。
他の実施例では、前記第１酸化層の材料に基づいて、前記第１酸化層を形成するプロセスは、さらに、低圧化学気相堆積（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＬＰＣＶＤ）プロセス、金属有機化学気相堆積（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ）プロセス、物理気相堆積（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）プロセスまたはパルスレーザー堆積（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＬＤ）プロセスであってもよい。
図２を参照し、被接合面（図示せず）を有する集積すべき第２チップ２００を提供する。
前記第２チップ２００は、ウェハレベルパッケージシステムインパッケージでの集積すべきチップとして用いられ、前記第２チップ２００の数量が少なくとも１つであるとともに、前記第１チップ３１０（図１に示す）の数量と同じである。
前記第２チップ２００は、能動素子、受動素子、微小電気機械システム、光学素子などの素子のうちの１種または複数種であってもよい。具体的には、前記第２チップ２００は、記憶チップ、通信チップ、プロセスチップ、フラッシュメモリチップまたはロジックチップであってもよい。他の実施例では、前記第２チップは、さらに、他の機能チップであってもよい。
本実施例では、前記ウェハレベルパッケージシステムインパッケージは、異なる機能の複数の第２チップ２００を１つのパッケージ構造に組合せるために用いられる、従って、前記複数の第２チップ２００は、異なる機能タイプの複数のウェハーを切断することで取得される。他の実施例では、実際のプロセスの需要に応じて、前記複数の第２チップの機能タイプは、さらに同じであってもよい。
複数の第２チップ２００を前記デバイスウェハー３００（図１に示す）に集積し、前記デバイスウェハー３００においてパッケージ集積製造プロセスを完了することにより、パッケージ構造の面積を大幅に減少させ、製造コストを低減させ、電気特性を最適化させ、バッチ製造可能であるなどの利点を有し、作業負荷及び設備の要件を顕著に低下させることができる。
なお、本実施例のウェハレベルパッケージ方法は、ヘテロ集積を実現するために用いられ、従って、前記複数の第２チップ２００は、シリコンウェハーで製造されるチップである。他の実施例では、前記第２チップは、他の材質で形成されるチップであってもよい。
ただし、容易に図示するために、本実施例では、前記第２チップ２００の数量が３つであることを例として説明するが、前記第２チップ２００の数量が３つに限られない。
前記第２チップ２００は、集積回路製作技術で製造されてもよく、前記第２チップ２００は、通常、半導体基板上に形成されるＮＭＯＳデバイスまたはＰＭＯＳデバイスなどのデバイスを含み、誘電体層、金属相互接続構造及びパッドなどの構造をさらに含む。
本実施例では、前記第２チップ２００は、第２パッド２１０が形成される第２正面２０１と、前記第２正面２０１と背向する第２背面２０２とを含み、前記第２正面２０１から前記第２パッド２１０を露出させる。前記第２パッド２１０は、ワイヤボンドパッドであり、前記第２チップ２００と他の回路との電気的な接続を実現するために用いられ、前記第２背面２０２とは、前記第２チップ２００における、前記第２パッド２１０から離れる側の半導体基板の底部面である。
本実施例では、前記第２チップ２００の被接合面が前記第２正面２０１であり、すなわち、この後、前記第２正面２０１を前記デバイスウェハー３００に対向させ、それにより、この後、前記デバイスウェハー３００を貫通するとともに、前記第２チップ２００に電気的に接続される相互接続構造（たとえば、スルーシリコンビアの相互接続構造）を形成するとき、前記相互接続構造の厚さを減少させることに寄与し、前記相互接続構造を形成するプロセスの難易度を低減させ、プロセスコストを低減させることに寄与する。他の実施例では、実際のプロセスの需要に応じて、前記被接合面は、さらに、前記第２背面であってもよく、すなわち、この後、前記第２背面を前記デバイスウェハーに対向させる。
続いて図２を参照し、前記被接合面（図示せず）上に第２酸化層２５０を形成する。
前記第２酸化層２５０は、後続の溶融接合プロセスの接合層として、前記デバイスウェハー３００（図１に示す）と前記第２チップ２００との間の物理的接続を実現するために用いられ、それにより、前記第２チップ２００と前記デバイスウェハー３００との接合強度を顕著に向上させる。
また、この後、前記デバイスウェハー３００を貫通するとともに、前記第２チップ２００に電気的に接続される相互接続構造を形成するとき、前記相互接続構造を形成するプロセスは、通常、貫通孔エッチングプロセスを含み、前記貫通孔エッチングプロセスでは、前記デバイスウェハー３００及び第２酸化層２５０を順にエッチングし、前記第２酸化層２５０が無機材料であり、デバイスウェハー３００の材料も無機材料であるため、有機粘着層を接合層として用いる技術案に比べて、前記第２酸化層２５０を接合層として用いる技術案によって、さらに後続の貫通孔エッチングプロセスの難易度を低減させることに寄与し、前記貫通孔エッチングプロセスの後、前記第２酸化層２５０内のエッチング穴径が大きすぎるという課題を回避することができ、それにより、前記貫通穴構造との電気的な接続性能の向上に寄与する。
本実施例では、前記第２酸化層２５０は、材料が前記第１酸化層３５０の材料と同じであり、それにより、前記第２酸化層２５０と第１酸化層３５０との接合強度をさらに向上させることに寄与する。具体的には、原子層堆積プロセスを用いて前記第２酸化層２５０を形成し、前記第２酸化層２５０の材料が酸化ケイ素である。
他の実施例では、前記第２酸化層は、さらに、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであってもよく、前記第２酸化層を形成するプロセスは、さらに、前記第２酸化層の材料に応じて、低圧化学気相堆積プロセス、金属有機化学気相堆積プロセス、物理気相堆積プロセスまたはパルスレーザー堆積プロセスであってもよい。
前記第２酸化層２５０についての具体的な説明は、前記第１酸化層３５０についての前記関連する説明を参照することができ、本実施例では、ここで繰り返し説明しない。
本実施例では、前記第２チップ２００の被接合面が前記第２正面２０１であり、これに対応して、前記第２酸化層２５０が前記第２正面２０１上に形成される。他の実施例では、前記被接合面が第２背面である場合、前記第２酸化層が前記第２背面上に対応して形成される。
なお、前記複数の第２チップ２００がウェハーを切断することで取得され、従って、前記第２酸化層２５０の形成効率及び形成品質を向上させるために、前記第２チップ２００が集積されるウェハー上に前記第２酸化層２５０を形成した後、前記第２酸化層２５０が形成されるウェハーを切断することで、前記第２酸化層２５０が形成される第２チップ２００を取得する。
続いて図２を参照し、支持基板１００を提供し、前記第２チップ２００の前記接合すべき面（図示せず）と背向する表面を前記支持基板１００上に仮接合する。
前記支持基板１００は、前記複数の第２チップ２００に対して支持役割を果たすために用いられ、それにより、後続のプロセスを容易に行い、後続のプロセスの操作可能性を向上させ、仮接合（Ｔｅｍｐｏｒａｒｙ Ｂｏｎｄｉｎｇ）によって、この後、前記第２チップ２００と支持基板１００とを容易に分離することができる。
本実施例では、前記支持基板１００は、キャリアウェハー（Ｃａｒｒｉｅｒ Ｗａｆｅｒ）である。具体的には、前記支持基板１００は、半導体基板（たとえば、シリコン基板）、有機ガラスウェハー、無機ガラスウェハー、樹脂ウェハー、半導体材料ウェハー、酸化物結晶ウェハー、セラミックウェハー、金属ウェハー、有機プラスチックウェハー、無機酸化物ウェハーまたはセラミック材料ウェハーであってもよい。
本実施例では、前記支持基板１００上に接着層１５０が形成され、前記第２チップ２００の前記被接合面と背向する表面が前記接着層１５０を介して前記支持基板１００上に仮接合される。
具体的には、前記接着層１５０は、ダイアタッチフィルム（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ、ＤＡＦ）及びドライフィルム（Ｄｒｙ Ｆｉｌｍ）のうち１種または２種である。
ドライフィルムは、半導体チップのパッケージまたはプリント基板の製造に用いられた、粘性を有するフォトレジスト膜であり、ドライフィルムフォトレジストの製造は、無溶媒型フォトレジストをポリエステルベース上にコーティングし、次にポリエチレンフィルムを被覆することであり、使用するとき、ポリエチレンフィルムを剥がし、無溶媒型フォトレジストをベースに押し、露光現像処理によれば、前記ドライフィルムフォトレジスト内にパターンを形成することができる。
ダイアタッチフィルムは、半導体パッケージプロセスにおいて半導体チップとパッケージ基板、チップとチップを接続する超薄型フィルム接着剤であり、高い信頼性及び使用しやすいプロセス性を有し、半導体パッケージの積層化及び薄型化の実現に寄与する。
なお、他のいくつかの実施例では、前記第２チップ２００の前記被接合面と背向する表面がさらに静電接合を介して前記支持基板上に仮接合されてもよい。静電接合技術は、いかなる接着剤も使用せずに接合する方法であり、接合過程において、接合しようとする第２チップ及び支持基板をそれぞれ異なる電極に接続し、電圧作用で第２チップ及び支持基板の表面に電荷を形成し、前記第２チップと支持基板の表面での電荷の電気特性が異なり、それにより、第２チップと支持基板との接合過程において大きい静電引力が生じ、両者の物理的接続を実現する。
本実施例では、前記第２チップ２００の被接合面が前記第２正面２０１であり、これに対応して、前記接着層１５０を介して前記第２チップ２００の第２背面２０２を前記支持基板１００上に仮接合する。他の実施例では、前記第２チップの被接合面が第２背面である場合、前記接着層を介して前記第２チップの第２正面を前記支持基板上に仮接合する。
本実施例では、前記第２チップ２００の被接合面上に前記第２酸化層２５０を形成した後、前記第２チップ２００の前記被接合面と背向する表面を前記支持基板１００上に仮接合し、それにより、前記第２酸化層２５０を形成するプロセスの難易度を簡単にすることに寄与する。
他の実施例では、実際のプロセスの状況に応じて、さらに、前記第２チップの前記被接合面と背向する表面を前記支持基板に仮接合した後、前記被接合面上に前記第２酸化層を形成してもよい。
図３〜図４を参照し、前記第２チップ２００の前記被接合面（図示せず）と背向する表面を前記支持基板１００上に仮接合した後、前記第２酸化層２５０及び前記第１酸化層３５０を介して、溶融接合プロセスを用いて前記第２チップ２００とデバイスウェハー３００とを接合する。
溶融接合は、主に界面化学力で接合するプロセスである。前記溶融接合プロセスの過程において、前記第１酸化層３５０及び第２酸化層２５０の表面に不飽和結合のＳｉ原子を形成し、共有結合の結合を実現することができ、従って、前記溶融接合プロセスによって、前記第１酸化層３５０と第２酸化層２５０との接触面を共有結合によって接合することができ、前記第１酸化層３５０と第２酸化層２５０とが高い接合強度を有し、それにより、接合プロセスの信頼性を向上させ、前記デバイスウェハー３００と第２チップ２００との接合強度をさらに向上させ、前記接合強度への後続のプロセスの影響が小さく、これに対応して、パッケージ歩留まりを向上させる。
具体的には、図３及び図４を参照し、前記溶融接合プロセスのステップは、前記第１酸化層３５０の表面（図３に示す）及び第２酸化層２５０（図４に示す）の表面に対してプラズマ活性化処理１１０を行うステップを含む。
一方、前記プラズマ活性化処理１１０によって、前記第１酸化層３５０及び第２酸化層２５０の表面の汚染物及び不純物などがガス状になり、プラズマシステムの真空ポンプから排出され、それにより、汚染物及び不純物を除去する役割を果たし、たとえば金属汚染及び有機汚染物を良好に除去することができる。
他方、前記プラズマ活性化処理１１０のプラズマが前記第１酸化層３５０の表面及び第２酸化層２５０の表面に衝撃し、安定しない非ブリッジ接続の酸素原子にエネルギーを与え、前記酸素原子が結合された原子から離れ、それにより、この後、前記第１酸化層３５０と第２酸化層２５０との接触面に共有結合を形成することに良好な基礎を提供する。
本実施例では、前記第１酸化層３５０及び第２酸化層２５０の材料は、酸化ケイ素であり、従って、前記プラズマ活性化処理１１０の後、前記第１酸化層３５０及び第２酸化層２５０の表面に不飽和結合のＳｉ原子を形成する。
前記プラズマ活性化処理１１０に用いられる反応ガスは、Ａｒ、Ｎ2、Ｏ2及びＳＦ6のうちの１種または複数種を含んでもよい。
本実施例では、前記プラズマ活性化処理１１０に用いられる反応ガスは、Ｏ2であり、すなわち、前記プラズマ活性化処理１１０は、酸素プラズマ活性化処理である。
前記プラズマ活性化処理１１０のＲＦ電力は、小さすぎたり大きすぎたりしてはならない。前記プラズマ活性化処理１１０の過程において、ＲＦ電力源の生じたＲＦ電場を利用して電子を加速し、各電子を反応気体分子と衝撃させて運動エネルギーを移し、それにより、各反応気体分子がイオン化されてプラズマを生じる。
ＲＦ電力が小さすぎると、前記反応ガスがプラズマ化されにくく、プラズマが足らず、プラズマ安定性が低くなるという問題を引き起こしやすく、そのため、前記プラズマ活性化処理１１０の効果を低下させ、さらに前記第１酸化層３５０と第２酸化層２５０とのこの後の接合強度の低下を招いてしまい、前記ＲＦ電力が大きすぎると、前記反応ガスがプラズマされた後に取得される運動エネルギーが大きすぎ、前記第１酸化層３５０及び第２酸化層２５０への衝撃作用が強すぎることを招きやすく、それにより、前記第１酸化層３５０及び第２酸化層２５０の表面を破損しやすくなり、前記第１酸化層３５０及び第２酸化層２５０の表面に微小欠陥（Ｍｉｃｒｏ−ｄｅｆｅｃｔ）を形成し、後続のアニーリング処理の後にアニーリングによる欠けが生じやすく、逆に、前記第１酸化層３５０と第２酸化層２５０とのこの後の接合強度の低下を招きやすく、ＲＦ電力が大きすぎると、多すぎるエネルギーを消費するため、プロセスコストを増加させてしまう。
このため、本実施例では、前記プラズマ活性化処理１１０のＲＦ電力が２０Ｗ〜２００Ｗである。
前記プラズマ活性化処理１１０のプロセス圧力は、小さすぎたり大きすぎたりしてはならない。前記プロセス圧力が前記ＲＦ電力に影響を与え、前記プロセス圧力が大きければ、プラズマの平均自由行程が短くなり、前記プラズマ間が衝撃する確率が大きくなり、それにより、前記プラズマ活性化処理１１０の効果が低くなってしまい、これに対応して、前記プラズマ活性化処理１１０の効果を確保するために、所要のＲＦ電力が高くなり、また、前記プロセス圧力が小さすぎると、前記プラズマの安定性を低下させやすく、これに対応して、プラズマの不安定さの抑制に必要なＲＦ電力が高くなる。
このため、本実施例では、前記プラズマ活性化処理１１０のＲＦ電力に基づいて、前記プロセス圧力をマッチングする数値範囲に調整する。具体的には、前記プロセス圧力が０．１ｍＢａｒ〜１０ｍＢａｒである。
前記プラズマ活性化処理１１０の処理時間は、短すぎたり長すぎたりしてはならない。前記処理時間が短すぎると、ＲＦ電力及び反応ガスの流量が一定の場合に、前記プラズマ活性化処理１１０の効果も低くなり、それにより、前記第１酸化層３５０と第２酸化層２５０とのこの後の接合強度を低下させてしまい、前記処理時間が長すぎると、前記第１酸化層３５０及び第２酸化層２５０の表面を破損しやすいため、前記第１酸化層３５０及び第２酸化層２５０の表面に微小欠陥を形成し、処理時間が長すぎると、さらに、過剰のヒドロキシ基が生じ、後続のアニーリング処理の後に、過剰の副産物（Ｈ2Ｏ及びＨ2など）が生じやすく、それにより、アニーリングによる欠けが生じ、逆に、前記第１酸化層４３５０と第２酸化層２５０とのこの後の接合強度を低下させやすく、また、プロセス時間が長すぎると、プロセスコストの増加を招きやすい。このため、本実施例では、前記プラズマ活性化処理１１０の処理時間が０．１分間〜１０分間である。
本実施例では、前記プラズマ活性化処理１１０のＲＦ電力、プロセス圧力、反応ガスの流量及び処理時間を合理的な範囲に統括的に設定し、それにより、処理効率及び安定性を向上させ、プロセスコストを低減させるとともに、前記第１酸化層３５０と第２酸化層２５０との活性化効果を向上させる。
本実施例では、前記溶融接合プロセスのステップは、前記プラズマ活性化処理１１０（図３及び図４に示す）の後に、前記第１酸化層３５０の表面及び第２酸化層２５０の表面を脱イオン水で洗浄処理するステップと、前記脱イオン水による予備洗浄処理の後に、第１酸化層３５０の表面及び第２酸化層２５０の表面に対して乾燥処理を行うステップとをさらに含む。
前記脱イオン水洗浄処理及び乾燥処理によって、前記第１酸化層３５０及び第２酸化層２５０の表面品質を向上させ、それにより、前記第１酸化層３５０と第２酸化層２５０のとの接合強度を向上させる。
具体的には、脱イオン水を用いて前記第１酸化層３５０及び第２酸化層２５０の表面を洗浄することで、前記脱イオン水洗浄処理が完了され、前記脱イオン水洗浄処理の後に、Ｎ2を用いて前記第１酸化層３５０及び第２酸化層２５０を吹くことで、前記乾燥処理が完了される。
図５を参照し、本実施例では、前記溶融接合プロセスのステップは、前記乾燥処理の後に、前記第２チップ２００及び第１チップ３１０の予め設定される相対位置関係に基づいて、前記第２酸化層２５０と第１酸化層４５０とを対向して設けて、貼り合わせ、前記デバイスウェハー３００及び第２チップ２００に接合圧力を印加し、予備接合処理１２０を行うステップとをさらに含む。
前記プラズマ活性化処理１１０の後に、前記第１酸化層３５０及び第２酸化層２５０の表面に不飽和結合のＳｉ原子を形成し、従って、前記予備接合処理１２０によって、前記第１酸化層３５０と第２酸化層２５０とが界面の化学結合で連結される。
本実施例では、実際のプロセスの需要に応じて、前記第２酸化層２５０と第１酸化層３５０とを対向して設けて、貼り合わせた後に、前記第２チップ２００が対応する第１チップ３１０と上下に１つずつ対応し、前記第１酸化層３５０での前記第２チップ２００及び第１チップ３１０の投影が相互にずれており、前記デバイスウェハー３００の第１背面３０２、及び前記支持基板１００の前記第２チップ２００と背向する表面に接合圧力を印加して、予備接合処理１２０を行う。
前記第２チップ２００の第２背面２０２を前記支持基板１００に仮接合してから、前記予備接合処理１２０を行うことで、前記複数の第２チップ２００の受力均一性の向上に寄与し、直接前記第２チップ２００に接合圧力を印加する技術案に比べて、前記予備接合処理１２０による前記第２チップ２００への破損の低減に寄与する。
なお、前記予備接合処理１２０の接合圧力を増加させることで、前記第１酸化層３５０と第２酸化層２５０との界面の化学結合の連結効果及び強度の向上に寄与するが、前記接合圧力が大きすぎると、逆に、前記デバイスウェハー３００、第１酸化層３５０、第２酸化層２５０及び第２チップ２００へ悪影響を与えやすくなり、たとえば、歪みの問題などが生じる。このため、本実施例では、前記第１酸化層３５０と第２酸化層２５０が界面の化学結合の連結を効果的に実現するとともに、プロセスリスクを低下させるために、前記予備接合処理１２０の接合圧力が１ニュートン〜２０ニュートンである。
ただし、前記予備接合処理１２０の処理時間を延長させることにより、前記第１酸化層３５０と第２酸化層２５０との接触面の化学結合の連結効果及び強度の向上に寄与し、しかし、前記処理時間が長すぎると、逆に、プロセス時間の浪費、効率の低下を招いてしまう。このため、本実施例では、前記第１酸化層３５０と第２酸化層２５０が界面の化学結合の連結を効果的に実現するとともに、プロセス効率を向上させるために、前記予備接合処理１２０の処理時間が１秒〜６０秒である。
本実施例では、前記溶融接合プロセスのステップは、前記予備接合処理１２０の後に、前記デバイスウェハー３００及び第２チップ２００に対してアニーリング処理を行うステップをさらに含む。
前記アニーリング処理によって、前記第１酸化層３５０と第２酸化層２５０との接触面が脱水縮合反応し、それにより、前記第１酸化層３５０と第２酸化層２５０がＳｉ−Ｏ−Ｓｉの共有結合の結合を形成し、ケイ素−酸素結合の結合エネルギーが大きいため、前記第１酸化層３５０と第２酸化層２５０との接合強度をさらに向上させる。
前記アニーリング処理のプロセス温度は、低すぎたり高すぎたりしてはならない。前記プロセス温度が低すぎると、脱水縮合反応の効果を低下させやすく、前記第１酸化層３５０と第２酸化層２５０との接合強度を向上させることに不利であり、前記プロセス温度が高すぎると、前記デバイスウェハー３００及び第２チップ２００内に形成されるデバイスの性能へ悪影響を与えやすい。このため、本実施例では、前記アニーリング処理のプロセス温度が２００℃〜５００℃である。
本実施例では、前記アニーリング処理のプロセス温度が低く、従って、デバイスウェハー３００及び第２チップ２００内に形成されるデバイスの性能への影響を減少させることに寄与する。
前記アニーリング処理のプロセス時間は、短すぎたり長すぎたりしてはならない。前記プロセス時間が短すぎると、前記脱水縮合反応を十分に行うことが困難であり、それにより、前記第１酸化層３５０と第２酸化層２５０との接合強度を向上させることに不利であり、前記プロセス時間が長すぎると、逆に、プロセス時間の浪費、効率低下の問題を引き起こし、前記デバイスウェハー３００及び第２チップ２００をアニーリング環境に長い間放置すると、プロセスリスクが増加してしまう。このため、本実施例では、前記アニーリング処理のプロセス時間が２０分間〜２００分間である。
本実施例では、前記アニーリング処理のプロセス温度及びプロセス時間を合理的な範囲に統括的に設定し、それにより、接合強度を向上させるとともに、副作用の発生確率を低下させる。
なお、前記第２チップ２００は、数量が複数であるとともに、相互に独立し、従って、前記溶融接合プロセスの過程において、前記支持基板１００は、前記複数の第２チップ２００に対して支持役割を果たすために用いられ、前記第２チップ２００が欠落する確率を低下させ、さらに前記溶融接合プロセスを容易に行う。
このため、図６を参照し、前記第２チップ２００とデバイスウェハー３００とを接合した後、前記第２チップ２００と支持基板１００（図５に示す）に対して剥離（Ｄｅ−ｂｏｎｄｉｎｇ）処理を行い、それにより、前記第２チップ２００と支持基板１００を分離させて、前記支持基板１００及び接着層１５０（図５に示す）を除去する。
具体的には、前記剥離処理のプロセスは、化学的腐食、機械的剥離、機械的研磨、熱ベーキング、紫外線照射、レーザーアブレーション、化学的機械的研磨及び湿式剥離のうちの１種または複数種であってもよく、前記粘着層１５０の材料に応じて適宜なプロセスを選択してもよい。
図７を参照し、前記剥離処理の後に、前記第２チップ２００に被覆されるパッケージ層４００を前記第１酸化層３５０上に形成する。
前記パッケージ層４００は、前記第２チップ２００及び第１酸化層３５０に被覆され、密封及び防水の役割を果たし、前記第１チップ３１０及び第２チップ２００を保護することができ、それにより、前記第１チップ３１０及び第２チップ２００が破損、汚染または酸化される確率を低下させ、さらに取得されるパッケージ構造の性能を最適化させることに寄与する。
また、前記第２チップ２００に被覆されるパッケージ層４００を前記第１酸化層３５０上に形成した後、前記パッケージ層４００が前記第１酸化層３５０と接触し、パッケージ層４００の吸水率及び化学安定性が高いため、パッケージ構造の良率及び信頼性をさらに向上させることに寄与する。
また、前記パッケージ層４００が前記溶融接合プロセスの後に形成され、従って、前記溶融接合プロセスにおいてアニーリング処理のプロセス温度が前記パッケージ層４００に悪影響を与えることを回避し、前記パッケージ層４００の品質及び性能を確保することができる。
本実施例では、前記パッケージ層４００の材料は、エポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、粘着性が高く、耐食性が高く、電気特性に優れ及びコストが低いなどの利点を有し、従って、電子デバイス及び集積回路のパッケージ材料として広く用いられている。
本実施例では、射出成形プロセスによって、液体のモールドコンパウンド又は固体のモールドコンパウンドを用い、前記パッケージ層４００を形成する。具体的には、前記射出成形プロセスは、ホットプレス射出成形プロセスであってもよい。
本実施例では、前記パッケージ層４００の形状がウェハー状であってもよく、前記ウェハー状パッケージ層４００の直径が前記デバイスウェハー３００の直径と同じである。他の実施例では、前記パッケージ層は、他の適宜な形状であってもよい。
図８を参照し、前記パッケージ方法は、前記パッケージ層４００を形成した後、前記デバイスウェハー３００の第１背面３０２に対して薄型化処理を行うステップをさらに含む。
前記第１背面３０２に対して薄型化処理を行うことで、前記デバイスウェハー３００の厚さを減少させ、それにより、前記デバイスウェハー３００の放熱効果を改善し、後続のパッケージ製造プロセスの実行に寄与し、パッケージ後に取得されるパッケージ構造の全体厚さを減少させ、それにより、前記パッケージ構造の性能を向上させる。
本実施例では、前記薄型化処理に用いられるプロセスは、背部研磨プロセス、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）プロセス及びウエットエッチングプロセスのうちの１種または複数種であってもよい。
前記薄型化処理の停止位置を効果的に制御するために、前記デバイスウェハー３００の製造プロセスにおいて、通常、前記停止位置を制限するためのディープトレンチ分離構造を前記デバイスウェハー３００の半導体基板内に形成することで、前記薄型化処理を前記ディープトレンチ分離構造の底部に停止する。
他の実施例では、さらに前記デバイスウェハーの製造プロセスにおいて、中性のドーピングイオン（たとえば、酸素イオン及び窒素イオンのうち１種または２種）を用いて前記デバイスウェハー３００の半導体基板内に停止領域を形成してもよく、それにより、前記薄型化処理を前記停止領域の底部に停止する。
他の実施例では、前記デバイスウェハーの半導体基板が絶縁体上シリコン基板又は絶縁体上ゲルマニウム基板である場合、さらに前記半導体基板の底部基板層に対して薄型化処理を行ってもよく、それにより、前記絶縁体層の底部に良好に停止することができる。
なお、前記薄型化処理の後に、前記デバイスウェハー３００の厚さは、薄すぎたり厚すぎたりしてはならない。前記デバイスウェハー３００の厚さが薄すぎると、前記デバイスウェハー３００の機械的性質が低く、前記デバイスウェハー３００内に形成されるデバイスなどの構造に対して悪影響を生じやすく、前記デバイスウェハー３００の厚さが薄すぎると、形成されるパッケージ構造の性能を向上させることに不利である。このため、本実施例では、前記薄型化処理の後に、前記デバイスウェハー３００の厚さが５μｍ〜１０μｍである。
図９を参照し、前記薄型化処理の後に、前記デバイスウェハー３００内に前記第１チップ３１０に電気的に接続される第１相互接続構造４１０、及び前記第２チップ２００に電気的に接続される第２相互接続構造４２０を形成する。
前記第１相互接続構造４１０及び第２相互接続構造４２０によって、前記第１チップ３１０及び第２チップ２００と他の回路との電気的な接続、及び前記第１チップ３１０と第２チップ２００との電気的な接続を実現する。
本実施例では、前記第１相互接続構造４１０及び第２相互接続構造４２０がスルーシリコンビア相互接続構造であり、すなわち、前記第１相互接続構造４１０及び第２相互接続構造４２０がスルーシリコンビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）エッチングプロセス及びメッキプロセスにより形成される。具体的には、前記第１相互接続構造４１０と前記第１チップ３１０内の金属相互接続構造とが電気的に接続され、前記第２相互接続構造４２０と前記第２チップ２００内の第２パッド２１０とが電気的に接続される。
本実施例では、前記第１相互接続構造４１０及び第２相互接続構造４２０の材料は、銅である。他の実施例では、前記第１相互接続構造及び第２相互接続構造の材料は、さらに、アルミニウム、タングステン及びチタンなどの導電性材料であってもよい。
対応して、本発明は、ウェハレベルパッケージ構造をさらに提供する。続いて図９を参照し、本発明のウェハレベルパッケージ構造の一実施例の構成概略図が示される。
前記ウェハレベルパッケージ構造は、第１チップ３１０が集積されるデバイスウェハー３００であって、前記デバイスウェハー３００は、前記第１チップ３１０が集積される第１正面３０１と、前記第１正面３０１と背向する第１背面３０２とを含み、前記第１正面３０１に第１酸化層３５０が形成されるデバイスウェハー３００と、前記デバイスウェハー３００に接合される第２チップ２００であって、前記第２チップ２００は、被接合面（図示せず）を有し、前記被接合面上に第２酸化層２５０が形成され、前記第２酸化層２５０と前記第１酸化層３５０とが溶融接合プロセスで接続される第２チップ２００と、前記第１酸化層３５０に位置するとともに、前記第２チップ２００に被覆されるパッケージ層４００とを備える。
本実施例では、前記ウェハレベルパッケージ構造がウェハレベルシステムパッケージ構造であり、それにより、前記パッケージ構造の面積を大幅に減少させ、製造コストを低減させ、電気特性を最適化させ、バッチ製造可能であるなどの利点を有し、作業負荷及び設備の要件を顕著に低下させることができる。
前記デバイスウェハー３００は、デバイス製作済みのウェハーであり、前記デバイスウェハー３００は、半導体基板上に位置するＮＭＯＳデバイス及びＰＭＯＳデバイスなどのデバイスを含んでもよく、さらに誘電体層、金属相互接続構造及び前記金属相互接続構造に電気的に接続されるパッドなどの構造を含んでもよい。従って、前記デバイスウェハー３００に少なくとも１つの第１チップ３１０が集積され、前記第１チップ３１０に第１パッド３２０が形成される。
本実施例では、前記デバイスウェハー３００は、前記第１チップ３１０が集積される第１正面３０１と、前記第１正面３０１と背向する第１背面３０２とを含み、前記第１正面３０１から前記デバイスウェハー３００の第１パッド３２０を露出させる。前記第１背面３０２とは、前記デバイスウェハー３００における、前記第１パッド３２０から離れる側の半導体基板の底部面である。
本実施例では、前記デバイスウェハー３００の厚さが５μｍ〜１０μｍである。前記デバイスウェハー３００の厚さが薄いため、前記デバイスウェハー３００の放熱効果を改善することができ、パッケージ製造プロセスの実行に寄与し、前記パッケージ構造の全体厚さを減少させ、それにより、前記パッケージ構造の性能を向上させる。
前記デバイスウェハー３００についての具体的な説明は、前述した実施例での対応する説明を参照することができ、本実施例では、ここで繰り返し説明しない。
前記第２チップ２００の数量が少なくとも１つであり、前記第２チップ２００の数量が前記第１チップ３１０の数量と同じである。前記第２チップ２００は、能動素子、受動素子、微小電気機械システム、光学素子などの素子のうちの１種または複数種であってもよい。具体的には、前記第２チップ２００は、記憶チップ、通信チップ、プロセスチップ、フラッシュメモリチップまたはロジックチップであってもよい。他の実施例では、前記第２チップは、さらに、他の機能チップであってもよい。
本実施例では、前記第２チップ２００の数量が複数であり、前記複数の第２チップ２００は、異なる機能タイプの複数のウェハーを切断することで取得される。他の実施例では、実際のプロセスの需要に応じて、前記複数の第２チップの機能タイプは、さらに同じであってもよい。
本実施例では、実際のプロセスの需要に応じて、前記第２チップ２００が対応する第１チップ３１０と上下に１つずつ対応し、前記第１酸化層３５０での前記第２チップ２００及び第１チップ３１０の投影が相互にずれている。
前記第２チップ２００は、集積回路製作技術で製造されてもよく、前記第２チップ２００は、通常、半導体基板に形成されるＮＭＯＳデバイスまたはＰＭＯＳデバイスなどのデバイスを含み、誘電体層、金属相互接続構造及びパッドなどの構造をさらに含む。
具体的には、前記第２チップ２００は、第２パッド２１０が形成される第２正面２０１と、前記第２正面２０１と背向する第２背面２０２とを含み、前記第２正面２０１から前記第２パッド２１０を露出させる。前記第２背面２０２とは、前記第２チップ２００における、前記第２パッド２１０から離れる側の半導体基板の底部面である。
本実施例では、前記第２チップ２００の被接合面が前記第２正面２０１であり、すなわち、前記第２正面２０１が前記デバイスウェハー３００に向いており、これに対応して、前記ウェハレベルパッケージ構造の製造過程において、相互接続構造（たとえば、スルーシリコンビア相互接続構造）を形成するプロセスの難易度を低減させ、プロセスコストを低減させることに寄与し、さらに、前記相互接続構造の厚さの減少に寄与する。他の実施例では、前記被接合面は、実際のプロセスの需要に応じて、さらに、前記第２背面であってもよい。
前記第２チップ２００についての具体的な説明は、前述した実施例での対応する説明を参照することができ、本実施例では、ここで繰り返し説明しない。
前記第２酸化層２５０と前記第１酸化層３５０とが溶融接合プロセスにより接続され、前記デバイスウェハー３００と前記第２チップ２００との間の物理的接続を実現するために用いられる。
溶融接合は、主に界面化学力で接合するプロセスであり、前記第１酸化層３５０と第２酸化層２５０との接触面を共有結合によって接続し、従って、前記第１酸化層３５０と第２酸化層２５０とが高い接合強度を有し、それにより、前記ウェハレベルパッケージ構造の製造効率の向上に寄与する。
また、前記ウェハレベルパッケージ構造の製造過程において、通常、貫通孔エッチングプロセスが含まれ、前記貫通孔エッチングプロセスでは、前記デバイスウェハー３００及び第２酸化層２５０を順にエッチングするため、前記第２酸化層２５０が無機材料であり、デバイスウェハー３００の材料も無機材料であり、従って、有機粘着層を接合層として用いる技術案に比べて、前記第２酸化層２５０を接合層として用いる技術案によって、さらに前記貫通孔エッチングプロセスの難易度の低減に寄与し、前記貫通孔エッチングプロセスの後に、前記第２酸化層２５０内のエッチング穴径が大きすぎるという課題を回避でき、それにより、前記貫通穴構造の電気的な接続性能の向上に寄与する。
本実施例では、前記第２酸化層２５０の材料が前記第１酸化層３５０の材料と同じであり、それにより、共有結合の結合を良好に実現することができ、前記第２酸化層２５０と第１酸化層３５０との接合強度をさらに向上させることに寄与する。
具体的には、前記第１酸化層３５０の材料は、酸化ケイ素であり、前記第２酸化層２５０の材料は、酸化ケイ素である。これに応じて、前記第１酸化層３５０と第２酸化層２５０とがＳｉ−Ｏ−Ｓｉの共有結合で結合され、ケイ素−酸素結合の結合エネルギーが大きいため、前記第１酸化層３５０と第２酸化層２５０との接合強度を効果的に向上させることができる。
また、酸化ケイ素材料は、高いプロセス互換性を有し、プロセスに一般的に使用されている、コストが低い材料であるため、酸化ケイ素材料を選択することで、プロセスの難易度及びプロセスコストの低減に寄与し、形成されるパッケージ構造の性能への影響の低減に寄与する。
他の実施例では、前記第１酸化層は、さらに、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであってもよく、前記第２酸化層は、さらに、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであってもよい。
本実施例では、プロセスの難易度を低減させるために、前記第１酸化層３５０と第２酸化層２５０との厚さが同じである。
しかし、前記第１酸化層３５０及び第２酸化層２５０の厚さは、薄すぎたり厚すぎたりしてはならない。前記厚さが薄すぎると、前記第１酸化層３５０及び第２酸化層２５０の厚さ均一性及び品質を低減させやすくなり、前記厚さが厚すぎると、前記パッケージ構造の全体厚さが厚すぎてしまい、プロセス集積度の向上に不利であり、さらに、前記パッケージ構造の製造過程において、貫通孔エッチングプロセスの難易度及び貫通穴構造の厚さを増加させる。このため、本実施例では、前記第１酸化層３５０の厚さが１０００Å〜３００００Åであり、前記第２酸化層２５０の厚さが１０００Å〜３００００Åである。
前記パッケージ層４００が前記第２チップ２００及び前記デバイスウェハー３００の正面３０１に被覆され、密封及び防水の役割を果たすことができ、以保護前記第１チップ３１０及び第２チップ２００、それにより、前記第１チップ３１０及び第２チップ２００が破損、被汚染または酸化される確率を低下させ、さらに前記パッケージ構造の性能を最適化させることに寄与する。
また、前記パッケージ層４００が前記第１酸化層３５０と接触し、パッケージ層４００の吸水率及び化学安定性が高い、従って、パッケージ構造の良率及び信頼性の良率及び信頼性をさらに向上させることに寄与する。
本実施例では、前記パッケージ層４００の材料は、エポキシ樹脂である。エポキシ樹脂は、収縮率が低く、粘着性が高く、耐食性が高く、電気特性に優れ及びコストが低いなどの利点を有するため、電子デバイス及び集積回路のパッケージ材料として広く用いられている。他の実施例では、前記パッケージ層の材料は、さらに、ポリミイドまたはシリコンなどの熱硬化性材料であってもよい。
本実施例では、前記パッケージ層４００の形状がウェハー状であり、前記ウェハー状パッケージ層４００の直径が前記デバイスウェハー３００の直径と同じである。他の実施例では、前記パッケージ層は、他の適宜な形状であってもよい。
なお、前記ウェハレベルパッケージ構造は、前記デバイスウェハー３００内に位置するとともに、前記第１チップ３１０に電気的な接続される第１相互接続構造４１０と、前記デバイスウェハー３００内に位置するとともに、前記第２チップ２００に電気的な接続される第２相互接続構造４２０とをさらに含む。
前記第１相互接続構造４１０及び第２相互接続構造４２０は、前記第１チップ３１０及び第２チップ２００と他の回路との電気的な接続、及び前記第１チップ３１０と第２チップ２００との電気的な接続を実現するために用いられる。
具体的には、前記第１相互接続構造４１０と前記第１チップ３１０内の金属相互接続構造とが電気的に接続され、前記第２相互接続構造４２０と前記第２チップ２００内の第２パッド２１０とが電気的に接続される。
本実施例では、前記第１相互接続構造４１０及び第２相互接続構造４２０は、スルーシリコンビア構造であり、すなわち、前記第１相互接続構造４１０及び第２相互接続構造４２０は、スルーシリコンビアエッチングプロセス及びメッキプロセスによって形成される。
本実施例では、前記第１相互接続構造４１０及び第２相互接続構造４２０の材料は、銅である。他の実施例では、前記第１相互接続構造及び第２相互接続構造の材料は、さらに、アルミニウム、タングステン及びチタンなどの導電性材料であってもよい。
本実施例の前記ウェハレベルパッケージ構造は、前述した実施例に記載のウェハレベルパッケージ方法で形成されてもよいし、他のパッケージ方法で形成されてもよい。本実施例では、前記ウェハレベルパッケージ構造についての具体的な説明は、前述した実施例での対応する説明を参照することができ、本実施例では、ここで繰り返し説明しない。
本発明は、以上のように開示されているが、本発明は、これに限定されていない。当業者であれば、本発明の要旨及び範囲から逸脱することなく、さまざまな変更や修正を行うことができるため、本発明の請求範囲は、特許請求の範囲で限定される範囲を基準とする。

Claims (17)

  1. 第１チップが集積されるデバイスウェハーを提供するステップであって、前記デバイスウェハーは、前記第１チップが集積される第１正面と、前記第１正面と背向する第１背面とを含むステップと、
    前記第１正面に第１酸化層を形成するステップと、
    被接合面を有し集積すべき第２チップを提供するステップと、
    前記被接合面に第２酸化層を形成するステップと、
    支持基板を提供するステップと、
    前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合するステップと、
    前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合した後に、前記第２酸化層及び前記第１酸化層を介して、溶融接合プロセスを用いて前記第２チップと前記デバイスウェハーとを接合するステップと、
    前記第２チップと前記デバイスウェハーとを接合した後に、前記第２チップ及び前記デバイスウェハーに対して剥離処理を行うステップと、
    前記剥離処理の後に、前記第２チップを被覆するパッケージ層を前記第１酸化層上に形成するステップとを含む、
    ことを特徴とするウェハレベルパッケージ方法。
  2. 前記溶融接合プロセスを行うステップは、前記第１酸化層の表面及び前記第２酸化層の表面に対してプラズマ活性化処理、脱イオン水洗浄処理及び乾燥処理を順に行うステップと、
    前記乾燥処理を行った後に、前記第２チップと前記第１チップとの所定の相対位置関係に基づいて、前記第２酸化層及び前記第１酸化層を貼り合わせるように対向させて設けて、前記デバイスウェハー及び前記第２チップに接合圧力を印加し、予備接合処理を行うステップと、
    前記予備接合処理を行った後に、前記デバイスウェハー及び前記第２チップに対してアニーリング処理を行うステップとを含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  3. 前記被接合面上に前記第２酸化層を形成した後に、前記第２チップの前記被接合面と背向する表面を前記支持基板上に仮接合し、
    又は、
    前記第２チップの前記被接合面と背向する表面を前記支持基板に仮接合した後に、前記被接合面上に前記第２酸化層を形成する、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  4. 前記パッケージ層を形成した後に、前記第１背面に対して薄型化処理を行うステップと、
    前記薄型化処理を行った後に、前記第１チップに電気的に接続される第１相互接続構造、及び前記第２チップに電気的に接続される第２相互接続構造を前記デバイスウェハー内に形成するステップをさらに含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  5. 前記第１酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、
    前記第２酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、
    前記第１酸化層と前記第２酸化層との材料は、同じである、
    ことを特徴とする請求項１または２に記載のウェハレベルパッケージ方法。
  6. 前記プラズマ活性化処理に用いられる反応ガスは、Ａｒ、Ｎ2、Ｏ2及びＳＦ6のうちの一つまたは複数を含む、
    ことを特徴とする請求項２に記載のウェハレベルパッケージ方法。
  7. 前記プラズマ活性化処理のパラメータは、
    ＲＦ電力が２０Ｗ〜２００Ｗであり、
    プロセス圧力が０．１ｍＢａｒ〜１０ｍＢａｒであり、
    処理時間が０．１分間〜１０分間である、
    ことを特徴とする請求項２に記載のウェハレベルパッケージ方法。
  8. 前記予備接合処理は、前記接合圧力が１ニュートン〜２０ニュートンであり、処理時間が１秒〜６０秒である、
    ことを特徴とする請求項２に記載のウェハレベルパッケージ方法。
  9. 前記アニーリング処理は、プロセス温度が２００℃〜５００℃であり、プロセス時間が２０分間〜２００分間である、
    ことを特徴とする請求項２に記載のウェハレベルパッケージ方法。
  10. 前記第１酸化層及び第２酸化層のいずれかを形成するプロセスは、原子層堆積プロセス、低圧化学気相堆積プロセス、金属有機化学気相堆積、物理気相堆積プロセスまたはパルスレーザー堆積プロセスである、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  11. 前記第２チップの前記被接合面と背向する表面を接着層または静電接合を介して前記支持基板上に仮接合する、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  12. 前記第２チップは、パッドが形成される第２正面と、前記第２正面と背向する第２背面とを含み、
    前記被接合面が前記第２正面または第２背面である、
    ことを特徴とする請求項１に記載のウェハレベルパッケージ方法。
  13. 第１チップが集積されるデバイスウェハーであって、前記第１チップが集積されるとともに第１酸化層が形成される第１正面と、前記第１正面と背向する第１背面とを含むデバイスウェハーと、
    前記デバイスウェハーに接合される第２チップであって、第２酸化層が形成される被接合面を有し、前記第２酸化層と前記第１酸化層とが溶融接合プロセスで接続される第２チップと、
    前記第２チップを被覆するように前記第１酸化層上に位置するパッケージ層と、を含む、
    ことを特徴とするウェハレベルパッケージ構造。
  14. 前記デバイスウェハー内に位置するとともに、前記第１チップに電気的に接続される第１相互接続構造と、
    前記デバイスウェハー内に位置するとともに、前記第２チップに電気的に接続される第２相互接続構造とをさらに含む、
    ことを特徴とする請求項１３に記載のウェハレベルパッケージ構造。
  15. 前記第１酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、前記第２酸化層の材料は、酸化ケイ素、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンであり、
    前記第１酸化層と前記第２酸化層との材料は、同じである、
    ことを特徴とする請求項１３に記載のウェハレベルパッケージ構造。
  16. 前記第１酸化層の厚さは、１０００Å〜３００００Åであり、
    前記第２酸化層の厚さは、１０００Å〜３００００Åである、
    ことを特徴とする請求項１３または１５に記載のウェハレベルパッケージ構造。
  17. 前記第２チップは、パッドが形成される第２正面と、前記第２正面と背向する第２背面とを含み、
    前記被接合面は、前記第２正面または第２背面である、
    ことを特徴とする請求項１３に記載のウェハレベルパッケージ構造。
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