CN111370328B - 晶圆级封装方法 - Google Patents

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Abstract

一种晶圆级封装方法，包括：提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面；提供承载基板，在所述承载基板上临时键合待集成的第二芯片，所述第二芯片具有背向所述承载基板的待键合面，相邻所述第二芯片与所述承载基板之间围成塑封区；进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述承载基板和所述第二芯片的侧壁；形成所述塑封层后，使所述键合面和所述第一正面相对设置，采用低温熔融键合工艺实现所述器件晶圆和第二芯片的键合。本发明提高了封装成品率。

Description

晶圆级封装方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种晶圆级封装方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺，通常采用有机键合层(例如粘片膜)实现所述器件晶圆和待集成芯片之间的物理连接，并通过通孔刻蚀工艺(例如硅通孔刻蚀工艺)和电镀技术实现半导体器件之间的电性连接。
发明内容
本发明实施例解决的问题是提供一种晶圆级封装方法，提高封装成品率。
为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面；提供承载基板，在所述承载基板上临时键合待集成的第二芯片，所述第二芯片具有背向所述承载基板的待键合面，相邻所述第二芯片与所述承载基板之间围成塑封区；进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述承载基板和所述第二芯片的侧壁；形成所述塑封层后，使所述键合面和所述第一正面相对设置，采用低温熔融键合工艺实现所述器件晶圆和第二芯片的键合。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例将第二芯片背向待键合面的表面临时键合于承载基板上后，相邻所述第二芯片与所述承载基板之间围成塑封区，随后进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于塑封区的塑封料进行固化处理，形成覆盖所述承载基板和所述第二芯片侧壁塑封层，避免了现有形成塑封层中第二芯片受到注塑压力的问题，从而防止第二芯片发生变形或者破裂；并且，采用选择性喷涂处理的方式能够使塑封层仅覆盖第二芯片的侧壁，因此所述塑封层内部应力小，相应的所述塑封层与所述第二芯片之间的界面性能好，二者之间的粘附性强，保证所述塑封层对第二芯片具有良好的密封效果。因此，本发明提供的系统级封装方法，能够提高形成的封装结构的性能，相应提高了封装成品率。
附图说明
图1和图2是一种晶圆级封装方法中各步骤对应的结构示意图；
图3至图13是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，采用现有的晶圆级封装方法制造的封装结构的性能有待提高。
现结合一种晶圆级封装方法进行分析。图1及图2为一种晶圆级封装方法中各步骤对应的结构示意图，通常的，晶圆级封装方法包括以下步骤：
参考图1，提供器件晶圆20以及键合于所述器件晶圆20上的多个芯片10。
参考图2，在所述器件晶圆20上形成塑封层(molding layer)30，所述塑封层30覆盖所述芯片10侧壁以及背向器件晶圆20的面。
采用上述封装方法形成的封装结构性能有待提高。经分析发现，所述塑封层30的形成工艺是造成封装性能差的主要问题之一。
通常采用注塑工艺(molding)形成所述塑封层30，具体地，包括以下步骤：先将器件晶圆20以及芯片10放置在下模模腔内，并在下模模腔内注入液态塑封料；接着合上上模，在采用注射器推动上模的同时并对模具整体加热，位于下模模腔内的塑封料将芯片10包裹；塑封料冷却后固化成型，并与芯片10结合在一起以形成所述塑封层30，对芯片10形成保护。
然而，在上述注塑工艺中，芯片10会受到较大的注塑压力，所述注塑压力使芯片10易发生变形甚至断裂，从而造成封装结构性能失效，封装失败。将所述器件晶圆20和芯片10放入注塑模腔时，器件晶圆20背面与注塑模腔平整的表面之间的贴合度差，这将进一步的导致器件晶圆20在注塑压力的作用下更容易发生变形甚至断裂。
而且，采用注塑工艺形成的塑封层30通常以全覆盖的方式包裹芯片10，即塑封层30覆盖器件晶圆20表面、芯片10侧壁以及芯片10背向器件晶圆20的面，使得塑封层30内部具有较大的内应力(stress)，所述内应力也会致使芯片10发生变形甚至破裂，造成封装失效。
为了解决所述技术问题，本发明实施例将第二芯片背向待键合面的表面临时键合于承载基板上后，相邻所述第二芯片与所述承载基板之间围成塑封区，随后进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于塑封区的塑封料进行固化处理，形成覆盖所述承载基板和所述第二芯片侧壁塑封层，避免了现有形成塑封层中第二芯片受到注塑压力的问题，从而防止第二芯片发生变形或者破裂；并且，采用选择性喷涂处理的方式能够使塑封层仅覆盖第二芯片的侧壁，因此所述塑封层内部应力小，相应的所述塑封层与所述第二芯片之间的界面性能好，二者之间的粘附性强，保证所述塑封层对第二芯片具有良好的密封效果。因此，本发明提供的系统级封装方法，能够提高形成的封装结构的性能，相应提高了封装成品率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图1，提供集成有第一芯片410的器件晶圆(CMOS Wafer)400，所述器件晶圆400包括集成有所述第一芯片410的第一正面401以及与所述第一正面401相背的第一背面402。
本实施例中，所述晶圆级封装方法用于实现晶圆级系统封装，所述器件晶圆400用于在后续工艺中与待集成芯片进行键合。
所述器件晶圆400为完成器件制作的晶圆，所述器件晶圆400可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成NMOS器件和PMOS器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆400中集成有至少一个第一芯片410，且所述第一芯片410中形成有第一焊盘(Pad)420。
需要说明的是，当所述第一芯片410为多个时，所述多个第一芯片410可以为同一类型或不同类型的芯片。
还需要说明的是，为了便于图示，本实施例中，以器件晶圆400中集成有三个第一芯片410为例进行说明。但所述第一芯片410的数量不仅限于三个。
本实施例中，所述器件晶圆400的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述器件晶圆400包括集成有所述第一芯片410的第一正面401以及与所述第一正面401相背的第一背面402，所述第一正面401露出所述第一焊盘420。其中，所述第一焊盘420为所述器件晶圆400的引线焊盘(Bond Pad)，所述第一焊盘420用于实现所述第一芯片410与其他电路之间的电性连接；所述第一背面402指的是所述器件晶圆400中远离所述第一焊盘420一侧的半导体衬底的底部表面。
本实施例中，根据实际工艺需求，所述器件晶圆400的厚度为10微米至100微米。
继续参考图1，在所述第一正面401形成第一氧化层450。
所述第一氧化层450作为后续熔融键合(Fusion Bonding)工艺的键合层，用于实现所述器件晶圆400与待集成芯片之间的物理连接。其中，在所述熔融键合工艺后，所述器件晶圆400与待集成芯片之间的键合层能以共价键的方式键合，从而有利于提高所述器件晶圆400与待集成芯片的键合强度。
本实施例中，所述第一氧化层450的材料为氧化硅。通过选取氧化硅材料，在后续熔融键合工艺过程中，能够使所述器件晶圆400与待集成芯片之间以Si-O-Si的共价键进行键合，由于硅氧键的键能较大，进而有利于进一步提高所述器件晶圆400与待集成芯片的键合强度；而且，氧化硅材料具有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。
具体地，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一氧化层450。通过原子层沉积工艺，所述第一氧化层450以原子层的形式形成于所述第一正面401，因此有利于提高沉积速率的均匀性、所述第一氧化层450的厚度均一性以及所述第一氧化层450中的结构均一性，且所述第一氧化层450具有良好的覆盖能力；而且，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低晶圆变形(Wafer Distortion)、器件性能偏移的概率。
在其他实施例中，根据所述第一氧化层的材料，形成所述第一氧化层的工艺还可以为低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺、金属有机化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺或激光脉冲沉积(Pulsed Laser Deposition，PLD)工艺。
参考图4和图5，图4为俯视图(仅示意了承载基板和第二芯片)，图5为图4沿A-A方向的剖视图，提供承载基板100，在所述承载基板100上临时键合待集成的第二芯片200，所述第二芯片200具有背向所述承载基板100的待键合面(未标示)，相邻所述第二芯片200与承载基板100之间围成塑封区I。
具体地，参考图4和图5，提供待集成的第二芯片200，所述第二芯片200具有待键合面(未标示)。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，所述第二芯片200的数量至少为一个，且所述第二芯片200的数量与第一芯片410(如图1所示)的数量相同。
第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，第二芯片还可以是其他功能芯片。
本实施例中，所述晶圆级系统封装用于将多个不同功能的多个第二芯片200组合到一个封装结构中，因此所述多个第二芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，所述多个第二芯片的功能类型还可以相同。
通过将多个第二芯片200集成于所述器件晶圆400(如图1所示)中，并在所述器件晶圆400上完成封装集成制程，从而能够大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。
需要说明的是，本实施例晶圆级封装方法用于实现异质集成，因此所述多个第二芯片200为硅晶圆制成的芯片。在其他实施例中，所述第二芯片也可以是其他材质形成的芯片。
还需要说明的是，为了便于图示，本实施例中，以所述第二芯片200的数量为三个为例进行说明。但所述第二芯片200的数量不仅限于三个。
所述第二芯片200可以采用集成电路制作技术所制成，所述第二芯片200通常也包括形成于半导体衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。
本实施中，所述第二芯片200包括形成有第二焊盘210的第二正面201以及与所述第二正面201相背的第二背面202，所述第二正面201露出所述第二焊盘210。其中，所述第二焊盘210为引线焊盘，所述第二焊盘210用于实现所述第二芯片200与其他电路之间的电性连接；所述第二背面202指的是所述第二芯片200中远离所述第二焊盘210一侧的半导体衬底的底部表面。
本实施例中，所述第二芯片200的待键合面为所述第二正面201，即后续将所述第二正面201朝向所述器件晶圆400，从而在后续形成贯穿所述器件晶圆400且与所述第二芯片200电连接的通孔结构(例如硅通孔结构)时，有利于减小所述通孔结构的厚度，且有利于降低形成所述通孔结构的工艺难度，降低工艺成本。在其他实施例中，根据实际工艺需求，所述待键合面还可以为所述第二背面，即后续将所述第二背面朝向所述器件晶圆。
继续参考图5，在所述待键合面(未标示)上形成第二氧化层250。
所述第二氧化层250作为后续熔融键合工艺的键合层，用于实现所述器件晶圆400(如图1所示)和所述第二芯片200之间的物理连接，从而通过共价键结合的方式显著增加所述第二芯片200和所述器件晶圆400的键合强度。
而且，当后续形成贯穿所述器件晶圆400且与所述第二芯片200电连接的通孔结构时，形成所述通孔结构的工艺通常包括通孔刻蚀工艺(例如硅通孔刻蚀工艺)，所述通孔刻蚀工艺依次刻蚀所述器件晶圆400和第二氧化层250，由于所述第二氧化层250为无机材料，而器件晶圆400的材料也为无机材料，因此与采用有机胶粘层(例如粘片膜)作为键合层的方案相比，通过采用所述第二氧化层250作为键合层的方案，还有利于降低后续通孔刻蚀工艺的工艺难度，而且在所述通孔刻蚀工艺后，能够避免所述第二氧化层250内刻蚀孔径过大的问题，从而有利于提高所述通孔结构的电连接性能。
本实施例中，所述第二氧化层250的材料与所述第一氧化层450的材料相同，从而在后续熔融键合工艺中较好地实现共价键的结合，有利于进一步提高所述第二氧化层250和第一氧化层450的键合强度。具体地，采用原子层沉积工艺形成所述第二氧化层250，所述第二氧化层250的材料为氧化硅。
在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧，且根据第二氧化层的材料，形成第二氧化层的工艺还可以为低压化学气相沉积工艺、金属有机化学气相沉积工艺、物理气相沉积工艺或激光脉冲沉积工艺。
对所述第二氧化层250的具体描述，可参考前述对所述第一氧化层450的相关描述，本实施例在此不再赘述。
本实施例中，所述第二芯片200的待键合面为所述第二正面201，相应的，所述第二氧化层250形成于所述第二正面201上。在其他实施例中，当所述待键合面为第二背面时，所述第二氧化层相应形成于所述第二背面上。
需要说明的是，所述多个第二芯片200通过对晶圆进行切割所获得，因此为了提高所述第二氧化层250的形成效率和形成质量，在集成有所述第二芯片200的晶圆上形成所述第二氧化层250后，对形成有所述第二氧化层250的晶圆进行切割，从而获得形成有所述第二氧化层250的第二芯片200。
继续参考图5，将所述第二芯片200背向所述第二氧化层250的表面临时键合于所述承载基板100上，相邻所述第二芯片200与所述器件晶圆400之间围成塑封区I。
所述承载基板100用于对所述多个第二芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性，承载基板100还能够为后续的注塑成型(Molding)工艺提供工艺平台；而且通过临时键合(Temporary Bonding)的方式，还便于后续将所述第二芯片200和承载基板100进行分离。
本实施例中，所述承载基板100为载体晶圆(Carrier Wafer)。具体地，所述承载基板100可以半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶圆。
本实施例中，通过胶粘层150，将所述第二芯片200的第二背面202粘贴于承载基板100上。本实施例中，胶粘层150为粘片膜(Die Attach Film，DAF)。在其他实施例中，所述胶粘层还可以为干膜(Dry Film)、UV胶或热固胶。
在其他实施例中，当所述第二芯片的待键合面为所述第二背面时，相应通过所述胶粘层将所述第二芯片的第二正面粘贴于所述承载基板上。
在其他实施例中，在形成所述第二氧化层的步骤、以及将所述第二芯片临时键合于所述承载基板上的步骤之后，所述塑封区还可以由所述第二芯片、第二氧化层与所述承载基板围成。
参考图6，进行选择性喷涂处理，向所述塑封区I喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区I的塑封层300，所述塑封层300覆盖所述承载基板100和所述第二芯片200的侧壁，且露出所述第二芯片200的顶壁。
所述塑封层300采用选择性喷涂处理的方式形成，避免了现有形成塑封层300中第二芯片200受到注塑压力的问题，从而防止第二芯片200发生变形或者破裂；并且，采用选择性喷涂处理的方式能够塑封层300仅覆盖第二芯片200侧壁，因此所述塑封层300内部应力小，相应的所述塑封层300与所述第二芯片200之间的界面性能好，二者之间的粘附性强，保证所述塑封层300对第二芯片200具有良好的密封效果。因此，本发明提供的系统级封装方法，能够提高形成的封装结构的性能。
所述塑封层300露出所述第二芯片200的顶壁的意思是，所述塑封层300覆盖所述第二芯片200的部分侧壁和全部侧壁，能够起到密封和防潮的作用，以保护所述第二芯片200，从而降低所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
在其他实施例中，在形成所述第二氧化层的步骤、以及将所述第二芯片临时键合于所述承载基板上的步骤之后，所述塑封区由所述第二芯片、第二氧化层与所述承载基板围成；形成所述塑封层后，所述塑封层覆盖所述第二芯片和第二氧化层的侧壁，且露出所述第二氧化层的顶部。
需要说明的是，所述第二氧化层250位于所述第二芯片200的第二正面，所述塑封层300没有覆盖所述第二氧化层250的顶壁或者覆盖部分所述第二氧化层250的侧壁，为后续在所述塑封层300上形成足够厚度的第三氧化层215做准备，所述第三氧化层215后续与所述第一氧化层450进行低温熔融键合工艺，有利于进一步提高所述器件晶圆400和第二芯片200的键合强度。
需要说明的是，本实施例中，所述塑封层300覆盖所述第二芯片200侧壁指代的是所述塑封层300覆盖所述第二芯片200的全部侧壁或者覆盖所述第二芯片200的部分侧壁，这两种情况下封装结构的质量和性能均能得到保障。
塑封料为具有流动性的塑封胶。本实施例中，塑封料为环氧树脂塑封料(EMC，Epoxy Molding Compound)，包括基体树脂、固化剂、偶联剂、填料等，其中，基体树脂为环氧树脂，固化剂为酚醛树脂，偶联剂可以为硅微粉或者二氧化硅粉。在其他实施例中，塑封料还可以采用其他合适的塑封料。
所述选择性喷涂处理的步骤包括：提供可移动喷头和承载台；将所述承载基板100置于所述承载台上，使所述喷头在所述承载基板100上方移动，当所述喷头移动至塑封区I上方时，所述喷头向所述塑封区I喷洒塑封料。
具体地，提供喷涂装置，喷涂装置具有可移动的喷头；将承载基板100置于承载台(chuck)上，利用喷涂装置完成所述选择性喷涂处理。
为了提高塑封层300的厚度均匀性，在选择性喷涂处理过程中，喷头移动经过同一塑封区I上方至少两次，以形成塑封层300。由于对于同一塑封区I而言，塑封层300为至少经过两次喷洒塑封料形成的，在进行后一次喷洒塑封料之前，前一次喷洒的塑封料在塑封区I上具有一定的时间和空间进行流动，因此在进行后一次喷洒塑封料时，前一次喷洒的塑封料的厚度均匀性得到了改善，从而提高最终形成的塑封层300的厚度均匀性。
本实施例中，在选择性喷涂处理的过程中，喷头前一次移动经过塑封区I上方时的移动路径为第一方向，喷头后一次移动经过同一塑封区I上方时的路径为第二方向，且第二方向与第一方向不同。
这样设置的好处在于：由于来自不同移动路径的喷头向同一塑封区I喷洒的塑封料的厚度分布情形具有差异性，因此，采用具有不同移动路径的喷头向同一塑封区I喷洒塑封料时，所述具有差异性的厚度分布相互弥补，从而提高进一步提高最终所形成塑封层300的厚度均匀性。
本实施例中，第二芯片200在承载基板100上的排列方向为X方向，平行于承载基板100表面且与X方向相垂直的为Y方向。相应的，所述喷头在承载基板100上方移动的移动路径具有的方向包括：+X方向、-X方向、+Y方向和-Y方向中的一种或多种。
方向的塑封区I上方；至少一次的Y方向喷涂步骤，所述Y方向喷涂步骤包括：喷头沿+Y方向或者-Y方向移动，经过沿Y方向的塑封区I上方，直至喷头移动经过所有Y方向的塑封区I上方。
需要说明的是，为了提高塑封层300的厚度均匀性，且提高塑封层300的致密度等性能，可以交替进行X方向喷涂步骤以及Y方向喷涂步骤，直至形成厚度符合要求的塑封层300。其中，在从X方向喷涂步骤变更为Y方向喷涂步骤时，既可以采用移动喷头的方式实现，也可以利用承载台将承载基板100转动90°的方式来实现。
在其他实施例中，选择性喷涂处理的步骤还可以包括：至少两次的X方向喷涂步骤，每一次X方向喷涂步骤包括：喷头沿+X方向移动，经过+X方向的所有塑封区上方；接着，喷头沿-X方向移动，经过-X方向的所有塑封区上方；所述喷头交替沿+X方向和-X方向移动，直至塑封层的厚度满足工艺需求。
还需要说明的是，采用上述的喷涂至少两次的X方向喷涂步骤以完成选择性喷涂处理的方案中，对于塑封区I之外的且未设置有第二芯片的区域而言，所述喷头可以对该区域喷洒塑封料；若该区域在后续的切割处理过程中会被切割去除时，也可以不对该区域喷洒塑封料。
相应的，在另一些实施例中，选择性喷涂处理还可以包括至少两次的Y方向喷涂步骤，喷头可以交替沿+Y方向和-Y方向移动，直至塑封层的厚度满足工艺需求。在其他实施例中，所述喷头的移动路径的方向还可以包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
在进行选择性喷涂处理之前，还需要获取承载基板100上的塑封区I的位置信息；基于获取的所述位置信息，进行所述选择性喷涂处理。
本实施例中，获取塑封区I位置信息的步骤包括：基于预设位置信息将第二芯片200置于承载基板100上后，将该预设位置信息作为塑封区I的位置信息。在其他实施例中，为了提高位置信息的准确度，避免工艺偏差带来的影响，获取塑封区的位置信息的方法还可以为：在将第二芯片置于承载基板上后，对承载基板表面进行光照射，采集经承载基板表面反射的光信息，以获取塑封区I的位置信息。由于塑封区I材料与感光单元和功能元件片的材料不同，因此经不同材料反射的光信息不同，采集不同的光信息即可获取塑封区I的位置信息，例如，可以采用由摄像机接收反射的光信息，根据摄像机基于光信息生成的图像获取塑封区I的位置信息。
具体地，基于获取的位置信息，进行选择性喷涂处理的方法包括：喷头在承载基板100上方移动的同时，即时获取喷头在承载基板100上的实时位置；基于该实时位置和获取的位置信息，控制所述喷头在承载基板100上移动的过程中向塑封区I喷洒塑封料。其中，实时位置可以是直接获取的，也可以是基于喷头的初始位置、喷头的移动速率以及喷头的移动时间换算获得的。
塑封区I具有相对的第一边界和第二边界，第一边界指向第二边界的方向与喷头移动方向一致，当喷头移动经过第一边界且距离第一边界第一距离时，喷头开始喷洒塑封料；当喷头移动至距离第二边界第二距离且未超过第二边界时，喷头结束喷洒塑封料。
所述第一距离不宜过大。若第一距离过大，则所述喷头单次经过同一塑封区I上方的有效喷涂面积过小，使得选择性喷涂处理的效率降低。为此，本实施例中，所述第一距离范围为0至30mm，例如为5mm、10mm、15mm、25mm。
第二距离不宜过小，也不宜过大。若第二距离过小，则所述喷头易将塑封料喷洒至不期望喷涂的区域；若第二距离过大，则所述喷头单次经过同一塑封区I上方的有效喷涂面积过小，使得选择性喷涂处理的效率降低。为此，本实施例中，所述第二距离范围为5nm至30mm，例如为10mm、18mm、23mm、28mm。
在进行选择性喷涂处理的过程中，喷头与承载基板100之间的垂直距离不宜过小，也不宜过大。垂直距离越近，则单位时间内喷头喷洒的区域面积越小，单位时间内在塑封区I上喷洒塑封料形成的膜层的厚度相应越厚，所形成膜层厚度均匀性也相越小，不利于提高塑封层300的厚度均匀性；所述垂直距离越远，喷头喷洒塑封料的位置精确度越难以控制，且容易造成塑封料的损失。为此，本实施例中，所述喷头与承载基板100之间的垂直距离为5mm至30mm，例如为10mm、15mm、20mm、28mm。
并且，在选择性喷涂处理的过程中，对于同一塑封区I，随着塑封区I内的塑封料的量逐渐增加，喷头与承载基板100之间的垂直距离逐渐减小，也就是说，喷头下一次经过某一塑封区I时喷头与承载基板100之间的垂直距离为第一垂直距离，喷头前一次经过同一塑封区I时喷头与承载基板100之间的垂直距离为第二垂直距离，所述第一垂直距离小于第二垂直距离。
在选择性喷涂处理的过程中，喷头移动的速率不宜过小，也不宜过快。若移动的速率过小，则在喷头喷洒的塑封料流量一定的情况下，喷头单次移动经过塑封区I过程中喷洒的塑封料量较大，则在塑封区I单次形成的膜层厚度较厚，膜层的厚度均匀性相对较差，不利于提高最终形成的塑封层300的厚度均匀性；若头移动的速率过大，则选择性喷涂处理的喷涂效率低，影响封装效率。为此，本实施例中，在所述选择性喷涂处理的过程中，所述喷头移动的速率为0.01m/s至0.1m/s，例如为0.03m/s、0.05m/s、0.07m/s、0.9m/s。
在选择性喷涂处理的过程中，喷头喷洒塑封料的流量不宜过小，也不宜过大。若流量过小，选择性喷涂处理的喷涂效率相应较低，影响封装效率；若流量过大，喷头单次移动经过塑封区I过程中喷洒的塑封料量较大，则在塑封区I单次形成的膜层厚度较厚，所述膜层的厚度均匀性相对较差，不利于提高塑封层300的厚度均匀性。为此，本实施例中，在选择性喷涂处理的过程中，喷头喷洒塑封料的流量为1ml/s至10ml/s，例如为2ml/s、4ml/s、6ml/s、9ml/s。
需要说明的是，本实施例中，以提供可移动的喷头来实现选择性喷涂处理作为示例。在其他实施例中，选择性喷涂处理采用的方法还可以包括：提供喷头和可移动载台；将承载基板置于该可移动载台上，使承载基板在喷头下方移动，当塑封区I移动至喷头下方时，所述喷头向所述塑封区I喷洒塑封料。
本实施例中，在选择性喷涂处理结束后，对位于塑封区I的塑封料进行固化处理。固化处理用于使位于塑封区I的塑封料固化成型，且在固化处过程中，塑封料内部发生交联反应，以形成具有抗弯性能、抗湿性能以及耐热性能的塑封层300。具体地，所述固化处理采用的步骤包括：在真空、N2或者惰性气体环境下，对所述塑封区I的塑封料进行烘烤。
本实施例中，固化处理采用的工艺温度不宜过低，也不宜过高。若工艺温度过低，则在固化处理过程中塑封料内交联反应不完全，影响塑封层300起到的塑封效果；若工艺温度过高，则容易对第二芯片200的性能造成不良影响，且工艺温度过高，塑封层300内部应力相应较大，易造成塑封层300与第二芯片200之间的粘附性下降，影响塑封层300的塑封效果。
为此，本实施例中，固化处理采用的工艺温度为120℃～160℃，例如为130℃、140℃、150℃。在该工艺温度范围内进行固化处理，使得位于塑封区内的塑封料内部交联反应逐渐完全，分子中反应基团和反应活点数目逐渐减少，从而形成具有稳定的三维网状结构的塑封层300，使塑封层300具有高强度以及高硬度，从而保证塑封层300具有高的抗弯性能、抗湿性能以及耐热性能；并且所述塑封层300内部应力适中，因此所述塑封层300与第二芯片200之间的粘附性强，且塑封层300与承载基板100之间的粘附性强。
本实施例中，在进行固化处理之前，还包括：在进行选择性喷涂处理的过程中，对位于塑封区I的塑封料进行加热处理，且加热处理的工艺温度低于固化处理的工艺温度。
在加热处理的过程中，位于所述塑封区I的塑封料的流动性得到改善，有利于提高形成的塑封层300的厚度均匀性；并且，所述塑封料中存在妨碍交联反应的溶剂分子，所述加热处理有利于使所述溶剂从塑封料中挥发出去，进而提高后续固化处理过程中交联反应程度，改善形成的塑封层300的强度和硬度。
加热处理的工艺温度不宜过低，也不宜过高。若工艺温度过低，则塑封料流动性相对较差，且塑封料中会影响交联反应的溶剂挥发程度低；若工艺温度过高，则易造成塑封区I中的塑封料过早硬化而出现塑封层300分层的问题。
为此，本实施例中，所述加热处理的工艺温度为20℃～120℃，例如为40℃、60℃、80℃、100℃。所述加热处理采用的工艺温度适中，既保证所述塑封区I中的塑封料具有合适的流动性，且尽可能多的使塑封料中的溶剂挥发出去，同时，还能避免由于加热处理的工艺温度过高带来的塑封层300分层的问题。所述加热处理的方法可以为：通过对承载台进行加热，以完成所述加热处理。
需要说明的是，在其他实施例中，也可以在进行选择性喷涂处理的过程中，进行所述固化处理。
所述塑封层300覆盖所述第二芯片200的侧壁，在后续实现所述第二芯片200和器件晶圆400(如图1所示)的键合后，所述塑封层300能够起到密封和防潮的作用，以保护所述第二芯片200，从而降低所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能；而且，所述塑封层300包覆所述多个第二芯片200的侧壁，还能够对所述第二芯片200起到支撑作用，提高后续熔融键合工艺的可操作性，且有利于减小后续制程对所述第二芯片200的影响。
本实施例中，所述塑封层300露出所述第二氧化层250的顶部，从而为后续实现所述第二氧化层250和第一氧化层450(如图1所示)的熔融键合工艺提供工艺基础。而且，在形成所述塑封层300的步骤中，所述第二芯片200的待键合面(未标示)上形成有所述第二氧化层250，从而避免形成所述塑封层300的工艺对所述待键合面产生影响，进而减小对所述待键合面和第二氧化层250之间结合强度的影响。
本实施例中，为了在后续工艺过程中，增加对所述第二芯片200的支撑作用，形成塑封层300后，保留所述承载基板100，使所述承载基板100和塑封层300共同对所述第二芯片200起到支撑作用。在其他实施例中，还可以在形成所述塑封层后，对所述第二芯片和承载基板进行解键合(De-bonding)处理，以去除所述承载基板和胶粘层。
结合参考图7至图11，通过所述第一氧化层450和所述第二氧化层250，采用低温熔融键合工艺实现所述器件晶圆400和第二芯片200的键合。
熔融键合是一种主要利用界面化学力完成键合的工艺，在所述熔融键合工艺过程中，在所述第一氧化层450和第二氧化层250的接触面形成共价键并以共价键结合的方式实现键合，且所述第一氧化层450和第二氧化层250之间具有较高的键合强度，从而提高了所述器件晶圆400和第二芯片200的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了晶圆级系统封装的封装成品率。而且，由于所述塑封层300也暴露在所述熔融键合工艺的工艺环境中，因此通过采用低温熔融键合工艺的方式，合理降低熔融键合工艺中退火处理的工艺温度，从而减小所述熔融键合工艺对所述塑封层300的影响。
具体地，结合参考图8和图9，所述熔融键合工艺的步骤包括：对所述第一氧化层450(如图8所示)表面和第二氧化层250(如图9所示)表面进行等离子体活化处理110。
一方面，通过等离子体活化处理110，使所述第一氧化层450和第二氧化层250表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物和杂质的作用，例如可以较好地去除金属污染和有机污染物。
另一方面，所述等离子体活化处理110的等离子体对所述第一氧化层450表面和第二氧化层250表面进行撞击，对不稳定的非桥接氧原子赋能，使所述氧原子离开原先成键的原子，所述等离子体活化处理110还会破坏所述第一氧化层450和第二氧化层250表面的碳氢化合物，增加羟基(O-H)在所述第一氧化层450和第二氧化层250表面的形成，从而提高了所述第一氧化层450和第二氧化层250的表面活性，在所述第一氧化层450和第二氧化层250表面形成较多的悬挂键，进而为后续在所述第一氧化层450和第二氧化层250的接触面形成共价键提供良好基础。其中，所述第一氧化层450和第二氧化层250表面的悬挂键越多，表面能越大，后续所形成的共价键数量相应越多，所述接触面以共价键方式键合的效果就越好。
本实施例中，所述第一氧化层450和第二氧化层250的材料为氧化硅，因此在所述等离子体活化处理110后，所述第一氧化层450和第二氧化层250表面悬挂有较多的硅醇(Si-OH)键。
所述等离子体活化处理110所采用的反应气体可以包括Ar、N2、O2和SF6中的一种或多种。本实施例中，所述等离子体活化处理110所采用的反应气体为O2，即所述等离子体活化处理110为氧等离子体活化处理。
结合参考图10，本实施例中，熔融键合工艺的步骤还包括：在等离子体活化处理110(如图8和图9所示)后，根据第二芯片200和第一芯片410的预设相对位置关系，将第二氧化层250和第一氧化层450相对设置并贴合，对器件晶圆400和第二芯片200施加键合压力，进行预键合处理120。
在所述等离子体活化处理110后，所述第一氧化层450和第二氧化层250表面具有较多的悬挂键，因此通过所述预键合处理120，使所述第一氧化层450和第二氧化层250实现界面化学键连接。
本实施例中，在所述等离子体活化处理110后，所述第一氧化层450和第二氧化层250表面悬挂较多的Si-OH键，因此将所述第二氧化层250和第一氧化层450相对设置并贴合后，所述第一氧化层450和第二氧化层250的接触面在范德华力的作用下桥接在一起。
具体地，根据实际工艺需求，将所述第二氧化层250和第一氧化层450相对设置并贴合后，所述第二芯片200与相对应的第一芯片410上下一一对应，且所述第二芯片200和第一芯片410在所述第一氧化层450上的投影相互错开，并对所述器件晶圆400的第一背面402、以及所述承载基板100背向所述第二芯片200的表面施加键合压力，以进行所述预键合处理120。
其中，通过对所述承载基板100施加键合压力的方式，有利于提高所述多个第二芯片200的受力均匀性，而且，与直接对所述第二芯片200施加键合压力的方案相比，有利于降低所述预键合处理120对所述第二芯片200造成的损伤。
结合参考图11，本实施例中，熔融键合工艺的步骤还包括：在预键合处理120(如图10所示)后，对器件晶圆400和第二芯片200进行退火处理。
通过所述退火处理，使所述第一氧化层450和第二氧化层250接触面的羟基之间发生脱水缩合反应，从而使所述第一氧化层450和第二氧化层250形成Si-O-Si的共价键结合；由于硅氧键的键能较大，进而提高了所述第一氧化层450和第二氧化层250的键合强度。
其中，所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高所述第一氧化层450和第二氧化层250的键合强度；如果所述工艺温度过高，则容易对形成于所述器件晶圆400和第二芯片200内的器件性能产生不良影响，而且，所述塑封层300的耐高温性通常较差，因此还容易对所述塑封层300造成不良影响。为此，本实施例中，所述退火处理的工艺温度为200℃至500℃。
本实施例中，所述退火处理的工艺温度较低，因此还有利于减小所述退火处理对形成于器件晶圆400和第二芯片200内的器件性能、以及所述塑封层300的影响。
退火处理的工艺时间不宜过低，也不宜过高。如果工艺时间过短，则难以充分完成脱水缩合反应，从而不利于提高所述第一氧化层450和第二氧化层250的键合强度；如果工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将器件晶圆400和第二芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，退火处理的工艺时间为20分钟至200分钟。
本实施例中，通过将所述退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。
需要说明的是，由于所述第二芯片200和承载基板上100之间通过所述胶粘层150(如图10所示)实现临时键合，而所述胶粘层150的耐温性较差，在所述退火处理的工艺温度下，容易导致所述胶粘层150的粘附性下降，所述载体基板100和第二芯片200之间发生分离的可能性相应较高，容易对所述退火处理的正常进行产生不良影响。
为此，本实施例中，为了保证工艺稳定性和安全性，在预键合处理120后，对器件晶圆400和第二芯片200进行所述退火处理之前，还包括：对第二芯片200和载体基板100进行解键合处理，从而去除载体基板100和胶粘层150。
具体地，所述解键合处理的工艺可以为化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光以及湿法剥离中的一种或多种，并根据所述胶粘层150的材料选取相适宜的工艺。
在其他实施例中，根据实际工艺情况，也可以在完成所述低温熔融键合工艺之后，对所述第二芯片和承载基板进行解键合处理。
还需要说明的是，为了提高所述低温熔融键合工艺的键合强度，在所述等离子体活化处理110(如图8和图9所示)之后，进行所述预键合处理120之前，还包括：对所述第一氧化层450表面和第二氧化层250表面进行去离子水清洗处理；在所述去离子水预清洗处理后，对所述第一氧化层450表面和第二氧化层250表面进行干燥处理。
通过去离子水清洗处理和干燥处理，以提高第一氧化层450和第二氧化层250的表面质量，从而提高第一氧化层450和第二氧化层250的的键合强度。
具体地，采用去离子水冲洗所述第一氧化层450和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用N2吹干所述第一氧化层450和第二氧化层250，从而完成所述干燥处理。
此外，结合参考图7，形成所述塑封层300后，在所述等离子体活化处理110(如图8和图9所示)之前，还包括：在所述塑封层300上形成第三氧化层215，所述第三氧化层215的顶部与所述第二氧化层250的顶部齐，且所述第三氧化层215的材料与所述第二氧化层250的材料相同。
而且，所述第三氧化层215的材料与所述第二氧化层250、第一氧化层450的材料相同，在提高工艺兼容性的同时，在所述低温熔融键合工艺过程中，所述第三氧化层215也能作为键合层的一部分，即所述第一氧化层450还能与所述第三氧化层215以共价键结合的方式实现键合，因此通过所述第三氧化层215，有利于进一步提高所述器件晶圆400和第二芯片200的键合强度，从而进一步提高晶圆级系统封装的封装成品率。
本实施例中，采用原子层沉积工艺形成所述第三氧化层215，所述第三氧化层215的材料为氧化硅。在其他实施例中，所述第三氧化层还可以为氧化铪、氧化铝或氧化镧，且根据所述第三氧化层的材料，形成所述第三氧化层的工艺还可以为低压化学气相沉积工艺、金属有机化学气相沉积工艺、物理气相沉积工艺或激光脉冲沉积工艺。
对所述第三氧化层215的具体描述，可参考前述对所述第一氧化层450的相关描述，本实施例在此不再赘述。
其他实施例中，当塑封区由所述第二芯片、第二氧化层与所述承载基板围成；形成所述塑封层后，所述塑封层覆盖所述第二芯片和第二氧化层的侧壁，且露出所述第二氧化层的顶部，相应无需形成所述第三氧化层。
结合参考图12，需要说明的是，在所述低温熔融键合工艺后，还包括：对所述第一背面402进行减薄处理。
通过对所述第一背面402进行减薄处理，以减小所述器件晶圆400的厚度，从而改善所述器件晶圆400的散热效果，且有利于后续封装制程的进行、减小封装后所获得封装结构的整体厚度，从而提高所述封装结构的性能。
本实施例中，减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
为了有效控制所述减薄处理的停止位置，在所述器件晶圆400的制造工艺中，通常在所述器件晶圆400的半导体衬底内形成用于限定所述停止位置的深沟槽隔离结构，从而使所述减薄处理停止于所述隔离结构的底部。
结合参考图13，在所述减薄处理后，在所述器件晶圆400内形成与所述第一芯片410电连接的第一通孔结构510、以及与所述第二芯片200电连接的第二通孔结构520。
通过所述第一通孔结构510和第二通孔结构520，以实现所述第一芯片410和第二芯片200与其他电路的电性连接、以及所述第一芯片410和第二芯片200之间的电性连接。
本实施例中，所述第一通孔结构510和第二通孔结构520为硅通孔结构，即所述第一通孔结构510和第二通孔结构520通过硅通孔(Through-Silicon Via，TSV)刻蚀工艺和电镀工艺所形成。具体地，所述第一通孔结构510与所述第一芯片410内的金属互连结构实现电连接，所述第二通孔结构520与所述第二芯片200内的第二焊盘210实现电连接。
本实施例中，第一通孔结构510和第二通孔结构520的材料为铜。在其他实施例中，第一通孔结构和第二通孔结构的材料还可以为铝、钨和钛等导电材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种晶圆级封装方法，其特征在于，包括：
提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面；
提供承载基板，在所述承载基板上临时键合待集成的第二芯片，所述第二芯片具有背向所述承载基板的待键合面，相邻所述第二芯片与所述承载基板之间围成塑封区；
进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述承载基板和所述第二芯片的侧壁；选择性喷涂处理的步骤包括：获取所述承载基板上的塑封区的位置信息；基于获取的所述位置信息，进行所述选择性喷涂处理；塑封区具有相对的第一边界和第二边界，在所述第一边界且距离所述第一边界第一距离时，开始喷洒塑封料，在距离所述第二边界第二距离且未超过所述第二边界时，结束向塑封区喷洒塑封料；
所述选择性喷涂处理的方法包括：提供可移动的喷头；所述喷头移动经过同一塑封区上方至少两次，以形成所述塑封层；
形成所述塑封层后，使所述键合面和所述第一正面相对设置，采用低温熔融键合工艺实现所述器件晶圆和第二芯片的键合。
2.如权利要求1所述的封装方法，其特征在于，所述选择性喷涂处理的方法还包括：
采用所述喷头在所述承载基板上方移动，当所述喷头移动经过所述塑封区上方时，所述喷头向所述塑封区喷洒塑封料。
3.如权利要求2所述的封装方法，其特征在于，所述喷头前一次移动经过所述塑封区上方时的移动路径具有第一方向，所述喷头后一次移动经过同一塑封区上方时的移动路径具有第二方向，所述第二方向与第一方向不同。
4.如权利要求2或3所述的封装方法，其特征在于，所述第二芯片在所述承载基板上呈沿X方向和Y方向的阵列式分布，所述阵列式分布的第二芯片与承载基板之间围成若干行塑封区和若干列塑封区；所述喷头的移动路径具有的方向包括：+X方向、-X方向、+Y方向或者-Y方向中的一种或多种。
5.如权利要求4所述的封装方法，其特征在于，所述喷头的移动路径具有的方向还包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
6.如权利要求1所述的封装方法，其特征在于，获取所述塑封区的位置信息的方法包括：基于预设位置信息将所述第二芯片置于所述承载基板上后，将所述预设位置信息作为所述塑封区的位置信息；或者，在将所述第二芯片置于承载基板上后，对承载基板表面进行光照射，采集经承载基板表面反射的光信息，获取塑封区的位置信息。
7.如权利要求1所述的封装方法，其特征在于，基于获取的所述位置信息，进行所述选择性喷涂处理的方法包括：所述喷头在所述承载基板上方移动的同时，即时获取所述喷头在承载基板上的实时位置；基于该实时位置和获取的位置信息，控制所述喷头在承载基板上移动的过程中向所述塑封区喷洒塑封料。
8.如权利要求2所述的封装方法，其特征在于，在所述选择性喷涂处理的步骤中，所述喷头与所述承载基板之间的垂直距离为5mm～30mm，所述喷头移动的速率为0.01m/s至0.1m/s，所述喷头喷洒塑封料的流量为1ml/s至10ml/s。
9.如权利要求1所述的封装方法，其特征在于，所述选择性喷涂处理的方法包括：
提供喷头和可移动载台；将所述承载基板置于所述可移动载台上，使所述承载基板在喷头下方移动，当所述塑封区移动至所述喷头下方时，所述喷头向所述塑封区喷洒塑封料。
10.如权利要求1所述的封装方法，其特征在于，在所述选择性喷涂处理结束后，进行所述固化处理。
11.如权利要求10所述的封装方法，其特征在于，在进行所述固化处理之前，还包括，在进行所述选择性喷涂处理过程中，对位于所述塑封区的塑封料进行加热处理，且所述加热处理的工艺温度低于所述固化处理的工艺温度。
12.如权利要求11所述的封装方法，其特征在于，所述加热处理的工艺温度范围为20℃～120℃；所述固化处理的工艺温度范围为120℃～160℃。
13.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在所述第一正面形成第一氧化层；在所述待键合面上形成第二氧化层；通过所述第一氧化层和所述第二氧化层，采用低温熔融键合工艺实现所述器件晶圆和第二芯片的键合。
14.如权利要求13所述的封装方法，其特征在于，形成所述塑封层后，在所述低温熔融键合工艺之前，还包括：在所述塑封层上形成第三氧化层，所述第三氧化层的顶部与所述第二氧化层的顶部齐平，且所述第三氧化层和第二氧化层的材料相同。
15.如权利要求13所述的封装方法，其特征在于，在形成所述第二氧化层的步骤、以及将所述第二芯片临时键合于所述承载基板上的步骤之后，所述塑封区由所述第二芯片、第二氧化层与所述承载基板围成；
形成所述塑封层后，所述塑封层覆盖所述第二芯片和第二氧化层的侧壁，且露出所述第二氧化层的顶部。
16.如权利要求1所述的封装方法，其特征在于，形成所述塑封层后，在所述低温熔融键合工艺之前，还包括：对所述第二芯片和承载基板进行解键合处理。
17.如权利要求1所述的封装方法，其特征在于，在所述低温熔融键合工艺之后，还包括：对所述第二芯片和承载基板进行解键合处理。
18.如权利要求13所述的封装方法，其特征在于，所述第一氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，所述第二氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，且所述第一氧化层和第二氧化层的材料相同。
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