CN111370330B - 晶圆级封装方法 - Google Patents

晶圆级封装方法 Download PDF

Info

Publication number
CN111370330B
CN111370330B CN201811604440.2A CN201811604440A CN111370330B CN 111370330 B CN111370330 B CN 111370330B CN 201811604440 A CN201811604440 A CN 201811604440A CN 111370330 B CN111370330 B CN 111370330B
Authority
CN
China
Prior art keywords
plastic package
chip
device wafer
oxide layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811604440.2A
Other languages
English (en)
Other versions
CN111370330A (zh
Inventor
秦晓珊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Semiconductor International Corp
Original Assignee
Ningbo Semiconductor International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Semiconductor International Corp filed Critical Ningbo Semiconductor International Corp
Priority to CN201811604440.2A priority Critical patent/CN111370330B/zh
Publication of CN111370330A publication Critical patent/CN111370330A/zh
Application granted granted Critical
Publication of CN111370330B publication Critical patent/CN111370330B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种晶圆级封装方法，包括：提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面，所述器件晶圆的第一正面上键合有第二芯片，所述第二芯片与所述器件晶圆通过熔融键合工艺实现键合，相邻所述第二芯片与所述器件晶圆之间围成塑封区；形成所述塑封区后，进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述器件晶圆，且覆盖所述第二芯片的侧壁。本发明采用选择性喷涂处理，提高了封装成品率。

Description

晶圆级封装方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种晶圆级封装方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺，通常采用有机键合层(例如粘片膜)实现所述器件晶圆和待集成芯片之间的物理连接，并通过通孔刻蚀工艺(例如硅通孔刻蚀工艺)和电镀技术实现半导体器件之间的电性连接。
发明内容
本发明实施例解决的问题是提供一种晶圆级封装方法，提高封装成品率。
为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面，所述器件晶圆的第一正面上键合有第二芯片，所述第二芯片与所述器件晶圆通过熔融键合工艺实现键合，相邻所述第二芯片与所述器件晶圆之间围成塑封区；形成所述塑封区后，进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述器件晶圆，且覆盖所述第二芯片的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在实现第二芯片和器件晶圆的键合后，相邻第二芯片与器件晶圆之间围成塑封区，随后进行选择性喷涂处理，向塑封区喷洒塑封料，且对位于塑封区的塑封料进行固化处理，形成覆盖第二芯片侧壁的塑封层。本发明避免了现有形成塑封层中第二芯片受到注塑压力的问题，从而防止第二芯片发生变形或者破裂；并且，采用选择性喷涂处理的方式能够形成仅覆盖第二芯片侧壁的塑封层，因此塑封层内部应力小，相应的塑封层与所述第二芯片之间的界面性能好，二者之间的粘附性强，保证塑封层对第二芯片具有良好的密封效果。因此，本发明提供的系统级封装方法，能够提高形成的封装结构的性能。
附图说明
图1和图2是一种晶圆级封装方法中各步骤对应的结构示意图；
图3至图12是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，采用现有的晶圆级封装方法制造的封装结构的性能有待提高。
现结合一种晶圆级封装方法进行分析。图1及图2为一种晶圆级封装方法中各步骤对应的结构示意图，通常的，晶圆级封装方法包括以下步骤：
参考图1，提供器件晶圆20以及键合于所述器件晶圆20上的多个芯片10。
参考图2，在所述器件晶圆20上形成塑封层(molding layer)30，所述塑封层30覆盖所述芯片10侧壁以及背向器件晶圆20的面。
采用上述封装方法形成的封装结构性能有待提高。经分析发现，所述塑封层30的形成工艺是造成封装性能差的主要问题之一。
通常采用注塑工艺(molding)形成所述塑封层30，具体地，包括以下步骤：先将器件晶圆20以及芯片10放置在下模模腔内，并在下模模腔内注入液态塑封料；接着合上上模，在采用注射器推动上模的同时并对模具整体加热，位于下模模腔内的塑封料将芯片10包裹；塑封料冷却后固化成型，并与芯片 10结合在一起以形成所述塑封层30，对芯片10形成保护。
然而，在上述注塑工艺中，芯片10会受到较大的注塑压力，所述注塑压力使芯片10易发生变形甚至断裂，从而造成封装结构性能失效，封装失败。将所述器件晶圆20和芯片10放入注塑模腔时，器件晶圆20背面与注塑模腔平整的表面之间的贴合度差，这将进一步的导致器件晶圆20在注塑压力的作用下更容易发生变形甚至断裂。
采用注塑工艺形成的塑封层30通常以全覆盖的方式包裹芯片10，即塑封层30覆盖器件晶圆20表面、芯片10侧壁以及芯片10背向器件晶圆20的面，使得塑封层30内部具有较大的内应力(stress)，所述内应力也会致使芯片10 发生变形甚至破裂，造成封装失效。
为了解决所述技术问题，在实现第二芯片和器件晶圆的键合后，相邻第二芯片与器件晶圆之间围成塑封区，进行选择性喷涂处理，向塑封区喷洒塑封料，且对位于塑封区的塑封料进行固化处理，形成覆盖第二芯片侧壁的塑封层。本发明避免了现有形成塑封层中第二芯片受到注塑压力的问题，从而防止第二芯片发生变形或者破裂；并且，采用选择性喷涂处理的方式能够形成仅覆盖第二芯片侧壁的塑封层，因此塑封层内部应力小，相应的塑封层与第二芯片之间的界面性能好，二者之间的粘附性强，保证塑封层对第二芯片具有良好的密封效果。因此，本发明提供的系统级封装方法，能够提高形成的封装结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图3，提供集成有第一芯片310的器件晶圆(CMOS Wafer)300，所述器件晶圆300包括集成有所述第一芯片310的第一正面301以及与所述第一正面301相背的第一背面302。
本实施例中，所述晶圆级封装方法用于实现晶圆级系统封装，所述器件晶圆300用于在后续工艺中与待集成芯片进行键合。所述器件晶圆300为完成器件制作的晶圆，可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor， NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS) 器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘等结构，从而使器件晶圆300中集成至少一个第一芯片310，且第一芯片 310中形成有第一焊盘(Pad)320。
需要说明的是，当第一芯片310为多个时，所述多个第一芯片310可以为同一类型或不同类型的芯片。
还需要说明的是，为了便于图示，本实施例中，以器件晶圆300中集成有三个第一芯片310为例进行说明。但所述第一芯片310的数量不仅限于三个。
本实施例中，器件晶圆300的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，器件晶圆300包括集成有第一芯片310的第一正面301以及与第一正面301相背的第一背面302，第一正面301露出第一焊盘320。其中，第一焊盘320为器件晶圆300的引线焊盘(Bond Pad)，第一焊盘320用于实现第一芯片310与其他电路之间的电性连接；所述第一背面302指的是所述器件晶圆300中远离所述第一焊盘320一侧的半导体衬底的底部表面。根据实际工艺需求，所述器件晶圆300厚度T1为10微米至100微米。
继续参考图3，在所述第一正面301形成第一氧化层350。
所述第一氧化层350作为后续熔融键合(Fusion Bonding)工艺的键合层，用于实现后续器件晶圆300和待键合芯片之间的物理连接。其中，在所述熔融键合工艺后，所述器件晶圆300与待集成芯片之间的键合强度较高。
本实施例中，所述第一氧化层350的材料为氧化硅。通过选取氧化硅材料，在后续熔融键合工艺的过程中，能够使所述器件晶圆300与待集成芯片之间以 Si-O-Si的共价键进行键合，由于硅氧键的键能较大，进而有利于进一步提高所述器件晶圆300与待集成芯片的键合强度。在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。
具体地，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成第一氧化层350。原子层沉积工艺有利于提高沉积速率的均匀性、第一氧化层350 的厚度均一性以及结构均一性，且第一氧化层350具有良好的覆盖能力；而且，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低晶圆变形(Wafer Distortion)、器件性能偏移的概率。
参考图4提供待集成的第二芯片200，第二芯片200具有待键合面(未标示)。
第二芯片200用于作为晶圆级系统封装中的待集成芯片，第二芯片200的数量至少为一个，且第二芯片200数量与第一芯片410(如图1所示)的数量相同。第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，还可以是其他功能芯片。
本实施例中，所述晶圆级系统封装用于将多个不同功能的多个第二芯片 200组合到一个封装结构中，因此多个第二芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，多个第二芯片的功能类型还可以相同。
通过将多个第二芯片200集成于所述器件晶圆300(如图1所示)中，并在所述器件晶圆300上完成封装集成制程，从而能够大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。
需要说明的是，本实施例封装方法用于实现异质集成，因此多个第二芯片 200为硅晶圆制成的芯片。在其他实施例中，第二芯片也可以是其他材质形成的芯片。还需要说明的是，为了便于图示，本实施例中，以第二芯片200的数量为三个为例进行说明，但所述第二芯片200的数量不仅限于三个。
第二芯片200可以采用集成电路制作技术所制成，第二芯片200通常也包括形成于半导体衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。本实施例中，第二芯片200包括形成有第二焊盘 210的第二正面201以及与第二正面201相背的第二背面202，第二正面201 露出第二焊盘210。其中，第二焊盘210为引线焊盘，第二焊盘210用于实现第二芯片200与其他电路之间的电性连接；第二背面202指的是第二芯片200中远离第二焊盘210一侧的半导体衬底的底部表面。
本实施例中，第二芯片200的待键合面为第二正面201，即后续将第二正面201朝向器件晶圆300，当后续形成贯穿器件晶圆300且与第二芯片200电连接的互连结构(例如硅通孔互连结构)时，有利于减小互连结构的厚度，且有利于降低形成互连结构的工艺难度，降低工艺成本。在其他实施例中，根据实际工艺需求，待键合面还可以为第二背面，即后续将第二背面朝向器件晶圆。
继续参考图4，在所述待键合面(未标示)上形成第二氧化层250。
第二氧化层250作为后续熔融键合工艺的键合层，用于实现器件晶圆300 和第二芯片200之间的物理连接，从而提高键合强度。
而且，当后续形成贯穿器件晶圆300且与第二芯片200电连接的互连结构时，通常包括通孔刻蚀工艺，由于第二氧化层250和器件晶圆300的材料均为无机材料，采用通孔刻蚀工艺能够避免第二氧化层250内刻蚀孔径过大的问题，有利于提高通孔结构的电连接性能。
本实施例中，第二氧化层250的材料与第一氧化层350的材料相同，从而有利于进一步提高第二氧化层250和第一氧化层350的键合强度。具体地，采用原子层沉积工艺形成第二氧化层250，第二氧化层250的材料为氧化硅。在其他实施例中，第二氧化层还可以为氧化铪、氧化铝或氧化镧，且根据第二氧化层的材料，其形成工艺还可以为低压化学气相沉积工艺、金属有机化学气相沉积工艺、物理气相沉积工艺或激光脉冲沉积工艺。对第二氧化层250的具体描述，可参考前述对第一氧化层350的相关描述，本实施例在此不再赘述。
本实施例中，第二芯片200的待键合面为第二正面201，相应的，第二氧化层250形成于第二正面201上。在其他实施例中，当待键合面为第二背面时，第二氧化层相应形成于第二背面上。需要说明的是，多个第二芯片200通过对晶圆进行切割所获得，因此为了提高第二氧化层250的形成效率和形成质量，在集成有第二芯片200的晶圆上形成第二氧化层250后，对形成有第二氧化层 250的晶圆进行切割，从而获得形成有第二氧化层250的第二芯片200。
继续参考图4，提供承载基板100；将所述第二芯片200背向所述待键合面 (未标示)的表面临时键合于所述承载基板100上。
所述承载基板100用于对所述多个第二芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性；而且通过临时键合(Temporary Bonding)的方式，还便于后续将所述第二芯片200和承载基板100进行分离。
本实施例中，所述承载基板100为载体晶圆(Carrier Wafer)。具体地，所述承载基板100可以为半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶圆。
本实施例中，承载基板100上形成有粘合层150，第二芯片200背向待键合面的表面通过粘合层150临时键合于承载基板100上。具体地，粘合层150 为粘片膜(Die AttachFilm，DAF)和干膜(Dry Film)中的一种或两种。
本实施例中，第二芯片200的待键合面为第二正面201，相应的，通过粘合层150将第二背面202临时键合于承载基板100上。在其他实施例中，当第二芯片的待键合面为第二背面时，相应将第二正面临时键合于承载基板上。
本实施例中，在第二芯片200的待键合面上形成第二氧化层250之后，将第二芯片200临时键合于承载基板100上，从而有利于简化形成第二氧化层250 的工艺难度。在其他实施例中，还可以将第二芯片临时键合于承载基板之后，在待键合面上形成第二氧化层。
结合参考图5至图9，将第二芯片200背向待键合面(未标示)的表面临时键合于承载基板100上后，使待键合面和第一正面301相对设置，采用熔融键合工艺实现第二芯片200和器件晶圆300的键合，相邻第二芯片200与器件晶圆300之间围成塑封区I。
本实施例中，第一正面301形成有第一氧化层350，待键合面上形成有第二氧化层250；通过第一氧化层350和第二氧化层250进行所述熔融键合工艺。
熔融键合是一种主要利用界面化学力完成键合的工艺。在熔融键合工艺的过程中，第一氧化层350和第二氧化层250的表面会形成未饱和成键的Si原子，并能实现共价键的结合，因此通过熔融键合工艺，第一氧化层350和第二氧化层250的接触面通过共价键结合的方式实现键合，使第一氧化层350和第二氧化层250之间具有较高的键合强度，从而提高键合工艺的可靠性，进而提高键合强度，且后续工艺对键合强度的影响较小，相应提高了封装成品率。
塑封区为待形成塑封层的区域。具体地，器件晶圆300的第一正面301上形成有第一氧化层350，因此，在相邻第二芯片200与第一氧化层350之间围成所述塑封区。
本实施例中，如图7所示，图7为俯视图，仅示意出第二芯片在器件晶圆上的位置关系，第二芯片200在器件晶圆300上呈沿X方向和Y方向的阵列式分布，所述阵列式分布的第二芯片200与器件晶圆300之间围成若干行塑封区和若干列塑封区。
结合参考图5和图6，具体地，熔融键合工艺的步骤包括：对第一氧化层 350表面和第二氧化层250表面进行等离子体活化处理110。
一方面，通过等离子体活化处理110，使第一氧化层350和第二氧化层250 表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物和杂质的作用，例如可以去除金属污染和有机污染物。另一方面，等离子体活化处理110的等离子体对第一氧化层350和第二氧化层250表面进行撞击，对不稳定非桥接氧原子赋能，使氧原子离开原先成键的原子，从而为后续在第一氧化层350和第二氧化层250的接触面形成共价键提供良好基础。
本实施例中，第一氧化层350和第二氧化层250的材料为氧化硅，因此在等离子体活化处理110后，在第一氧化层350和第二氧化层250的表面形成未饱和成键的Si原子。
等离子体活化处理110所采用的反应气体可以包括Ar、N2、O2和SF6中的一种或多种。本实施例中，所述等离子体活化处理110所采用的反应气体为O2，即所述等离子体活化处理110为氧等离子体活化处理。
其中，等离子体活化处理110的射频功率不宜过小，也不宜过大。在等离子体活化处理110的过程中，利用射频功率源产生的射频电场使电子加速，并使各个电子与反应气体分子发生碰撞而转移动能，从而使各个反应气体分子发生电离产生等离子体。如果射频功率过小，则反应气体难以被等离子体化，相应容易引起等离子体不足、等离子体稳定性变差的问题，从而降低所述等离子体活化处理110的效果，进而导致后续第一氧化层350和第二氧化层250之间的键合强度降低；如果射频功率过大，则容易导致反应气体被等离子体化后获得的动能过大，对第一氧化层350和第二氧化层250的轰击作用相应过强，从而容易对第一氧化层350和第二氧化层250表面造成损伤，从而在第一氧化层 350和第二氧化层250表面形成微缺陷(Micro-defect)，在后续退火处理后容易产生退火空洞，反而容易降低后续第一氧化层350和第二氧化层250之间的键合强度，而且，射频功率过大还会消耗过多能量，从而导致工艺成本的增加。
为此，本实施例中，所述等离子体活化处理110的射频功率为20W至200W。
等离子体活化处理110的工艺压强不宜过小，也不宜过大。工艺压强影响所述射频功率，工艺压强越大，则等离子体的平均自由程越短，等离子体之间发生碰撞的几率越大，从而导致等离子体活化处理110的效果变差，相应的，为了保证等离子体活化处理110的效果，所需射频功率则越高；此外，当工艺压强过小时，则容易降低等离子体的稳定性，相应的，抑制等离子体不稳定所需的射频功率越高。为此，本实施例中，根据射频功率，将工艺压强调整至相匹配的数值范围内。具体地，所述工艺压强为0.1mBar至10mBar。
等离子体活化处理110的处理时间不宜过短，也不宜过长。如果处理时间过短，在射频功率和反应气体的流量一定的情况下，等离子体活化处理110的效果相应变差，从而导致第一氧化层350和第二氧化层250之间的键合强度降低；如果处理时间过长，则容易对第一氧化层350和第二氧化层250表面造成损伤，从而在第一氧化层350和第二氧化层250表面形成微缺陷，处理时间过长还会产生过量的羟基，在后续退火处理后，容易产生过量副产物(H2O和H2等)，从而导致退火空洞的产生，反而容易降低后续第一氧化层350和第二氧化层250之间的键合强度，此外，工艺时间过长相应还会导致工艺成本的增加。为此，本实施例中，等离子体活化处理110的处理时间为0.1分钟至10分钟。
通过将等离子体活化处理110的射频功率、工艺压强、反应气体流量以及处理时间设定在合理范围内，并相互配合，从而在提高处理效率和稳定性、降低工艺成本的同时，提高对所述第一氧化层350和第二氧化层250的活化效果。
本实施例中，所述熔融键合工艺的步骤还包括：在等离子体活化处理110 (如图5和图6所示)后，对第一氧化层350表面和第二氧化层250表面进行去离子水清洗处理；在去离子水预清洗处理后，对第一氧化层350表面和第二氧化层250表面进行干燥处理。
通过去离子水清洗处理和干燥处理，以提高第一氧化层350和第二氧化层 250的表面质量，从而提高第一氧化层350和第二氧化层250的的键合强度。
具体地，采用去离子水冲洗所述第一氧化层350和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用N2吹干所述第一氧化层350和第二氧化层250，从而完成所述干燥处理。
参考图7至图8所示，图7为俯视结构示意图(仅示意出器件晶圆和第二芯片)，图8为图7中沿AA切割的剖面结构示意图，本实施例中，所述熔融键合工艺的步骤还包括：在干燥处理后，根据第二芯片200和第一芯片310的预设相对位置关系，将所述第二氧化层250和第一氧化层350相对设置并贴合，对所述器件晶圆300和第二芯片200施加键合压力，进行预键合处理120。
在等离子体活化处理110后，在第一氧化层350和第二氧化层250的表面形成未饱和成键的Si原子，因此通过预键合处理120，使第一氧化层350和第二氧化层250实现界面化学键连接。
本实施例中，将第二氧化层250和第一氧化层350相对设置并贴合后，第二芯片200与相对应的第一芯片310上下一一对应，且第二芯片200和第一芯片310在第一氧化层350上的投影相互错开，并对器件晶圆300的第一背面302、以及承载基板100背向第二芯片200的面施加键合压力，以进行预键合处理 120。其中，通过将第二芯片200的第二背面202临时键合于承载基板100上后再进行预键合处理120的方式，有利于提高多个第二芯片200的受力均匀性，而且，与直接对第二芯片200施加键合压力的方案相比，有利于降低预键合处理120对第二芯片200造成的损伤。
需要说明的是，增加所述预键合处理120的键合压力，有利于提高所述第一氧化层350和第二氧化层250界面的化学键连接效果和强度，但是，如果所述键合压力过大，则反而容易对所述器件晶圆300、第一氧化层350、第二氧化层250和第二芯片200造成不良影响，例如产生变形的问题等。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，降低工艺风险，所述预键合处理120的键合压力为1牛顿至20牛顿。
还需要说明的是，增加所述预键合处理120的处理时间，也有利于提高所述第一氧化层350和第二氧化层250接触面的化学键连接效果和强度，但是，如果所述处理时间过多，反而会造成工艺时间的浪费、效率的下降。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，提高工艺效率，所述预键合处理120的处理时间为1秒至60秒。
本实施例中，所述熔融键合工艺的步骤还包括：在所述预键合处理120后，对器件晶圆300和第二芯片200进行退火处理。
通过退火处理，使第一氧化层350和第二氧化层250接触面发生脱水缩合反应，从而使第一氧化层350和第二氧化层250形成Si-O-Si的共价键结合；由于硅氧键的键能较大，进而提高第一氧化层350和第二氧化层250的键合强度。
退火处理的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高第一氧化层350和第二氧化层250的键合强度；如果工艺温度过高，则容易对形成于器件晶圆300和第二芯片200内的器件性能产生不良影响。为此，本实施例中，工艺温度为200℃至500℃。
本实施例中，所述退火处理的工艺温度较低，因此还有利于减小对形成于器件晶圆300和第二芯片200内的器件性能的影响。
退火处理的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则难以充分完成脱水缩合反应，不利于提高第一氧化层350和第二氧化层250的键合强度；如果工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将所述器件晶圆300和第二芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，所述退火处理的工艺时间为20分钟至200分钟。
本实施例中，通过将退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。
需要说明的是，由于第二芯片200的数量为多个且相互分立，因此在熔融键合工艺过程中，承载基板100用于对多个第二芯片200起到支撑作用，降低所述第二芯片200发生脱落的概率，且还便于所述熔融键合工艺的进行。
为此，参考图9，实现第二芯片200和器件晶圆300的键合后，进行解键合(De-bonding)处理，从而对第二芯片200和承载基板100进行分离，以去除承载基板100和粘合层150(如图8所示)。
具体地，所述解键合处理的工艺可以为化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光以及湿法剥离中的一种或多种，并根据所述粘合层150的材料选取相适宜的工艺。
参考图10，在所述解键合处理后，进行选择性喷涂处理，向所述塑封区I 喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区I的塑封层 400，所述塑封层覆盖所述器件晶圆300，且覆盖所述第二芯片200的侧壁。
通过采用选择性喷涂处理的方式，避免了现有形成塑封层中第二芯片受到注塑压力的问题，从而防止第二芯片200发生变形或者破裂；并且，采用选择性喷涂处理的方式能够形成仅覆盖第二芯片200侧壁的塑封层400，因此塑封层400内部应力小，相应的塑封层400与第二芯片200之间的界面性能好，二者之间的粘附性强，保证塑封层400对第二芯片200具有良好的密封效果。因此，本实施例提供的系统级封装方法，能够提高形成的封装结构的性能。
此外，采用选择性喷涂处理的方式形成所述塑封层400，工艺灵活度高，根据封装工艺的需求不同，通过合理控制所述选择性喷涂处理喷洒的塑封料的量，控制形成的所述塑封层400的厚度，从而可以形成顶部与第二芯片200第二背面202齐平的塑封层400，还可以形成顶部低于第二背面202的塑封层400。
本实施例中，所述塑封层400顶部与第二背面202平。在其他实施例中，所述塑封层顶部还可以低于所述第二背面。为此，塑封层400覆盖第二芯片200 侧壁指代的是塑封层400覆盖第二芯片200的全部侧壁或者覆盖第二芯片200 的部分侧壁，这两种情况下封装结构的质量和性能均能得到保障。
塑封层400覆盖第一氧化层350，且覆盖第二芯片200的侧壁，能够起到密封和防潮的作用，以保护第一芯片310和第二芯片200，从而降低第一芯片 310和第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
而且，在第一氧化层350上形成覆盖第二芯片200侧壁的塑封层400后，所述塑封层400与第一氧化层350相接触，由于塑封层400的吸水率和化学稳定性较好，因此有利于进一步提高封装结构的良率和可靠性。
塑封料为具有流动性的塑封胶。本实施例中，塑封料为环氧树脂塑封料 (EMC，Epoxy Molding Compound)，包括基体树脂、固化剂、偶联剂、填料等，其中，基体树脂为环氧树脂，固化剂为酚醛树脂，偶联剂可以为硅微粉或者二氧化硅粉。在其他实施例中，塑封料还可以采用其他合适的塑封料。
本实施例中，所述选择性喷涂处理的步骤包括：提供可移动喷头和承载台；将器件晶圆300置于所述承载台上，使所述喷头在所述器件晶圆300上方移动，当所述喷头移动至塑封区I上方时，所述喷头向所述塑封区I喷洒塑封料。
具体地，提供喷涂装置，喷涂装置具有可移动的喷头；将器件晶圆300置于承载台(chuck)上，利用喷涂装置完成所述选择性喷涂处理。
为了提高塑封层400的厚度均匀性，在选择性喷涂处理过程中，喷头移动经过同一塑封区I上方至少两次，以形成塑封层400。由于对于同一塑封区I 而言，塑封层400为至少经过两次喷洒塑封料形成的，在进行后一次喷洒塑封料之前，前一次喷洒的塑封料在塑封区I上具有一定的时间和空间进行流动，因此在进行后一次喷洒塑封料时，前一次喷洒的塑封料的厚度均匀性得到了改善，从而提高最终形成的塑封层400的厚度均匀性。
本实施例中，在选择性喷涂处理的过程中，喷头前一次移动经过塑封区I 上方时的移动路径为第一方向，喷头后一次移动经过同一塑封区I上方时的路径为第二方向，且第二方向与第一方向不同。
这样设置的好处在于：由于来自不同移动路径的喷头向同一塑封区I喷洒的塑封料的厚度分布情形具有差异性，因此，采用具有不同移动路径的喷头向同一塑封区I喷洒塑封料时，所述具有差异性的厚度分布相互弥补，从而提高进一步提高最终所形成塑封层400的厚度均匀性。
本实施例中，第二芯片200和器件晶圆300实现键合后，第二芯片200在器件晶圆300上呈沿X方向和Y方向的阵列式分布，阵列式分布的第二芯片 200与器件晶圆300之间围成若干行塑封区I和若干列塑封区I，其中，沿X方向的塑封区I构成若干行塑封区I，沿Y方向的塑封区I构成若干列塑封区I。相应的，喷头在器件晶圆300上方移动的移动路径具有的方向包括：+X方向、 -X方向、+Y方向或者-Y方向中的一种或多种。
具体地，选择性喷涂处理的步骤包括：至少一次的X方向喷涂步骤，所述 X方向喷涂步骤包括：所述喷头沿+X方向或者-X方向移动，经过沿X方向的塑封区I上方，直至喷头移动经过所有行塑封区I上方；至少一次的Y方向喷涂步骤，所述Y方向喷涂步骤包括：所述喷头沿+Y方向或者-Y方向移动，经过沿Y方向的塑封区I上方，直至所述喷头移动经过所有列塑封区I上方。
需要说明的是，为了提高塑封层400的厚度均匀性，且提高塑封层400的致密度等性能，可以交替进行X方向喷涂步骤以及Y方向喷涂步骤，直至形成厚度符合要求的塑封层400。其中，在从X方向喷涂步骤变更为Y方向喷涂步骤时，既可以采用移动喷头的方式实现，也可以利用承载台将器件晶圆300转动90°的方式来实现。
在其他实施例中，选择性喷涂处理的步骤还可以包括：至少两次的X方向喷涂步骤，每一次X方向喷涂步骤包括：喷头沿+X方向移动，经过一行塑封区上方；接着，喷头沿-X方向移动，经过下一行塑封区上方；喷头交替沿+X 方向和-X方向移动，直至喷头移动经过所有行塑封区。需要说明的是，为了提高形成的塑封层的厚度均匀性，喷头移动经过同一行塑封区上方至少两次，以形成所述塑封层，并且，喷头前一次移动经过同一行塑封区的移动路径与后一次移动经过同一行塑封区的移动路径不同。
还需要说明的是，采用上述的至少两次的X方向喷涂步骤以完成选择性喷涂处理的方案中，对于未设置有第二芯片的整行塑封区而言，喷头可以对整行塑封区进行喷洒塑封料；若整行塑封区在后续的切割处理过程中会被切割去除时，也可以对所述整行塑封区不喷洒塑封料。
相应的，在另一些实施例中，选择性喷涂处理还可以包括至少两次的Y方向喷涂步骤，喷头可以交替沿+Y方向和-Y方向移动，直至塑封层的厚度满足工艺需求。在其他实施例中，所述喷头的移动路径的方向还可以包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
在进行选择性喷涂处理之前，还需要获取器件晶圆300上的塑封区的位置信息；基于获取的所述位置信息，进行所述选择性喷涂处理。
本实施例中，获取塑封区I位置信息的步骤包括：基于预设位置信息将第二芯片200置于器件晶圆300上后，将该预设位置信息作为塑封区I的位置信息。在其他实施例中，为了提高位置信息的准确度，避免工艺偏差带来的影响，获取塑封区的位置信息的方法还可以为：在将第二芯片置于器件晶圆上后，对器件晶圆表面进行光照射，采集经器件晶圆表面反射的光信息，以获取塑封区的位置信息。由于塑封区I材料与第二芯片的材料不同，因此经不同材料反射的光信息不同，采集不同的光信息即可获取塑封区I的位置信息，例如，可以采用由摄像机接收反射的光信息，根据摄像机基于光信息生成的图像获取塑封区I的位置信息。
具体地，基于获取的位置信息，进行选择性喷涂处理的方法包括：喷头在器件晶圆300上方移动的同时，即时获取喷头在器件晶圆300上的实时位置；基于该实时位置和获取的位置信息，控制喷头在器件晶圆300上移动的过程中向塑封区I喷洒塑封料。其中，实时位置可以是直接获取的，也可以是基于喷头的初始位置、喷头的移动速率以及喷头的移动时间换算获得的。
塑封区I具有相对的第一边界和第二边界，第一边界指向第二边界的方向与喷头移动方向一致，当喷头移动经过第一边界且距离第一边界第一距离时，喷头开始喷洒塑封料；当喷头移动至距离第二边界第二距离且未超过第二边界时，喷头结束喷洒塑封料。
所述第一距离不宜过大。若第一距离过大，则所述喷头单次经过同一塑封区I上方的有效喷涂面积过小，使得选择性喷涂处理的效率降低。为此，本实施例中，所述第一距离范围为0至30mm，例如为5mm、10mm、15mm、25mm。
第二距离不宜过小，也不宜过大。若第二距离过小，则所述喷头易将塑封料喷洒至第二芯片200顶部；若第二距离过大，则所述喷头单次经过同一塑封区I上方的有效喷涂面积过小，使得选择性喷涂处理的效率降低。为此，本实施例中，所述第二距离范围为5nm至30mm，例如为10mm、18mm、23mm、 28mm。
在进行选择性喷涂处理的过程中，喷头与器件晶圆300之间的垂直距离不宜过小，也不宜过大。垂直距离越近，则单位时间内喷头喷洒的区域面积越小，单位时间内在塑封区I上喷洒塑封料形成的膜层的厚度相应越厚，所形成膜层厚度均匀性也相越小，不利于提高塑封层400的厚度均匀性；所述垂直距离越远，喷头喷洒塑封料的位置精确度越难以控制，且容易造成塑封料的损失。为此，本实施例中，所述喷头与器件晶圆300之间的垂直距离为5mm至30mm，例如为10mm、15mm、20mm、28mm。其中，在所述器件晶圆300上形成第一氧化层350的情况下，该距离为所述喷头与第一氧化层350之间的垂直距离。
并且，在选择性喷涂处理的过程中，对于同一塑封区I，随着塑封区I内的塑封料的量逐渐增加，喷头与器件晶圆300之间的垂直距离逐渐减小，也就是说，喷头下一次经过某一塑封区I时喷头与器件晶圆300之间的垂直距离为第一垂直距离，喷头前一次经过同一塑封区I时喷头与器件晶圆300之间的垂直距离为第二垂直距离，所述第一垂直距离小于第二垂直距离。
在选择性喷涂处理的过程中，喷头移动的速率不宜过小，也不宜过快。若移动的速率过小，则在喷头喷洒的塑封料流量一定的情况下，喷头单次移动经过塑封区I过程中喷洒的塑封料量较大，则在塑封区I单次形成的膜层厚度较厚，膜层的厚度均匀性相对较差，不利于提高最终形成的塑封层400的厚度均匀性；若喷头移动的速率过大，则选择性喷涂处理的喷涂效率低，影响封装效率。为此，本实施例中，在所述选择性喷涂处理的过程中，所述喷头移动的速率为0.01m/s至0.1m/s，例如为0.03m/s、0.05m/s、0.07m/s、0.9m/s。
在选择性喷涂处理的过程中，喷头喷洒塑封料的流量不宜过小，也不宜过大。若流量过小，选择性喷涂处理的喷涂效率相应较低，影响封装效率；若流量过大，喷头单次移动经过塑封区I过程中喷洒的塑封料量较大，则在塑封区 I单次形成的膜层厚度较厚，所述膜层的厚度均匀性相对较差，不利于提高塑封层400的厚度均匀性。为此，本实施例中，在选择性喷涂处理的过程中，喷头喷洒塑封料的流量为1ml/s至10ml/s，例如为2ml/s、4ml/s、6ml/s、9ml/s。
需要说明的是，本实施例中，以提供可移动的喷头来实现选择性喷涂处理作为示例。在其他实施例中，选择性喷涂处理采用的方法还可以包括：提供喷头和可移动载台；将器件晶圆置于该可移动载台上，使器件晶圆在喷头下方移动，当塑封区I移动至喷头下方时，所述喷头向所述塑封区I喷洒塑封料。
本实施例中，在选择性喷涂处理结束后，对位于塑封区I的塑封料进行固化处理。固化处理用于使位于塑封区I的塑封料固化成型，且在固化处过程中，塑封料内部发生交联反应，以形成具有抗弯性能、抗湿性能以及耐热性能的塑封层400。具体地，所述固化处理采用的步骤包括：在真空、N2或者惰性气体环境下，对所述塑封区I的塑封料进行烘烤。
本实施例中，固化处理采用的工艺温度不宜过低，也不宜过高。若工艺温度过低，则在固化处理过程中塑封料内交联反应不完全，影响塑封层400起到的塑封效果；若工艺温度过高，则容易对第二芯片200的性能造成不良影响，且工艺温度过高，塑封层400内部应力相应较大，易造成塑封层400与第二芯片200之间的粘附性下降，影响塑封层400的塑封效果。
为此，本实施例中，固化处理采用的工艺温度为120℃至160℃，例如为130℃、140℃、150℃。在该工艺温度范围内进行固化处理，使得位于塑封区I 内的塑封料内部交联反应逐渐完全，分子中反应基团和反应活点数目逐渐减少，从而形成具有稳定的三维网状结构的塑封层400，使塑封层400具有高强度以及高硬度，从而保证塑封层400具有高的抗弯性能、抗湿性能以及耐热性能；并且所述塑封层400内部应力适中，因此所述塑封层400与第二芯片200之间的粘附性强，且塑封层400与器件晶圆300之间的粘附性强。
本实施例中，在进行固化处理之前，还包括：在进行选择性喷涂处理的过程中，对位于塑封区I的塑封料进行加热处理，且加热处理的工艺温度低于固化处理的工艺温度。
在加热处理的过程中，位于塑封区I的塑封料的流动性得到改善，有利于提高塑封层400的厚度均匀性；并且，所述塑封料中存在妨碍交联反应的溶剂分子，所述加热处理有利于使所述溶剂从塑封料中挥发出去，进而提高后续固化处理过程中交联反应程度，改善形成的塑封层400的强度和硬度。
加热处理的工艺温度不宜过低，也不宜过高。若工艺温度过低，则塑封料流动性相对较差，且塑封料中会影响交联反应的溶剂挥发程度低；若工艺温度过高，则易造成塑封区I中的塑封料过早硬化而出现塑封层400分层的问题。
为此，本实施例中，所述加热处理的工艺温度为20℃至120℃，例如为40℃、 60℃、80℃、100℃。所述加热处理采用的工艺温度适中，既保证所述塑封区I 中的塑封料具有合适的流动性，且尽可能多的使塑封料中的溶剂挥发出去，同时，还能避免由于加热处理的工艺温度过高带来的塑封层400分层的问题。所述加热处理的方法可以为：通过对承载台进行加热，以完成所述加热处理。
需要说明的是，在其他实施例中，也可以在进行选择性喷涂处理的过程中，进行所述固化处理。
结合参考图11，所述封装方法还包括：形成所述塑封层400后，对所述器件晶圆300的第一背面302进行减薄处理。
通过对所述第一背面302进行减薄处理，以减小所述器件晶圆300的厚度，从而改善所述器件晶圆300的散热效果，且有利于后续封装制程的进行、减小封装后所获得封装结构的整体厚度，从而提高所述封装结构的性能。
本实施例中，减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
结合参考图12，在减薄处理后，在器件晶圆300内形成与第一芯片310电连接的第一互连结构410、以及与第二芯片200电连接的第二互连结构420。
通过第一互连结构410和第二互连结构420，以实现第一芯片310和第二芯片200与其他电路的电性连接、以及第一芯片310和第二芯片200之间的电性连接。
本实施例中，第一互连结构410和第二互连结构420为硅通孔互连结构，即第一互连结构410和第二互连结构420通过硅通孔(Through-Silicon Via， TSV)工艺所形成。具体地，第一互连结构410与第一芯片310内的金属互连结构电连接，第二互连结构420与第二芯片200的第二焊盘210电连接。
本实施例中，第一互连结构410和第二互连结构420的材料为铜。其他实施例中，第一互连结构和第二互连结构的材料还可以为铝、钨和钛等导电材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种晶圆级封装方法，其特征在于，包括：
提供集成有第一芯片的器件晶圆，所述器件晶圆包括集成有所述第一芯片的第一正面以及与所述第一正面相背的第一背面，所述器件晶圆的第一正面上键合有第二芯片，所述第二芯片与所述器件晶圆通过熔融键合工艺实现键合，相邻所述第二芯片与所述器件晶圆之间围成塑封区；第二芯片与相对应的第一芯片上下一一对应，且第二芯片和第一芯片在器件晶圆上的投影相互错开；塑封区具有相对的第一边界和第二边界；
形成所述塑封区后，进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成位于所述塑封区的塑封层，所述塑封层覆盖所述器件晶圆，且覆盖所述第二芯片的侧壁；
所述塑封层的形成方法包括：获取所述器件晶圆上的塑封区的位置信息；基于获取的所述位置信息，进行选择性喷涂处理，在所述第一边界且距离所述第一边界第一距离时，开始喷洒塑封料，在距离所述第二边界第二距离且未超过所述第二边界时，结束向塑封区喷洒塑封料；
形成塑封层后，在器件晶圆内形成与第一芯片电连接的第一互连结构、以及与第二芯片电连接的第二互连结构。
2.如权利要求1所述的封装方法，其特征在于，所述选择性喷涂处理的步骤包括：提供可移动喷头；
使所述喷头在所述器件晶圆上方移动，当所述喷头移动经过所述塑封区上方时，所述喷头向所述塑封区喷洒塑封料。
3.如权利要求2所述的封装方法，其特征在于，所述喷头移动经过同一塑封区上方至少两次，以形成所述塑封层；且所述喷头前一次移动经过所述塑封区上方时的移动路径具有第一方向，所述喷头后一次移动经过同一塑封区上方时的移动路径具有第二方向，所述第二方向与第一方向不同。
4.如权利要求2或3所述的封装方法，其特征在于，所述第二芯片在所述器件晶圆上呈沿X方向和Y方向的阵列式分布，所述阵列式分布的第二芯片与器件晶圆之间围成若干行塑封区和若干列塑封区；所述喷头的移动路径具有的方向包括：+X方向、-X方向、+Y方向或者-Y方向中的一种或多种。
5.如权利要求4所述的封装方法，其特征在于，所述喷头的移动路径具有的方向还包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
6.如权利要求1所述封装方法，其特征在于，获取所述器件晶圆上的塑封区的位置信息的方法包括：基于预设位置信息将所述第二芯片置于所述器件晶圆上，将所述预设位置信息作为所述塑封区的位置信息；或者，在将所述第二芯片置于所述器件晶圆上后，对所述器件晶圆表面进行光照射，采集经器件晶圆表面反射的光信息，获取所述塑封区的位置信息。
7.如权利要求2所述封装方法，其特征在于，基于获取的所述位置信息，进行所述选择性喷涂处理的方法包括：所述喷头在所述器件晶圆上方移动的同时，即时获取所述喷头在所述器件晶圆上的实时位置；基于所述实时位置和获取的位置信息，控制所述喷头在所述器件晶圆上移动的过程中向所述塑封区喷洒塑封料。
8.如权利要求1所述的封装方法，其特征在于，所述选择性喷涂处理的步骤包括：提供喷头和可移动载台；
将所述器件晶圆置于所述可移动载台上，使所述器件晶圆在喷头下方移动，当所述塑封区移动至所述喷头下方时，所述喷头向所述塑封区喷洒塑封料。
9.如权利要求1所述的封装方法，其特征在于，在所述选择性喷涂处理结束后，进行所述固化处理。
10.如权利要求9所述的封装方法，其特征在于，在进行所述固化处理之前，还包括：在进行所述选择性喷涂处理的过程中，对位于所述塑封区的塑封料进行加热处理，且所述加热处理的工艺温度低于所述固化处理的工艺温度。
11.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在所述第一正面形成第一氧化层；所述第二芯片具有待键合面，在所述待键合面上形成第二氧化层；通过所述第一氧化层和第二氧化层进行熔融键合工艺。
12.如权利要求11所述的封装方法，其特征在于，在所述待键合面上形成所述第二氧化层之后，进行熔融键合工艺之前，将所述第二芯片背向所述待键合面的表面临时键合于承载基板上；
或者，将所述第二芯片背向所述待键合面的表面临时键合于承载基板之后，在所述待键合面上形成所述第二氧化层。
13.如权利要求11所述的封装方法，其特征在于，所述第一氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，所述第二氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，且所述第一氧化层和第二氧化层的材料相同。
14.如权利要求11所述的封装方法，其特征在于，所述熔融键合工艺的步骤包括：对所述第一氧化层表面和第二氧化层表面依次进行等离子体活化处理、去离子水清洗处理和干燥处理；
在所述干燥处理后，根据所述第二芯片和第一芯片的预设相对位置关系，将所述第二氧化层和第一氧化层相对设置并贴合，对所述器件晶圆和第二芯片施加键合压力，进行预键合处理；
在所述预键合处理后，对所述器件晶圆和第二芯片进行退火处理。
15.如权利要求14所述的封装方法，其特征在于，所述等离子体活化处理所采用的反应气体包括Ar、N2、O2和SF6中的一种或多种。
16.如权利要求2所述的封装方法，其特征在于，在所述选择性喷涂处理的步骤中，所述喷头与所述器件晶圆之间的垂直距离为5mm至30mm，所述喷头移动的速率为0.01m/s至0.1m/s，所述喷头喷洒塑封料的流量为1ml/s至10ml/s。
17.如权利要求10所述封装方法，其特征在于，所述加热处理的工艺温度范围为20℃～120℃；所述固化处理的工艺温度范围为120℃～160℃。
CN201811604440.2A 2018-12-26 2018-12-26 晶圆级封装方法 Active CN111370330B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811604440.2A CN111370330B (zh) 2018-12-26 2018-12-26 晶圆级封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811604440.2A CN111370330B (zh) 2018-12-26 2018-12-26 晶圆级封装方法

Publications (2)

Publication Number Publication Date
CN111370330A CN111370330A (zh) 2020-07-03
CN111370330B true CN111370330B (zh) 2022-05-10

Family

ID=71209559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811604440.2A Active CN111370330B (zh) 2018-12-26 2018-12-26 晶圆级封装方法

Country Status (1)

Country Link
CN (1) CN111370330B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567410A (zh) * 2009-02-05 2009-10-28 郑榕彬 Led芯片的封装方法
CN105118804A (zh) * 2015-09-29 2015-12-02 厦门大学 超薄硅薄膜钝化制备绝缘体上锗的方法
CN105304509A (zh) * 2014-06-08 2016-02-03 联测总部私人有限公司 半导体封装和封装半导体装置的方法
CN106952833A (zh) * 2015-10-09 2017-07-14 台湾积体电路制造股份有限公司 三维芯片堆叠的方法和结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567410A (zh) * 2009-02-05 2009-10-28 郑榕彬 Led芯片的封装方法
CN105304509A (zh) * 2014-06-08 2016-02-03 联测总部私人有限公司 半导体封装和封装半导体装置的方法
CN105118804A (zh) * 2015-09-29 2015-12-02 厦门大学 超薄硅薄膜钝化制备绝缘体上锗的方法
CN106952833A (zh) * 2015-10-09 2017-07-14 台湾积体电路制造股份有限公司 三维芯片堆叠的方法和结构

Also Published As

Publication number Publication date
CN111370330A (zh) 2020-07-03

Similar Documents

Publication Publication Date Title
KR102610674B1 (ko) 패키지 구조 및 제작 방법들
US10784229B2 (en) Wafer level package structure and wafer level packaging method
US11450582B2 (en) Wafer-level package structure
CN110875192A (zh) 晶圆级封装方法及封装结构
CN110875198A (zh) 晶圆级封装方法及封装结构
CN111370328B (zh) 晶圆级封装方法
CN111370330B (zh) 晶圆级封装方法
CN111370335B (zh) 晶圆级系统封装方法
CN111370329A (zh) 扇出型晶圆级封装方法
CN110875231A (zh) 晶圆级封装方法及封装结构
CN110875232A (zh) 晶圆级封装方法及封装结构
CN110875205B (zh) 晶圆级封装方法及封装结构
CN110875207B (zh) 晶圆级封装方法及封装结构
CN111370333B (zh) 晶圆级系统封装方法
CN112117195B (zh) 封装方法
CN110875199B (zh) 晶圆级封装方法及封装结构
CN110875193B (zh) 晶圆级封装方法及封装结构
CN111370334B (zh) 3d封装方法
CN111370327B (zh) 扇入型晶圆级封装方法
CN111370324B (zh) 封装方法
US20230129405A1 (en) Semiconductor device packaging methods
WO2023224825A1 (en) Semiconductor device packages with enhanced thermo-mechanical reliability

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant