CN105304509A - 半导体封装和封装半导体装置的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 340
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004806 packaging method and process Methods 0.000 title description 2
- 239000000463 material Substances 0.000 claims abstract description 481
- 230000008569 process Effects 0.000 claims description 266
- 238000005538 encapsulation Methods 0.000 claims description 143
- 238000000926 separation method Methods 0.000 claims description 127
- 239000010410 layer Substances 0.000 claims description 106
- 239000011241 protective layer Substances 0.000 claims description 55
- 230000015572 biosynthetic process Effects 0.000 claims description 46
- 238000011049 filling Methods 0.000 claims description 22
- 238000002360 preparation method Methods 0.000 claims description 11
- 238000010276 construction Methods 0.000 claims description 9
- 239000007791 liquid phase Substances 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 5
- 239000012790 adhesive layer Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000007921 spray Substances 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 1
- 239000010408 film Substances 0.000 claims 1
- 238000007789 sealing Methods 0.000 claims 1
- 239000008393 encapsulating agent Substances 0.000 abstract description 10
- 235000012431 wafers Nutrition 0.000 description 227
- 238000005516 engineering process Methods 0.000 description 114
- 239000000853 adhesive Substances 0.000 description 45
- 230000001070 adhesive effect Effects 0.000 description 45
- 239000000758 substrate Substances 0.000 description 33
- 230000011218 segmentation Effects 0.000 description 23
- 239000012071 phase Substances 0.000 description 13
- 239000003822 epoxy resin Substances 0.000 description 12
- 239000007788 liquid Substances 0.000 description 12
- 229920000647 polyepoxide Polymers 0.000 description 12
- 238000007711 solidification Methods 0.000 description 12
- 230000008023 solidification Effects 0.000 description 12
- 150000001875 compounds Chemical class 0.000 description 10
- 238000000465 moulding Methods 0.000 description 10
- 239000002390 adhesive tape Substances 0.000 description 9
- 230000002829 reductive effect Effects 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 8
- 230000036961 partial effect Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 6
- 238000013532 laser treatment Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000011282 treatment Methods 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000002210 silicon-based material Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000009969 flowable effect Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005194 fractionation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
半导体封装和形成半导体封装的方法被公开。所述方法包括提供具有第一主表面和第二主表面的晶片。所述晶片制备有安置在所述晶片的所述第一主表面上的多个裸片和多个外部电触点。所述方法包括处理晶片。处理所述晶片包括将所述晶片分成多个单个裸片。单个裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,和所述外部电触点形成于所述裸片的所述第一主表面上。包封材料被形成。所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
Description
相关申请案的交叉引用
本申请案主张2014年6月8日递交的发明名称为“在其上具有保护层的WLCSP(WLCSPHavingProtectiveLayerThereon)”的第62/009,309号美国临时申请案、2014年8月14日递交的发明名称为“在其上具有保护层的WLCSP(WLCSPHavingProtectiveLayerThereon)”的第62/037,128号美国临时申请案、以及2014年11月18日递交的发明名称为“WLCSP侧壁保护(WLCSPSidewallProtection)”的第62/081,541号美国临时申请案的优先权,所述临时申请案的公开内容以全文引用的方式并入本文中用于所有目的。
技术领域
本发明涉及半导体加工技术领域,具体涉及半导体封装和形成半导体封装的方法。
背景技术
电子产品的小型化正驱动对具有高电路密度和更多功能的较小大小的封装的需求。因而,需要更高的封装效率。对小型化的需求促使使用先进的封装,例如晶片级芯片尺寸封装(WLCSP)。WLCSP是所希望的,因为它的大小与裸片本身大致相同或比裸片本身稍大,并且因此相比于其它类型的封装减小了所需的板上空间。然而,目前的WLCSP易受损坏,例如可能在晶片切割或封装分离期间形成的破裂和/或剥落。此类损坏可能导致芯片无法执行其所需功能。
鉴于前述,需要提供可靠的WLCSP以及用于形成这些封装的简化且经济的方法。
发明内容
实施例总体涉及半导体封装和用于形成半导体封装的方法。在一个实施例中揭示了一种用于形成半导体封装的方法。所述方法包括:提供具有第一主表面和第二主表面的晶片。其中所述晶片制备有安置在所述晶片的所述第一主表面上的多个裸片和多个外部电触点。所述方法包括处理所述晶片。处理所述晶片包括:将所述晶片分成多个单个裸片。其中单个裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,并且所述外部电触点形成于所述裸片的所述第一主表面上。形成包封材料。所述包封材料覆盖所述裸片的第一侧壁和第二侧壁的至少一部分。
在另一个实施例中,展现了一种形成半导体封装的方法。所述方法包括提供半导体晶片。所述晶片具有第一主表面和第二主表面以及第一侧壁和第二侧壁,以及形成于所述裸片的第一主表面上的外部电触点。形成包封材料。所述包封材料覆盖所述裸片的第一侧壁和第二侧壁的至少一部分。
在另一个实施例中,揭示了一种一种半导体封装。所述半导体封装包括半导体裸片。所述裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,以及安置在所述裸片的第一主表面上的多个外部电触点。所述半导体封装包括包封材料。所述包封材料安置在所述裸片的所述第一侧壁和第二侧壁的至少一部分上并且覆盖所述至少一部分。
这些实施例以及本文中所公开的其它优势和特征将通过参考以下描述和附图而变得显而易见。此外,应了解,本文中所描述的各种实施例的特征不是相互排斥的并且可以各种组合与排列存在。
附图说明
在图式中,相同的参考标号通常在不同视图中始终指代相同的部分。并且,图式未必是按比例绘制,实际上重点一般放在说明本发明的原理上。在以下描述中,参考以下图式描述本发明的各种实施例,在以下图式中:
图1a到1u示出半导体封装的各种实施例;以及
图2a到2f、图3a到3f、图4a到4d、图5a到5e、图6a到6d、图7a到7d、图8a到8c、图9a到9d、图10a到10d、图11a到11d、图12a到12e、图13a到13c、图14a到14e、图15a到15d、图16a到16d、图17a到17d、图18a到18d、图19a到19d、图20a到20c、图21a到21e、图22a到22d、图23a到23e、图24a到24f、以及图25a到25d示出用于形成半导体封装的过程的各种实施例;
图26a到26b示出薄膜辅助模制过程的实施例;以及
图27a到27b示出薄膜辅助模制过程的另一实施例,而图27c示出具有在其上形成的包封层的晶片衬底的顶视图。
具体实施方式
实施例涉及半导体封装和用于形成半导体封装的方法。封装(例如)包含大小与单一化芯片本身大致相同或比单一化芯片本身稍大的晶片级芯片尺寸封装(WLCSP)。如后续将描述的,所述封装包含在其上形成的包封材料,该包封材料可以包括一个或者多个包封层。所述包封材料作为保护层,可以防止对半导体芯片或裸片的损坏或将所述损坏减到最少。裸片(例如)可以包含存储器装置、逻辑装置、通信装置、光电装置、数字信号处理器(DSP)、微控制器、片上系统(SOC)以及其它合适类型的装置或其组合。此类封装可以被并入到电子产品或设备中,例如电话、计算机以及移动和移动智能产品。将所述封装并入到其它类型的产品中也可以是适用的。
图1a示出半导体封装10的实施例的简化截面视图。在一个实施例中,封装10包含具有比单一化芯片或裸片本身稍大的大小的WLCSP。在一个实施例中,所述封装包含裸片110。裸片可以是半导体裸片或芯片。裸片(例如)可以是任何类型的集成电路(IC),例如存储器装置,包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及各种类型的非易失性存储器(包含可编程只读存储器(PROM)和快闪存储器);光电装置;逻辑装置;通信装置;数字信号处理器(DSP);微控制器;片上系统;以及其他类型的装置。裸片110包含例如晶体管、电阻器、电容器和互连装置等电路组件(未示出)以形成IC。
裸片110包含第一主表面110a和第二主表面110b。第一主表面(例如)是裸片的活性面或正面,且第二主表面是裸片的非活性/无源或背侧表面。裸片表面的其它名称也可以是适用的。活性表面110a(例如)包含在最终钝化层(未示出)中的开口以露出裸片接触衬垫(未示出)。裸片接触衬垫提供到裸片电路的连接。裸片接触衬垫(例如)由导电材料形成,例如铜、铝、金、镍或其合金。其它类型的导电材料也可以用于裸片衬垫。
如所描述,在最终钝化层中设置开口,在所述开口中安置裸片触点或外部电触点170。如图1a中所示,外部电触点170安置在裸片110的第一表面110a上的开口中。触点170(例如)是球形结构或球体。外部触点从裸片的第一表面伸出。外部触点(例如)包含焊料球。其它合适类型的外部触点,例如但不限于铜柱或柱形金凸块,也可以是适用的。
封装10可以通过外部电触点170电耦合到例如电路板等外部装置(未示出)。
在一个实施例中,为封装10提供包封材料或层。包封材料可以包含任何合适的介电材料150,例如但不限于模制化合物、环氧树脂、硅酮或硅酮基材料或感光材料1950。在一个实施例中,包封材料150/1950包含足够的厚度,并且用作保护层以防止裸片110在例如,封装分离、装配、装配过程后的物流传输过程中,或者电耦合到例如电路板等外部装置(未示出)期间破裂/剥落。在一个实施例中,裸片110的至少第一和第二侧壁或侧面表面110c和110d完全由包封材料150/1950覆盖。所述裸片的第一和第二侧壁,例如,包括竖直侧壁轮廓。所述包封材料150/1950,例如,覆盖侧壁110c到110d但是不覆盖裸片的第一主表面110a和第二主表面110b,如封装10中所示。如后续将描述的,包封材料或层的其它合适配置也可以是适用的。
图1b到1u示出半导体封装的各种实施例。如图1b到1u中所示的半导体封装类似于图1a中所描述的半导体封装。为了简明起见,可以不描述或不详细地描述共同元件或具有相同参考标号的元件。因而,下文的描述主要关注封装之间的差别。
图1b中所示的封装12类似于图1a中所描述的封装。参考图1b,在一个实施例中,包封材料150是单个包封层,其覆盖裸片的侧壁110c到110d和第一表面110a,如封装12中所示。如图所示,包封层150的安置在裸片的第一表面上的部分包含小于电触点170的高度的厚度,使得电触点从包封层伸出以提供外部连接。图1c示出另一实施例封装14。在一个实施例中,封装14包含安置在裸片110的第二表面110b上的背面保护层140。所述背面保护层(例如)包含热塑性聚合物基树脂薄膜,在其上具有热固类型的粘合剂。在一个实施例中,包封材料150至少覆盖裸片110的第一和第二侧壁或侧面表面110c到110d以及背面保护层140的侧表面,如封装14中所示。在另一实施例中,封装16包含包封材料150,其是单个包封层,覆盖背面保护层140的侧表面以及裸片的侧表面110c到110d和第一表面110a,如图1d中所示。
图1e示出另一实施例封装18。封装18与封装10的不同之处在于包封材料150是覆盖裸片的侧壁110c到110d和第二表面110b而留下裸片的第一表面110a露出的单个包封层。在替代实施例中,包封材料150可以是包围且覆盖裸片的所有表面而留下外部触点的部分伸出的单个包封层,如通过图1f中的封装20所示。例如,包封层覆盖裸片的第一和第二表面110a到110b和侧表面110c到110d以及覆盖电触点170的更靠近裸片第一表面的部分。
图1g示出另一实施例封装22。封装22与封装10的不同之处在于其包含安置在裸片110的第二表面110b上的背面保护层140。封装22包含包封材料150,其是单个包封层,覆盖裸片的侧表面110c到110d和活性表面110a以及电触点170的部分。如图所示,背面保护层140也覆盖包封层150的与裸片的第二表面实质上共面的表面。关于图1h中所示的封装24,其与封装22的不同之处在于包封材料150覆盖裸片的侧表面110c到110d而不覆盖裸片的第一表面110a。
图1i示出另一实施例封装26。封装26类似于图1c中所示的封装14。然而,封装26与封装14的不同之处在于包封材料150的更靠近外部触点170的部分包含实质上弧形轮廓152。图1j示出具有包封层的不同配置的另一实施例封装28。如图所示,封装28包含包封层1350,其具有竖直部分1350a以及第一和第二侧向延伸部分1350b到1350c。竖直部分1350a安置在裸片的侧壁110c或110d上,且第一侧向延伸部分1350b延伸到裸片的第一表面110a的外围部分。关于第二侧向延伸部分1350c,其向外并远离裸片延伸,并且具有与裸片的第二表面110b实质上共面的顶部表面。
图1k到1n示出封装的各种实施例。在一个实施例中,图1k到1n中所示的封装与图1a到1j中所描述的那些封装的不同之处在于:包封材料/层1450包含当后续经历处理时可流动的任何合适的介电材料。例如,包封材料1450包含可流动聚合材料。如图1k中所示,经包封封装30包含覆盖裸片的第二表面110b以及侧壁110c到110d两者的包封材料1450。在一个实施例中,包封材料1450的厚度在裸片的整个第二表面上是不均匀的。在第二表面110b上的包封材料1450(例如)包含凸面轮廓。类似地,包封材料1450的安置在裸片的侧壁110c到110d上的部分也包含不均匀的厚度。如图所示,在裸片的侧壁110c到110d上的包封材料的表面1450包含非平面表面轮廓。
参考图1l,经包封封装32与封装30的不同之处在于其包含覆盖裸片的第一表面110a以及侧壁110c到110d两者的包封材料1450。在一个实施例中,包封材料的厚度在裸片的整个第一表面110a上是不均匀的。例如,在第一表面110a上的包封材料1450包含凸面轮廓。另一方面,在裸片的侧壁110c到110d上的包封材料1450的表面包含实质上直式轮廓,如图1l中所示。
如图1m中所示的经包封封装34类似于封装32。例如,其包含覆盖裸片的第一表面110a以及侧壁110c到110d两者的包封材料1450。包封材料的厚度在裸片的整个第一表面110a上是不均匀的且具有凸面轮廓。然而,封装34与封装32的不同之处在于包封材料的厚度在裸片的整个侧表面110c到110d上是不均匀的。例如,在裸片的侧壁110c到110d上的包封材料的表面1450包含非平面表面轮廓。
关于图1n中所示的经包封封装36,其与封装30、32和34的不同之处在于其包含具有具备阶梯形轮廓1710的侧表面110c到110d的裸片。在一个实施例中,包封材料1450的厚度在裸片的整个第一表面上是不均匀的,从而形成凸表面轮廓。在裸片的侧壁上的包封材料1450还可以包含阶梯形轮廓或实质上直式轮廓,如图1n中所示。
图1o示出另一实施例封装38。封装38还包含裸片110,其中所述裸片的侧壁110c到110d包含阶梯形轮廓1710。所述封装还包含安置在裸片的第二表面110b上的背面保护层140。如图所示,在一个实施例中,包封材料150是单个包封层,其覆盖裸片的活性表面110a以及裸片的侧壁110c到110d的阶梯形部分。如图所示,包封层150不覆盖裸片的整个侧壁110c到110d。关于图1p中所示的封装40,其类似于封装38,不同之处在于在裸片的第二表面上未安置背面保护层。参考图1q,所述封装41与封装40相类似,不同之处在于包封材料150/1950覆盖了裸片的侧壁110c到110d的阶梯形部分,而未覆盖裸片的活性表面110a。
图1r到1u示出封装的各种实施例。如图1r到1u中所示,封装包含第一和第二包封层/材料150和180。所述第一和第二包封层180可以包含介电材料,例如环氧树脂、模制化合物、硅酮或感光材料。在一个实施例中,如图1r中所示的封装42还包含具有具备阶梯形轮廓的侧壁的裸片1710。如图所示,封装42的第一包封层150覆盖裸片的第一表面110a,而第二包封材料180覆盖第一包封层150以及裸片的侧壁110c到110d的一部分。例如,第二包封层是覆盖第一包封层以及裸片的侧壁的阶梯形部分的单个包封层。
关于图1s中所示的封装44,其包含具有具备竖直或直式轮廓的侧壁110c到110d的裸片110。在一个实施例中,第一包封层150覆盖裸片的第一表面110a,而第二包封层180覆盖第一包封层150以及裸片的整个侧壁110c到110d。关于图1t中所示的封装46,其与封装44的不同之处在于第一包封层150覆盖裸片的第一表面和侧壁110c到110d,而第二包封层180覆盖第一包封层150。在一个实施例中,第一包封层150包含在裸片的第一表面110a上的第一厚度H1以及在裸片的侧壁110c到110d上的第二厚度H2。H1(例如)是约15到20μm,且H2(例如)是约12到18μm。第二包封层180包含任何合适的厚度尺寸,使得在裸片的第一表面上的第一和第二包封层的总厚度小于外部触点170的高度。例如,第二包封层包含厚度H3。H3(例如)是约80到120μm。其它合适的厚度尺寸也可以是适用的。
参考图1u,封装48包含具有具备阶梯形轮廓1710的侧壁的裸片110。在一个实施例中,第一包封层150覆盖裸片的第一表面110a以及侧壁110c到110d的阶梯形部分。第一包封层150不覆盖裸片的整个侧壁。第二包封层180覆盖第一包封层150以及裸片的露出的侧壁110c到110d。第二包封层180包含任何合适的厚度尺寸,使得在裸片的第一表面上的第一和第二包封层的总厚度小于外部触点170的高度,如图1t中所描述。
图2a到2f示出用于形成半导体封装200的方法或过程的实施例。过程200(例如)形成例如图1a或图1b中所示的封装10或12。因而,为了简明起见,可以不描述或不详细地描述具有相同参考标号的共同元件和特征。
图2a示出具有第一表面210a和第二表面210b的晶片210。所述晶片用作用于形成裸片110的衬底。第一表面(例如)是活性表面而第二表面是非活性或无源表面。所述表面的其它名称也可以是适用的。晶片(例如)包含半导体晶片,例如硅晶片。其它合适类型的半导体晶片也可以是适用的。在一个实施例中,晶片经过处理以包含多个裸片或芯片。例如,多个裸片在晶片上同时经过处理。裸片110包含在晶片或衬底上形成的电路组件。电路组件包含(例如)晶体管、电阻器、电容器和互连装置以形成集成电路(IC)。多个裸片在晶片上形成并通过划痕线或分割槽道分隔开。
在一个实施例中,晶片210经过处理直到其中在通过晶片衬底的活性表面210a上形成的最终钝化层(未示出)露出的裸片接触衬垫(未示出)上形成外部电触点或裸片触点170的阵列的阶段。在一个实施例中,晶片是凸起的晶片,其中在晶片的活性表面上形成具有球形结构或球体的外部触点,如图2a中所示。外部触点(例如)包含焊料球。提供其它合适类型的外部触点,例如但不限于铜柱或柱形金凸块也可以是适用的。
如图2a中所示,在支撑单元上提供晶片210。所述支撑单元,例如,包含载带或分割带230。其他合适的、具有足够刚性以提供临时支撑的支撑单元也可以使用。载带(例如)是可伸缩胶带且通过环圈或框架232固定。载带包含顶部和底部主表面230a和230b。晶片放置在载带的顶部表面230a上。如图所示,晶片经安置使得晶片210b的第二(或非活性)表面接触载带的顶部表面而所述晶片的第一(或活性)表面远离载带。
参考图2b,所述过程以穿过晶片引入开口继续。在一个实施例中,通过晶片的分割槽道来执行第一分离过程。在一个实施例中,可以通过机械切割来实现第一分离。在其它实施例中,可以使用其它将破裂和/或剥落减到最少的合适的技术来执行第一分离,例如等离子蚀刻、激光处理、背磨或其任何合适组合。在一个实施例中,第一分离过程包含通过分割槽道将晶片完全分成单个裸片或芯片的完全切断。示意性地,示出三个单个裸片。应理解,可以存在其它合适数目的裸片。如图2b中所示,单个裸片包含第一(或活性)表面110a、第二(或非活性)表面110b以及第一和第二侧壁或侧表面110c和110d。在其它实施例中,第一分离可以包含对晶片衬底的部分切断并且在此阶段可以不将晶片完全分成单个裸片。部分切断引入部分地延伸到晶片中的开口或凹槽/槽道。
参考图2c,所述过程继续增大在单个裸片110之间的间隙或分隔距离。在一个实施例中,通过沿着载带230的半径扩展所述载带将所述间隙增大到预定距离。用以增大在单个裸片之间的间隙或分隔距离的其它合适的技术也可以是适用的。预定距离(例如)应足够宽以容纳用于后续第二分离的包封材料和工具。现在,例如以晶片格式在载带上一起处理具有在彼此之间增大的距离的单个裸片。所述载带也可以具有其他合适的形式或形状。
在一个实施例中,所述过程通过在单个裸片110和载带230上提供包封材料250继续。包封材料可以包含任何合适的介电材料,例如但不限于模制化合物、环氧树脂、硅酮或硅酮基材料或感光材料。其它合适类型的包封材料也可以是适用的。在一个实施例中,例如环氧树脂基材料等包封材料经沉积以填充单个裸片之间的间隙,如图2d中所示。可以使用各种技术提供包封材料。在一个实施例中,通过沿着后续用以界定裸片封装之间的分割槽道的单个裸片的间隙移动分配喷嘴(未示出)来通过分配技术沉积包封材料。在此情况下,包封材料填充且覆盖间隙以及单个裸片的侧壁,如图2d中所示。在一个实施例中,包封材料包含与裸片的第一表面110a实质上共面的顶部表面。
在另一实施例中,也可以通过在裸片的第一表面上移动分配喷嘴来分配包封材料。在此情况下,可以提供包封材料以填充间隙且覆盖裸片的侧壁110c到110d以及裸片的第一(或活性)表面110a的至少一部分。例如,裸片的第一表面的至少外围通过包封材料覆盖。替代地,至少一个电触点170的其中触点与底层接触衬垫接合的颈部通过包封材料封围且支撑。在另一实施例中,裸片的第一表面可以通过包封材料完全覆盖,如通过虚线表示的包封材料的部分所示,留下电触点170的部分从包封材料伸出且露出,如图2d中所示。
在其它实施例中,可以采用例如丝网印刷、旋涂、注塑模制或压缩模制等其它合适的技术来提供包封材料。在又另一个实施例中,也可以使用例如后续在图26a到26b以及图27a到27中所示出和描述的等薄膜辅助模制技术来形成包封材料。所采用的技术可以取决于包封材料的类型。取决于所用的包封材料的类型,可以在沉积包封材料之后执行固化过程。固化过程可以包含UV固化过程或合适的热处理。在一些其它实施例中,可以任选地执行回流过程以将扁平的外部电触点170恢复成球形。
在一个实施例中,所述过程以通过包封材料250执行的第二分离过程继续,如图2e中所示。在一个实施例中,可以通过机械切割来实现第二分离过程。在其中通过机械切割来执行第一和第二分离过程的情况下,第一分离过程可以采用具有相对于用于第二分离过程的锯条的宽度更大宽度的锯条。在其它实施例中,可以使用其它合适的技术来执行第二分离,例如等离子蚀刻、激光处理或其任何合适组合。在一个实施例中,第二分离过程通过包封材料250分离或分隔晶片格式中的经包封裸片以形成个别封装,例如个别晶片级芯片尺寸封装(WLCSP)。在第二分离过程之后使用合适的技术从载带中移除个别封装。
图2f示出以上形成的单一化的个别封装的各种实施例。在一个实施例中,裸片110的至少第一和第二侧壁或侧面表面110c和110d全部由包封材料150覆盖。例如,包封材料150覆盖侧壁110c到110d但是不覆盖裸片的第一表面110a和第二表面110b,如封装10中所示。替代地,包封材料150是覆盖裸片的侧壁110c到110d和第一表面110a的单个包封层,如封装12中所示。封装10或12中所示的不同配置取决于是否还在裸片的第一表面上提供包封材料,如图2d中所描述。用于个别封装的其它合适的配置也可以是适用的,如后续将描述。包封材料用作保护层,用以防止裸片在例如,封装分离、装配、装配过程后的物流传输过程中,或电耦合到例如电路板等外部装置(未示出)期间破裂/剥落。
图3a到3f示出用于形成半导体封装300的过程的实施例。过程300类似于图2a到2f中所示的过程200。为了简明起见,可以不描述或不详细地描述共同元件和过程。因而,下文的描述主要关注这些过程之间的差别。
参考图3a,在支撑单元上提供晶片210。例如,在载带230上提供所述晶片。晶片210与图2a中所描述的晶片相同,不同之处在于在晶片210的第二表面210b上提供且形成另外的背面保护层340。背面保护层(例如)包含热塑性聚合物基树脂薄膜,在其上具有热固类型的粘合剂。背面保护层可以呈带的形式提供并且通过层压过程应用于晶片的第二(或无源)表面。可以使用其它合适的材料和技术用于形成背面保护层。
参考图3b,所述过程以穿过晶片引入开口继续。在一个实施例中,通过晶片的分割槽道来执行第一分离过程。所述第一分离过程与图2b中所描述的第一分离过程相同。在一个实施例中,第一分离过程包含通过分割槽道将晶片完全分成单个裸片或芯片的完全切断。在其它实施例中,第一分离可以包含对晶片衬底的部分切断并且在此阶段可以不将晶片完全分成单个裸片。如图所示,单个裸片包含第一(或活性)表面110a、第二(或非活性表面)110b、第一侧壁110c和第二侧壁110d以及安置在裸片的第二表面110b上的背面保护层140。
参考图3c,所述过程继续增大在其第二表面上具有背面保护层140的单个裸片110之间的间隙或分隔距离。可以使用用于增大分隔距离的合适的技术,包含那些在图2c中所描述的技术。在一个实施例中,所述过程通过在具有背面保护层140和载带230的单个裸片110上提供包封材料250继续。包封材料和形成技术包含如图2d中所描述的那些。如图所示,包封材料(例如)填充间隙且至少覆盖单个裸片的侧壁和背面保护层的侧壁,如图3d中所示。在其它实施例中,包封材料(例如)可以进一步覆盖裸片的第一表面的至少一部分或如通过虚线所示完全覆盖裸片的第一表面,留下电触点170从包封材料露出且伸出。
在一个实施例中,所述过程以通过包封材料250执行的第二分离过程继续,如图3e中所示。第二分离过程采用合适的技术,如图2e中所描述。在一个实施例中,第二分离过程通过包封材料分离晶片格式中的经包封裸片以形成个别封装,例如个别WLCSP。在第二分离过程之后使用合适的技术从载带中移除个别封装。
图3f示出以上形成的个别封装的各种实施例。在一个实施例中,包封材料150至少覆盖裸片110的第一和第二侧壁或侧面表面110c到110d以及背面保护层140的侧表面。例如,包封材料150覆盖裸片的侧表面110c到110d而不覆盖裸片的第一表面110a和第二表面110b,如封装14中所示。替代地,包封材料150是单个包封层,其覆盖裸片的侧表面110c到110d以及第一表面110a的至少一部分,如封装16中所示。封装14或16中所示的不同配置取决于是否还在裸片的第一表面上提供包封材料250,如图3d中所描述。用于个别封装的其它合适的配置也可以是适用的,如后续将描述。
图4a到4d示出用于形成半导体封装400的过程的实施例。过程400可以包含例如过程200或过程300中所描述的那些类似的过程。为了简明起见,可以不描述或不详细地描述共同元件和过程。
如图4a中所示,在与图2b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110。
过程400通过提供支撑结构430继续。支撑结构430(例如)包含金属材料。具有足够的刚性以提供临时支撑以形成经包封封装的其它合适类型的材料也可以是适用的。支撑结构(例如)包含凹口或凹穴440。在一个实施例中,至少一个凹口安置在支撑结构430的中心部分434中。如图所示,在支撑结构的中心部分中设置一个凹口而支撑结构的外围部分432没有凹口。在其它实施例中,支撑结构包含通过支撑结构的材料隔离的多个凹口。在一个实施例中,凹口的尺寸足以容纳裸片110。例如,凹穴的宽度大于裸片/芯片并且凹穴的深度可以大致与芯片的高度或厚度相同或大于芯片的高度或厚度。如图所示,凹口的内部侧壁包含直式轮廓。提供其它合适的侧壁轮廓也是适用的。例如,侧壁轮廓可以是倾斜的或阶梯形的。
在一个实施例中,所述过程通过提供包封材料250以填充凹口440继续。包封材料250可以包含任何合适的介电材料并且可以使用各种合适的技术来提供,包含图2d中所描述的那些。例如,包封材料包含环氧树脂并且可以液态或B阶段提供。替代地,也可以采用薄膜类型包封物。如图4b中所示,包封材料部分地填充凹口。
参考图4c,使用合适的技术从载带拆卸或移除单个裸片。在一个实施例中,在部分地填充有包封材料250的支撑结构430的凹口440中提供裸片110。可以通过取放式技术实现提供芯片。如图所示,在凹口中提供裸片使得第二表面110b面对凹口并且在取放式操作期间裸片放置于凹口的中心部分中。如图4c中所示,裸片压抵包封材料使得裸片的至少侧壁110c到110d及其第二表面110b通过包封材料覆盖。取决于包封材料,可以在将裸片放置到凹口中之后执行合适的固化过程。使用合适的技术从凹口中移除经包封裸片从而产生例如图4d中所示的封装18。过程400(例如)形成个别经包封WLCSP而不需要第二分离过程。
如所描述,在将裸片放置到凹口中之前在凹口中提供包封材料。如图4d中所示,由上文图4a到4c中所描述的技术形成的封装18包含具有一个单一包封层150的包封材料,所述包封层覆盖裸片的侧壁110c到110d和第二表面110b而留下裸片的第一表面110a露出。替代地,取决于凹口的深度以及在凹槽中提供的包封材料250的体积,可以由上文所描述的的技术形成封装20。例如,封装20包含包封材料,所述包封材料包含单一包封层150,且所述包封层150包围且覆盖裸片的所有表面而留下外部触点的部分伸出。
在另一实施例中,在提供包封材料之前可以在凹口440的中心部分中提供裸片110。在此情况下,在凹口中提供裸片使得第二表面110b面对凹口并且在取放式操作期间裸片放置于凹口的中心部分中,从而在裸片与凹口的侧壁之间留下一些空间或间隙。随后使用各种合适的技术将包封材料250提供到凹口中。取决于凹口的深度,可以提供包封材料以填充凹口与裸片之间的间隙,使得包封物覆盖裸片的至少侧壁110c到110d。例如,如果凹口的深度与裸片的厚度大致相同,那么形成覆盖裸片的侧壁110c到110d的包含包封材料150的封装10,其与图1a中所示的封装相同。另一方面,如果凹口的深度大于裸片的厚度,那么包封层150覆盖裸片的侧壁110c到110d以及第一表面110a并且部分地覆盖电触点170以形成封装12。在其它实施例中,可以修改过程400使得提供如图3b中所示的具有在其第二表面110b上形成的背面保护层140的芯片或裸片110。在此情况下,由过程400形成的封装14可以包含在裸片的侧壁110c到110d以及背面保护层140的侧壁上形成的包封物150,如图4d中所示。应理解,取决于凹口的深度以及凹口中的包封材料的体积,包封材料还可以覆盖裸片的第一表面。取决于凹口的配置,可以形成其它合适配置的封装。包封材料的形状还可以取决于凹口的侧壁轮廓而改变。
图5a到5e示出用于形成半导体封装500的过程的实施例。过程500类似于图2a到2f中所示的过程200。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不描述或不详细地描述共同元件和过程。
如图5a中所示,在与图2b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110。
在一个实施例中,所述过程通过提供具有顶部表面530a和底部表面530b的支撑载体530继续。所述支撑载体(例如)是用于处理裸片封装的临时载体。所述载体应足够刚性以用作临时支撑并经受进一步的处理步骤。借助于非限制性实例,支撑载体可以是硅晶片、导电胶带、金属板等。可以使用各种类型的材料以用作支撑载体。
在一个实施例中,在支撑载体的第一或顶部表面530a上提供粘合层532。其它临时接合技术也可以是适用的。粘合剂(例如)可以是用以提供裸片到支撑载体的临时接合的任何类型的粘合剂。粘合剂可以包含任何合适的材料且可以呈不同形式。例如,粘合剂包含呈胶带、液体或糊状物形式的B阶段介电材料。可以使用各种技术在支撑载体上提供粘合剂。所采用的技术可以取决于粘合剂的类型或形式。例如,可以通过层压在支撑载体上提供胶带粘合剂,可以通过印刷在支撑载体上提供糊状物粘合剂,而可以通过旋涂或滴涂在衬底上提供液体粘合剂。
在一个实施例中,从载带230中移除裸片110并经由粘合剂将其附接到支撑载体530上,如图5b中所示。经由取放式技术从载带中移除裸片并将其放置在支撑载体上。在一个实施例中,将裸片放置在支撑载体的顶部上并且裸片以预定距离与彼此分隔开。预定距离(例如)应足够宽以容纳用于后续第二分离的包封材料和工具。在一个实施例中,裸片的外部触点170部分地嵌入粘合剂532中,如图5b中所示。裸片的外部触点170的更靠近裸片的第一表面110a的部分不嵌入粘合剂532中。在一些实施例中,可以在支撑载体上放置一或多个虚拟裸片(未示出)以用于对齐目的。
在一个实施例中,所述过程通过在单个裸片110和粘合剂532上提供包封材料250继续。可以使用各种合适的包封材料及其形成技术,包含图2d中所描述的那些。如图所示,包封材料(例如)填充间隙并至少覆盖侧壁110c到110d。由于外部触点170的仅部分嵌入粘合剂中,因此包封材料250也覆盖裸片的第一表面110a以及裸片的外部触点的露出部分。在一个实施例中,包封材料也覆盖裸片的露出的第二表面110b,如图5c中所示。在其它实施例中,包封材料可以不覆盖裸片的露出的第二表面。取决于包封材料,可以执行固化过程。
所述过程以通过包封材料250执行的第二分离过程继续,如图5d中所示。第二分离过程采用合适的技术以形成个别封装,合适的技术例如图2e中所描述的那些。在执行第二分离过程之后使经包封封装与具有粘合剂532的支撑载体530分隔开。在一个实施例中,执行脱粘处理。脱粘处理可以(例如)使得粘合剂失去或减小其粘合强度以允许封装从支撑载体分离。脱粘处理(例如)包含温度或热处理。其它类型的脱粘处理也可以是适用的。脱粘处理可以取决于所用的粘合剂的类型。脱粘处理可以包含化学处理,例如应用溶剂以溶解粘合剂;或机械处理,例如拉动或扭动以使封装从支撑载体分离。
图5e示出由上文所描述的过程形成的封装20。在一个实施例中,包封材料或层150覆盖裸片110的所有表面。包封材料也覆盖外部触点的更靠近裸片的第一表面110a的部分,而外部触点的剩余部分露出用于电连接到例如电路板等外部装置。在其它实施例中,包封层可以不覆盖裸片的第二表面110b并形成如图5e中所示的封装12。
图6a到6d示出用于形成半导体封装600的过程的实施例。过程600类似于图2a到2f以及图5a到5e中所示的过程200和过程500。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不描述或不详细地描述共同元件和过程。
如图6a中所示,在与图5b中所描述的相同的阶段处理晶片。例如,从载带中移除裸片110并将其附接到支撑载体530上,在彼此之间具有预定间隔,如图6a中所示。在一个实施例中,过程600与过程500的不同之处在于在支撑载体530上提供厚度与外部触点的高度大致相同或实质上相同的粘合剂632,并且在于裸片的外部触点170完全嵌入粘合剂632中,如图6a中所示。
所述过程通过在单个裸片110和粘合剂632上提供包封材料250继续。可以使用各种合适的包封材料及其形成技术,包含图2d中所描述的那些。如图所示,包封材料(例如)填充间隙并至少覆盖裸片的侧壁110c到110d。由于外部触点170完全嵌入粘合剂中,因此包封材料不覆盖裸片的第一表面110a。在一个实施例中,包封材料也覆盖裸片的露出的第二表面110b,如图6b中所示。在其它实施例中,包封材料可以不覆盖裸片的露出的第二表面。
所述过程以通过包封材料250执行的第二分离过程继续,如图6c中所示。从具有粘合剂的支撑载体中移除单一化封装。第二分离过程采用合适的技术以形成个别封装,合适的技术例如图2e中所描述的那些。使用如根据图5d所描述的合适的技术从支撑载体中拆卸经包封封装。
图6d示出由上文所描述的过程形成的个别封装。在一个实施例中,单一化封装包含覆盖裸片的至少侧壁110c到110d的包封材料150。在其它实施例中,包封材料可以或可以不覆盖裸片的第二表面110b,从而形成封装18或封装10。在上文所描述的过程500和600中,粘合剂允许裸片临时附接到支撑载体。另外,粘合剂的厚度也界定包封材料的覆盖范围。举例来说,可以调整粘合剂的厚度使得外部触点部分或完全嵌入粘合剂中,使得包封材料可以或可以不覆盖裸片的第一(或活性)表面。
图7a到7d示出用于形成半导体封装700的过程的替代实施例。过程700包含如图2a到2f以及图5a到5e中所描述的类似过程并且形成各种配置的封装。为了简明起见,下文的描述将主要关注这些过程之间的差别。
如图7a中所示,在与图2b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110,其安置在具有第一载带230的第一支撑单元上。
在一个实施例中,所述过程通过提供第二支撑单元继续。第二支撑单元,例如,包含第二载带或分割带730。具有足够的刚性以提供临时支撑的其它合适类型的第二支撑单元也可以是适用的。载带730,例如,是可伸缩胶带且通过第二环圈或框架732固定。在一个实施例中,在第二载带的第一表面730a上提供粘合剂532,如图7b中所示。可以使用各种合适的粘合剂及其形成技术,包含根据图5b所描述的那些。
所述过程通过将第一载带230上的所有裸片110同步转移到第二载带730继续,如图7b中所示。将裸片110转移到第二载带使得可以在第二载带上,例如,以晶片格式处理裸片。(例如)以使得外部触点170面对粘合剂532的方式转移裸片。在一个实施例中,将裸片放置在第二载带730上使得外部触点170部分地嵌入粘合剂532中。使用合适的技术移除第一载带230。例如,可以执行合适的处理以使第一载带的粘合强度丧失或减小从而允许裸片从第一载带分离。
所述过程继续增大在第二载带730上单个裸片110之间的间隙或分隔距离,如图7c中所示。在一个实施例中,通过沿着载带730的半径扩展所述载带将所述间隙增大到预定距离。预定距离(例如)应足够宽以容纳用于后续第二分离的包封材料和工具。可以使用其它合适的技术来增大裸片之间的分隔距离。
在一个实施例中,在单个裸片110上提供包封材料250并且在第二载带730上提供粘合剂532。可以使用各种合适的包封材料及其形成技术,包含图2d中所描述的那些。如图7d所示,包封材料(例如)覆盖裸片的所有表面以及裸片的外部触点170的露出部分。在其它实施例中,包封材料可以不覆盖裸片的露出的第二表面。所述过程从图5d起继续。例如,通过包封材料250执行第二分离过程以形成个别封装,并且使用如图5d中所描述的技术从第二载带中移除封装。可以通过过程700形成各种配置的封装,例如图5e中所示的那些。
图8a到8c示出用于形成半导体封装800的过程的替代实施例。过程800包含如图2a到2f以及图6a到6d中所描述的类似过程并且形成各种配置的封装。为了简明起见,下文的描述将主要关注这些过程之间的差别。
如图8a中所示,在与图7b中所描述的相同的阶段处理晶片。例如,将裸片110转移到具有粘合剂632的第二载带730。在一个实施例中,过程800与过程700的不同之处在于裸片的外部触点170完全嵌入粘合剂632中,如图8a中所示。如图所示,粘合剂632具有足够的厚度使得外部触点170完全地嵌入粘合剂中。
所述过程继续移除第一载带230并且增大在第二载带730上的单个裸片110之间的间隙或分隔距离,如图8b中所示。第一载带的移除以及用来增大在单个裸片之间的间隙的技术与图7c中所描述的相同。在单个裸片110上提供包封材料250并且在第二载带730上提供粘合剂632,如图8c中所示。可以使用各种合适的包封材料及其形成技术,包含图2d中所描述的那些。如图所示,包封材料250(例如)覆盖裸片的至少侧壁或侧面110c到110d。包封材料可以或可以不覆盖裸片的第二表面。所述过程从图6c起继续。例如,通过包封材料250执行第二分离过程以形成单个封装,并且从第二载带中移除封装。可以通过过程800形成各种配置的封装,例如图6d中所示的那些。
图9a到9d示出用于形成半导体封装900的过程的替代实施例。过程900包含如图2a到2f以及图5a到5e中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
如图9a中所示,在与图5c中所描述的相同的阶段处理晶片。例如,在单个裸片110和粘合剂532上提供包封材料250。粘合剂安置在支撑载体530上并且裸片的外部触点170部分地嵌入粘合剂中。单个裸片(例如)包含初始厚度T1。如图所示,包封材料(例如)填充间隙并且覆盖裸片的侧壁110c到110d和第二表面110b。
在一个实施例中,所述过程继续在裸片的第二表面110b上移除包封材料250的至少一部分。这使裸片的第二(或无源)表面露出。(例如)可以通过化学蚀刻、机械磨削、抛光、研磨或其任何组合从裸片的第二表面移除包封材料。出于图示目的,如图9b中所示使用磨具942移除在裸片的第二表面上的包封材料部分。应理解,可以使用其它合适的移除过程。在另一实施例中,所述过程还可以移除在裸片的第二表面上的包封材料以及从第二表面110b移除裸片的半导体材料的一部分两者。在此情况下,裸片的厚度减小到厚度T2。
参考图9c,在裸片的第二表面110b以及包封材料250的与裸片的所述第二表面实质上共面的表面上提供且形成背面保护层340。背面保护层340包含根据图3a相同的材料并且使用如根据图3a所描述的技术形成。所以过程以第二分离过程继续。所述第二分离过程,例如以通过背面保护层340和包封材料250执行,如图9c中所示。第二分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。在执行第二分离过程之后使用如图5d中所描述的合适的技术使经包封封装与具有粘合剂532的支撑载体530分隔开。
图9d示出由上文所描述的过程900形成的单个封装22。在一个实施例中,包封材料150是覆盖裸片的至少侧壁110c到110d和第一表面110a而留下外部触点170的部分伸出用于电连接的包封层。如图所示,封装22包含背面保护层140,其覆盖裸片的第二表面110b以及包封材料150的与裸片的第二表面实质上共面的表面。
图10a到10d示出用于形成半导体封装1000的过程的替代实施例。过程1000包含如图6a到6d以及图9a到9d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
如图10a中所示,在与图6b中所描述的相同的阶段处理晶片。例如,在单个裸片110和粘合剂632上提供包封材料250。粘合剂安置在支撑载体530上并且外部触点170完全嵌入粘合剂中。单个裸片(例如)包含初始厚度T1。如图所示,包封材料(例如)填充间隙并覆盖裸片的侧壁110c到110d和所述第二表面110b。
参考图10b,所述过程继续使用如图9b中所描述的合适的技术移除在裸片的第二表面110b上的包封材料250的至少一部分。在另一实施例中,所述过程还可以移除在裸片的第二表面上的包封材料以及从第二表面110b移除裸片的半导体材料的一部分两者,使得裸片的厚度减小到厚度T2。在一个实施例中,在裸片的第二表面110b以及包封材料的与裸片的所述第二表面实质上共面的表面上提供且形成背面保护层340。背面保护层包含根据图3a相同的材料并且使用如根据图3a所描述的技术形成。所以过程以第二分离过程继续。所述第二分离过程,例如以通过背面保护层340和包封材料250执行,如图10c中所示,并且与图9c中所描述相同的使单一化裸片与支撑载体530分隔开。这形成如图10d中所示的封装24。如图10d中所示的封装类似于图9d中所示的封装22,不同之处在于在裸片的第一表面110a上未安置包封材料。
图11a到11d示出用于形成半导体封装1100的过程的实施例。过程1100包含如图2a到2f以及图3a到3f中所描述的类似过程。过程1100形成与图9d或图10d中所示的封装相同的封装22或封装24。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
如图11a中所示,在与图2b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110。在一个实施例中,所述过程通过提供如图11b中所示的支撑载体530继续。在一个实施例中,在支撑载体的第一表面530a上提供背面保护层340。支撑载体530和背面保护层340的材料以及背面保护层在支撑载体上的形成技术与先前所描述的相同。如图所示,背面保护层覆盖支撑载体的整个第一表面530a。
参考图11b,使用合适的技术(例如,取放式技术)从载带230拆卸或移除单个裸片并将裸片放置在背面保护层340上。将裸片放置在支撑载体的顶部表面上使得裸片的第二表面110b面对背面保护层340。将裸片110放置在支撑载体的顶部上并且裸片以预定距离与彼此分隔开。预定距离(例如)应足够宽以容纳用于后续第二分离过程的包封材料和工具。
所述过程通过在单个裸片110和背面保护层340上提供包封材料250继续,如图11c中所示。可以使用包含图2d中所描述的那些的各种合适的包封材料及其形成技术以形成包封材料250。借助于实例且出于图示目的,示出通过使用分配喷嘴或工具1142的分配来提供包封材料250。包封材料(例如但不限于环氧树脂)经分配以填充间隙并且在不使用漏印板的情况下至少覆盖裸片的侧壁110c到110d。这留下裸片的第一表面露出。在另一实施例中,可以分配包封材料使得其覆盖裸片的侧面或侧壁110c到110d以及第一表面110a两者,如图11c中所示。如图所示,包封材料部分地覆盖外部触点170而所述外部触点的剩余部分从包封材料露出且伸出。
所述过程以通过包封材料250和背面保护层340执行的第二分离过程继续,如图11c中所示。第二分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。在执行第二分离过程之后使用如图5d中所描述的合适的技术使具有背面保护层的经包封封装与支撑载体530分隔开。取决于是否还在活性表面上提供包封材料,这形成如图11d中所示的与图9d中所描述和示出的封装相同的封装22,或与图10d中所描述的封装相同配置的封装24。在另一实施例中,可以在执行第二分离过程之前经包封裸片拆卸支撑载体。
图12a到12e示出用于形成半导体封装1200的过程的另一实施例。过程1200包含如图3a到3f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图12a,在与图3b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110,其具有安置在裸片的第二表面110b上的背面保护层140。
在一个实施例中,所述过程通过提供如图12b中所示的支撑载体530继续。支撑载体530包含如图5b中所描述的合适的材料。参考图12b,使用合适的技术(例如,取放式技术)从载带230移除单个裸片并将裸片放置在支撑载体530上。将裸片放置在支撑载体的顶部表面上使得裸片的具有背面保护层140的第二表面110b面对支撑载体的顶部表面530a。将裸片110放置在支撑载体的顶部上并且裸片以预定距离与彼此分隔开。预定距离(例如)应足够宽以容纳用于后续第二分离过程的包封材料和工具。可以使用其它合适的技术来增大裸片之间的分隔距离。
参考图12C,所述过程通过在具有背面保护层140的单个裸片110上以及在支撑载体530上提供包封材料250继续。借助于实例且出于图示目的,通过使用分配喷嘴或工具1142的分配来提供包封材料250,如图12c中所示。在一个实施例中,采用漏印板1240且将其安置在裸片的第一表面110a上。漏印板包含支撑部件,其在裸片的活性表面与漏印板之间形成距离DY,如图12c中所示。如图所示,漏印板覆盖裸片的第一表面并且包含露出相邻裸片之间的间隙的开口。包封材料250(例如但不限于环氧树脂)经分配以填充间隙并且至少覆盖裸片的侧壁110c到110d。也可以使用其它合适的包封材料,例如硅酮基材料或模制化合物。使用例如丝网印刷等其它合适的技术提供包封材料也可以是适用的。取决于所用的包封材料的类型,可以在沉积包封材料之后执行固化过程。固化过程可以包含UV固化过程或任何合适的热处理。在一个实施例中,填充相邻裸片之间的间隙的包封材料250包含U形顶部轮廓1152,如图12c中所示。
所述过程以通过包封材料250执行的第二分离过程继续,如图12d中所示。第二分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。使经包封封装与支撑载体530分隔开。这形成如图12e中所示的封装26。在另一实施例中,可以在执行第二分离过程之前从晶片格式中的经包封裸片拆卸支撑载体。
如图12e中所示的封装26类似于如图3f中所示出和描述的封装14。例如,至少在裸片的侧壁110c到110d以及背面保护层140的侧壁上形成包封材料150。然而,图12e中所示的封装26与图3f中所示的封装14的不同之处在于包封材料150的更靠近外部触点的部分包含实质上弧形轮廓152。尽管所述封装包含在裸片的第二表面110b上的背面保护层140,但是应理解过程1200可以经修改以包含不具有背面保护层的裸片,例如图2b中所示的裸片。在此情况下,包封材料150覆盖裸片的侧壁110c到110d并且包封材料的更靠近外部触点的部分包含实质上弧形轮廓。
图13a到13c示出了用于形成半导体封装1300的过程的另一实施例。过程1300包含如图2a到2f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
如图13a中所示,裸片110处于图2c中所描述的相同的阶段。例如,执行分离过程以将制备有外部触点170的晶片分成单个裸片110。通过沿着载带230的半径扩展所述载带将相邻裸片之间的间隙和分隔距离增大到预定距离。用以增大在单个裸片之间的间隙或分隔距离的其它合适的技术也可以是适用的。在一个实施例中,预定距离(例如)应足够宽以容纳如下文将论述的将在裸片上提供的包封材料。
所述过程通过提供包封材料继续。在一个实施例中,可以沿着裸片的边缘使用例如喷射或喷洒等技术提供包封材料1350。在其它实施例中,可以沿着裸片之间的间隙执行喷洒并且以相对于裸片的某一角度通过喷洒来涂覆包封材料。其它合适类型的技术也可以是适用的。在一个实例中,使用喷洒过程来涂覆包封材料。在此情况下,包封材料(例如但不限于环氧树脂)贴合裸片的侧表面。在一个实施例中,由喷洒过程形成的包封材料1350包含覆盖裸片的侧壁的竖直部分1350a,并且具有铺展到裸片的第一表面110a的外围部分的第一侧向延伸部分1350b,以及铺展到相邻裸片之间的间隙并且安置在载带上的第二侧向延伸部分1350c,如图13b中所示。
取决于包封材料,其后可以执行固化过程。在不执行另外的分离过程的情况下从载带230移除具有具备包封材料1350的裸片110的单个封装28,如图13c中所示。如图所示,封装28包含包封材料1350,其具有覆盖裸片的侧壁110c或110d的竖直部分1350a以及延伸到裸片的第一表面110a的外围部分的第一侧向延伸部分1350b。所述包封材料还包含第二侧向延伸部分1350c,其向外并远离裸片延伸,并且具有与裸片的第二表面110b实质上共面的顶部表面。
图14a到14e示出用于形成半导体封装1400的过程的实施例。过程1400可以包含例如图2a到2f中所示的过程200中所描述的那些过程类似的过程。为了简明起见,可以不描述或不详细地描述具有相同参考标号的共同元件以及过程。
参考图14a,提供晶片210。晶片210与图2a中所描述的晶片相同。例如,所述晶片经过处理直到其中在通过晶片衬底的活性表面210a上形成的最终钝化层(未示出)露出的接触衬垫(未示出)上形成外部电触点或裸片触点170的阵列的阶段。在一个实施例中,在晶片的第二(或无源)表面210b上形成具有初始厚度D1的包封材料1450,如图14a中所示。在一个实施例中,厚度D1应足以形成后续覆盖裸片的第二表面110b以及侧表面110c到110d的包封层。包封材料可以包含当后续经历处理时可流动的任何合适的介电材料。例如,包封材料1450包含可流动的聚合材料,例如模制化合物、环氧树脂、硅酮材料。其它合适类型的包封材料也可以是适用的。在一个实施例中,使用各种合适的技术将例如环氧树脂等包封物沉积在晶片的第二表面上。可以使用分配、薄膜/胶带层压过程、丝网印刷、旋涂或其它合适类型的技术将包封材料涂覆到晶片的第二表面。包封材料1450(例如)覆盖晶片的整个第二表面210b。
所述过程通过在支撑单元上提供在其第二表面上具有包封材料1450的晶片210继续。支撑单元,例如,包含载带或分割带230。所述载带与图2a中所描述的载带相同。将晶片提供到载带使得包封材料1450面对载带。参考图14b,通过晶片的分割槽道执行分离过程。在一个实施例中,所述分离过程通过分割槽道将具有包封材料的晶片完全分成单个裸片/单元。用于所述分离过程的技术与图2b中所描述的技术相同。如图所示,单个裸片包含第一(或活性)表面110a、第二(或非活性)表面110b、第一侧壁110c和第二侧壁110d、以及覆盖裸片的第二表面的包封材料1450。
参考图14c,所述过程通过提供支撑载体530继续。所述支撑载体与图5b中所描述的支撑载体相同。使用合适的技术(例如,取放式技术)将在裸片第二表面处具有包封材料1450的单个裸片110从载带230转移并且放置在支撑载体530上。将裸片放置在支撑载体的顶部表面530a上使得裸片的具有外部触点170的110a面对支撑载体530。将裸片110放置在支撑载体的顶部上并且裸片以预定距离与彼此分隔开。预定距离(例如)应足够宽以在后续处理期间使单个裸片彼此隔离。用以增大裸片之间的分隔距离的其它合适的技术也可以是适用的。
在一个实施例中,在裸片的第二表面上的包封材料1450经历如图14d所示的处理过程。在一个实施例中,所述处理将包封材料转换为液相。例如,控制或调整包封材料的体积使得液体包封材料的一部分流到裸片110的侧表面110c到110d。如图所示,所述处理使得液体包封材料由于表面张力和重力而覆盖裸片的第二表面110b以及侧表面110c到110d。裸片之间的增大的分隔距离允许包封材料流到裸片的侧表面而不使相邻裸片的包封材料彼此接触。因此,不需要用以分隔经包封裸片的分离过程。处理(例如)可以包含任何合适的处理,例如加热过程、UV辐射或其组合。取决于包封材料的类型,可以执行固化过程以固化包封材料。
使用合适的技术从临时的支撑载体移除经包封封装。如图14e中所示,经包封封装30包含覆盖裸片的第二表面110b以及侧壁110c到110d两者的包封材料1450。在一个实施例中,包封材料1450的厚度在裸片的整个第二表面上是不均匀的。举例来说,在裸片的第二表面上的包封材料在裸片的大致中心部分处包含最大厚度D2。D2(例如)小于初始厚度D1。在第二表面上的包封材料1450可以具有凸面轮廓。类似地,在裸片的侧壁上的包封材料的表面包含非平面表面轮廓。因此,在裸片的第二表面和侧壁上的包封材料可以不包含平面表面,如图14e中所示。
图15a到15d示出用于形成半导体封装1500的过程的另一实施例。过程1500包含如图2a到2f以及图14a到14e中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图15a,所述过程类似于图14a中所描述的过程,不同之处在于在晶片210的第一表面210a上提供具有初始厚度D1的包封材料1450。在一个实施例中,厚度D1小于外部触点的高度并且应足以形成后续覆盖裸片的第一表面110a以及侧表面110c到110d的包封层。包封材料可以包含当后续经历处理时可流动的任何合适的介电材料,如图14a中所描述。在一个实施例中,使用各种合适的技术将包封材料1450(例如但不限于环氧树脂)沉积在晶片的第二表面210a上。可以使用分配、薄膜/胶带层压过程、丝网印刷、旋涂或其它合适类型的技术将包封材料涂覆到晶片的第一表面。
返回参考图15a,所述过程通过在支撑单元上提供在其第一表面上具有包封材料1450的晶片210继续。支撑单元包含载带或分割带230。所述载带与图2a中所描述的载带相同。将晶片提供到载带使得晶片的第二表面210b面对载带。参考图15b,通过晶片的分割槽道执行第一分离过程。在一个实施例中,所述分离过程通过分割槽道将具有包封材料的晶片完全分成单个裸片/单元。用于所述分离过程的技术与图2b中所描述的技术相同。如图所示,单个裸片包含第一(或活性)表面110a、第二(或非活性)表面110b、第一侧壁110c和第二侧壁110d、以及覆盖裸片的第一表面的包封材料1450。
在一个实施例中,所述过程通过对在裸片的第一表面110a上形成的包封材料执行处理而继续。在一个实施例中,所述处理将包封材料转换为液相。例如,控制或调整包封材料的体积使得液体包封材料的一部分流到裸片110的侧表面110c到110d并且填充裸片之间的间隙,如图15c中所示。如图所示,所述处理使得液体包封材料覆盖裸片的第一表面110a以及侧表面110c到110d以及间隙。取决于所用的包封材料的类型,可以任选地执行固化过程以固化包封材料。
在一个实施例中,所述过程以通过包封材料1450执行的第二分离过程继续,如图15c中所示。第二分离过程采用合适的技术,例如图2e中所描述的那些。在一个实施例中,第二分离过程通过包封材料分离晶片格式中的经包封裸片以形成单个封装。在第二分离过程之后使用合适的技术从载带中移除单个封装。如图15d中所示,经包封封装32包含覆盖裸片的第一表面以及侧壁两者的包封材料1450。在一个实施例中,包封材料的厚度在裸片的整个第一表面上是不均匀的。举例来说,在裸片的第一表面上的包封材料在裸片的大致中心部分处包含最大厚度D2。D2(例如)小于初始厚度D1。在第一表面110a上的包封材料1450可以具有凸面轮廓。在裸片的侧壁110c到110d上的包封材料1450包含实质上直式表面轮廓,如图15d中所示。
图16a到图16d示出用于形成半导体封装1600的过程的另一实施例。过程1600包含如图2a到2f以及图15a到15d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图16a,在与图15b中所描述的相同的阶段处理晶片。例如,通过包封材料1450执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110。如图所示,裸片包含在其第一表面110a上的包封材料1450。
所述过程通过增大在单个裸片110之间的分隔距离继续。在一个实施例中,通过沿着载带230的半径扩展所述载带将所述间隙增大到预定距离。用以增大在单个裸片之间的间隙或分隔距离的其它合适的技术也可以是适用的。例如,在其它实施例中,所述过程通过提供支撑载体530继续,如图16b中所示。所述支撑载体与图5b中所描述的支撑载体相同。使用合适的技术(例如,取放式技术)将在裸片第一表面处具有包封材料1450的单个裸片110从载带230转移并且放置在支撑载体530上。将裸片放置在支撑载体的顶部表面530a上使得裸片的110b面对支撑载体530。将裸片110放置在支撑载体的顶部上并且裸片以预定距离与彼此分隔开。预定距离(例如)应足够宽以在后续处理期间使单个裸片彼此隔离。
在裸片的第二表面上的包封材料经历处理过程。所述处理(例如)与图14d中所描述的处理相同。在一个实施例中,所述处理将包封材料转换为液相。例如,控制或调整包封材料的体积使得液体包封材料的一部分流到裸片110的侧表面110c到110d。如图16c所示,所述处理使得液体包封材料由于表面张力和重力而覆盖裸片的第一表面110a以及侧表面110c到110d。裸片之间的增大的分隔距离允许包封材料流到裸片的侧表面而不使相邻裸片的包封材料彼此接触。这避免了使用另外的分离过程来形成单个封装。
使用合适的技术从临时载体移除经包封封装。如图16d中所示,经包封封装34包含覆盖裸片的第一表面110a以及侧壁110c到110d两者的包封材料1450。在一个实施例中,包封材料的厚度在裸片的整个第一表面110a上是不均匀的。举例来说,在裸片的第一表面上的包封材料1450在裸片的大致中心部分处包含最大厚度D2。D2(例如)小于初始厚度D1。在裸片的第一表面和侧壁上的包封材料可以不包含平面表面,如图16d中所示。例如,在第一表面上的包封材料的表面可以具有凸面轮廓。类似地,包封材料的厚度在裸片的整个侧表面110c到110d上也是不均匀的。
图17a到17d示出用于形成半导体封装1700的方法或过程的实施例。过程1700包含如图2a到2f以及图15a到15d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
图17a示出提供具有第一表面210a和第二表面210b的晶片210。晶片210经过处理直到如图2a中所描述的其中在晶片的第一表面上形成外部触点170的阵列的阶段。
在一个实施例中,所述过程通过沿着晶片的分割槽道形成槽道或凹槽1730继续。在一个实施例中,凹槽从晶片的第一表面210a延伸并且部分地延伸到晶片衬底中,如图17a中所示。可以使用各种合适的技术穿过晶片的第一表面210a形成槽道/凹槽1730。例如,可以使用激光处理形成槽道。将具有初始厚度D1的包封材料1450涂覆到晶片的第一表面210a。在一个实施例中,厚度D1小于外部触点的高度并且应足以形成后续覆盖裸片的第一表面110a以及侧表面110c到110d的包封层。在一个实施例中,包封材料实质上覆盖晶片的整个第一表面并且部分地覆盖外部触点,而留下外部触点的顶部部分露出用于外部连接。如图所示,包封材料还填充凹槽/槽道1730。可以使用如图15a中所描述的任何合适的技术提供包封材料1450。
在支撑单元上提供在晶片第一表面上具有包封材料的晶片210。支撑单元(例如)包含例如图2a中所描述的载带230。将晶片放置在载带上使得晶片的第二表面210b面对载带的第一表面230a,而晶片的具有外部触点170的阵列的第一表面210a远离所述载带。
参考图17b,执行第一分离过程以将晶片分成单个裸片110。第一分离过程可以采用任何合适的技术,例如图2b中所描述的那些。通过晶片的分割槽道执行第一分离过程。例如,通过填充有包封材料的凹槽1730执行第一分离过程并且将晶片分成单个裸片。如图所示,单一化裸片包含具有阶梯形轮廓1710的侧壁110c到110d。包封材料1450覆盖裸片的第一表面110a并且部分地覆盖裸片的侧壁110c到110d。例如,包封材料1450覆盖第一表面110a和阶梯形1710,如图17b中所示。
在一个实施例中,所述过程通过在包封材料1450上执行处理继续。在一个实施例中,所述处理将包封材料转换为液相。例如,控制或调整包封材料的体积使得液体包封材料的一部分流到裸片110的侧表面110c到110d并且填充裸片之间的间隙,如图17c中所示。如图所示,所述处理使得液体包封材料覆盖裸片的第一表面110a以及裸片的具有阶梯形轮廓的整个侧表面110c到110d和相邻裸片之间的间隙。可以任选地执行固化过程以固化包封材料。
在一个实施例中,所述过程以通过包封材料1450执行的第二分离过程继续,如图17c中所示。第二分离过程采用合适的技术,例如图2e中所描述的那些。在一个实施例中,第二分离过程通过包封材料分离晶片格式中的经包封裸片以形成单个封装。在第二分离过程之后从载带移除单个封装。
如图17d中所示,经包封封装36包含覆盖裸片的第一表面以及具有阶梯形轮廓的侧壁两者的包封材料1450。在一个实施例中,包封材料的厚度在裸片的整个第一表面上是不均匀的。举例来说,在裸片的第一表面上的包封材料在裸片的大致中心部分处包含最大厚度D2。D2(例如)小于初始厚度D1,从而形成凸表面轮廓。取决于凹槽的大小,在裸片的侧壁上的包封材料还可以包含阶梯形轮廓或实质上直式轮廓,如图17d中所示。
图18a到18d示出用于形成半导体封装1800的方法的实施例。过程1800包含如图2a到2f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图18a,提供晶片210,其具有从所述晶片的第一表面210a延伸的第一类型凹槽1730。第一类型凹槽使用如图17a中所描述的合适的技术形成。在一个实施例中,为具有初始厚度T1的晶片210提供包封材料250,其覆盖晶片的第一表面210a并且填充第一类型凹槽1730。包封材料包含环氧树脂、模制化合物、硅酮基材料,并且可以使用各种合适的技术在晶片的第一表面上提供,合适的技术包含如图2d中所描述的那些。借助于实例且出于图示目的,示出当晶片安置在载带230上时通过经由分配喷嘴1142的分配技术来提供包封材料250。
在一个实施例中,通过晶片的分割槽道执行部分切断。例如,通过填充有包封材料250的凹槽执行部分切断,如图18b中所示。这形成从包封材料的顶部表面延伸并且具有比第一类型凹槽1730更深的深度的第二类型凹槽或槽道1732,从而在晶片的分割槽道中形成另一个阶梯形轮廓1810。可以使用各种合适的技术实现部分切断。例如,可以使用激光处理或机械切割实现部分切断。
所述过程通过移除晶片衬底210的部分继续。在一个实施例中,使用背磨过程移除晶片衬底的一部分,如图18c中所示。这可以通过将如图18b中所示的经部分处理的晶片转移到支撑平台1830来实现。所述支撑平台(例如)是背磨胶带。将经部分处理的晶片放置在支撑平台上使得外部触点170附接到支撑平台上。随后在晶片的露出的第二表面210b上执行背磨过程。例如,背磨过程移除晶片衬底的一部分并且将晶片的厚度减小到T2。在一个实施例中,背磨过程继续进行直到其到达第一类型凹槽1730的底部1730b为止。这将晶片完全分成单个的经包封封装,如图18c中所示。替代地,背磨过程可以移除晶片衬底的一部分并且在到达第二类型凹槽的底部1732b之前停止操作,导致具有阶梯形轮廓的侧壁的裸片。其他合适的技术可被用于移除晶片衬底的部分。
由如图18d中所示的过程1800形成的单个的经包封封装包含如图4d中所示的封装12或封装40的配置。例如,如封装12所示,包封材料150是覆盖裸片的第一表面和侧壁而留下外部触点170的部分露出的包封层。替代地,如封装40所示,所述包封材料是覆盖所述第一表面和裸片侧壁的阶梯部分且部分覆盖所述外部触点的包封层。封装40中的所述包封材料不完全覆盖裸片的侧壁。
图19a到19d示出用于形成半导体封装1900的方法的实施例。过程1900包含如图2a到2f以及图18a到18d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图19a,在与图18a中所描述的相同的阶段处理晶片。例如,使晶片制备有包封材料250并且在载带230上提供所述晶片,包封材料覆盖晶片的第一表面210a并且填充凹槽1730。晶片包含初始厚度T1。
所述过程通过移除晶片衬底210的部分继续。在一个实施例中,使用背磨过程移除晶片衬底的一部分,如图19b中所示。这可以通过将如图19a中所示的经部分处理的晶片转移到支撑平台1830(例如,背磨胶带)来实现。将经部分处理的晶片放置在支撑平台上使得外部触点170附接到支撑平台上。随后在晶片的露出的第二表面210b上执行背磨过程。在一个实施例中,背磨过程移除晶片衬底的一部分并将晶片的厚度减小到T2,并且在其到达凹槽1730的底部1730b之前停止操作,如图19b中所示。替代地,背磨过程可以继续进行以移除晶片衬底的一部分直到其到达凹槽1730的1730b为止。其他合适的技术可被用于移除晶片衬底的部分。
参考图19c,可以任选地将背面保护层340涂覆到晶片210b的第二表面。背面保护层340的材料及其形成技术与图3a中所描述的相同。
在一个实施例中,所述过程通过执行分离过程继续。所述分离过程(例如)通过晶片的分割槽道执行。例如,通过填充有包封材料250、晶片衬底和背面保护层的凹槽执行分离过程,如图19c中所示。所述分离过程采用合适的技术,例如图2e中所描述的那些。在一个实施例中,分离过程分离经包封结构以形成单个封装。在分离过程之后从载带230移除单个封装。
经包封封装38的裸片110(例如)包含具有阶梯形轮廓1710的侧壁110c到110d,如图19d中所示。替代地,取决于背磨过程何时停止操作,所述裸片可以不具有阶梯形轮廓。包封材料150不覆盖裸片的整个侧壁110c和110d。如图所示,包封材料覆盖活性表面110a和侧壁110c到110d的阶梯形部分。
图20a到20c示出用于形成半导体封装2000的方法的实施例。过程2000包含如图2a到2f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图20a,在与图2b中所描述的相同的阶段处理晶片。例如,执行第一分离过程以将制备有外部触点170的晶片分成单个裸片110。
所述过程通过提供包封材料1950继续。(例如)在裸片的第一表面110a和外部触点170上提供包封材料,并且所述包封材料填充相邻裸片之间的间隙。在一个实施例中,通过在裸片的第一表面上提供感光材料来提供包封材料,并且所述包封材料填充裸片之间的间隙。在一个实施例中,通过喷洒工具1942在裸片的第一表面上喷洒感光材料。在一个实施例中,感光材料是负性光阻材料。为了图案化负性感光材料,可以采用光刻曝光源来选择性地露出感光材料。在一个实施例中,可以在载带的第二表面230b处提供曝光源1944,例如UV辐射源。在一个实施例中,提供曝光源以露出填充相邻裸片之间的间隙的感光材料的部分,如图20a中所示。在此情况下,裸片自身用作用于光刻工艺的掩模。在一个实施例中,由于提供负性光阻材料,因此展开并移除在裸片的第一表面上的光阻材料的非露出部分以及外部触点。在裸片之间的间隙中的感光材料保持如图20b中所示。
参考图20b,所述过程通过执行第二分离过程继续,第二分离过程通过安置在间隙中的包封材料1950执行。第二分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。使经包封封装与载带分隔开。如图20c中所示的经包封封装10包含与图2f中所描述的封装相同的配置。例如,包封材料1950覆盖裸片的侧壁110c到110d。
图21a到21e示出用于形成半导体封装2100的方法的实施例。过程2100包含如图2a到2f、图18a到18d以及图20a到20c中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图21a,提供例如图18a中所示的具有初始厚度T1的晶片210。所述晶片包含从晶片的第一表面延伸并且部分地延伸到晶片衬底中的第一类型槽道/凹槽1730。在载带230上提供晶片使得其第二表面210b面对载带。在一个实施例中,在晶片的第一表面210a和外部触点170上提供包封材料1950并且所述包封材料填充槽道1730。在一个实施例中,通过喷洒在图20a中所描述的感光材料提供包封材料。在一个实施例中,感光材料是光阻材料。可以使用正性或负性光阻材料。
在一个实施例中,在晶片的第一表面上提供具有所需图案的掩模2040,如图21b中所示。例如,所述掩模包含开口,所述开口露出裸片的活性表面,具有外部触点170但覆盖第一类型凹槽。为了图案化感光材料,可以采用光刻曝光源来选择性地露出感光材料。在一个实施例中,可以在晶片的第一表面上提供曝光源1944,例如UV辐射源。在一个实施例中,提供曝光源以露出覆盖晶片的活性表面和外部触点的感光材料的部分,如图21b中所示。在一个实施例中,展开并移除在裸片的第一表面上的光阻材料的露出部分以及外部触点。在凹槽1730中的感光材料保持如图21b中所示。
参考图21c,通过填充有包封材料的凹槽执行部分切断。使用如关于图18b所描述的技术来执行部分切断。这形成从包封材料的顶部表面延伸并且具有比第一类型凹槽1730更深的深度的第二类型凹槽或槽道1732,从而在晶片的分割槽道中形成另一个阶梯形轮廓1810。
所述过程通过移除晶片衬底210的部分到减小的厚度而继续。在一个实施例中,使用关于图18c所描述的背磨过程移除晶片衬底的一部分。这可以通过将如图21d中所示的经部分处理的晶片转移到支撑平台1830以执行背磨过程来实现。在一个实施例中,背磨过程移除晶片衬底的一部分并且将晶片的厚度减小到T2。例如,背磨过程继续进行直到其到达包封材料的底部或第一类型凹槽的底部为止。这将晶片完全分成如图21e中所示的单个的经包封封装,除裸片厚度减小之外,其具有与图20c中所示的封装10相同的配置。
在替代实施例中,背磨过程可以继续进行直到其到达第二类型凹槽1732的底部1732b为止。在此情况下,经包封封装的裸片包含具有阶梯形轮廓1710的侧壁,并且包封材料1950覆盖裸片的侧壁的阶梯形,如图21e中封装41所示。
取决于是否提供正性或负性光阻,可以修改如上文所描述的过程2100。因此,取决于光阻的类型,可以修改掩模的图案以覆盖裸片的活性表面而不是如上文所描述的间隙,并且可以相应地修改曝光和展开过程。
图22a到22d示出用于形成半导体封装2200的方法的实施例。过程2200包含如图2a到2f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图22a,提供例如图2a中所示的晶片的晶片210。在一个实施例中,在晶片的第一表面210a上提供第一包封材料/层250并且所述第一包封材料部分地覆盖外部触点170的阵列。第一包封材料250包含各种合适的包封材料,例如但不限于环氧树脂、模制化合物、硅酮基材料,并且可以使用合适的技术形成,包含图2d中所描述的那些。第一包封材料包含小于外部触点170的高度的厚度D1。在载带230上提供晶片。
在一个实施例中,所述过程通过沿着晶片的分割槽道形成槽道或凹槽1730继续。在一个实施例中,凹槽从包封材料的顶部表面延伸并且部分地延伸到晶片衬底中,如图22b中所示。可以使用各种合适的技术形成凹槽。例如,可以使用例如钢锯条等机械切割、等离子蚀刻、激光处理、化学蚀刻或其组合形成凹槽。在一个实施例中,凹槽可以延伸到晶片厚度的大约一半。用于凹槽的其它合适的深度尺寸也可以是适用的。由于晶片的第一表面受第一包封材料250保护,因此防止了在凹槽形成期间晶片的例如低k材料等感光层受机械损坏。
在一个实施例中,所述过程通过提供第二包封材料/层2180继续。在一个实施例中,在第一包封材料上提供第二包封材料,并且所述第二包封材料填充凹槽1730,如图22c中所示。使用各种合适的技术(包含如图2d中所描述的那些)在第一包封材料上提供第二包封材料并且所述第二包封材料填充凹槽。
第二包封材料2180包含任何合适的厚度尺寸使得第一和第二包封材料的总厚度小于外部触点170的高度。在一个实施例中,第二包封材料包含与第一包封材料相同的材料。在其它实施例中,第二包封材料可以不同于第一包封材料。
所述过程以通过第二包封材料执行的分离过程继续,所述第二包封材料填充凹槽1730,如图22c中所示。所述分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。使经包封封装与载带230分隔开。
由上文所描述的过程2200形成的经包封封装42包含裸片110,其具有具备阶梯形轮廓1710的侧壁110c到110d,如图22d中所示。在一个实施例中,所述过程2200形成包封封装,所述包封封装具有包含第一包封材料150/层和第二包封材料/层180的包封材料。如图所示,第一包封材料150覆盖裸片的第一表面110a,而第二包封材料180覆盖第一包封材料以及裸片的侧壁110c到110d的一部分。例如,第二包封材料覆盖第一包封材料以及裸片的侧壁的阶梯形。
图23a到23e示出用于形成半导体封装2300的方法的实施例。过程2300包含如图2a到2f、图18a到18d以及图22a到22d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图23a,具有初始厚度T1的晶片210经过处理直到类似于图22b中所描述的阶段,不同之处在于凹槽2330经形成超过晶片210厚度的一半。例如,凹槽包含距晶片的第一表面超过30μm的深度。用于凹槽的其它合适的深度尺寸也可以是适用的。用于形成第一包封材料和凹槽的技术与图22b中所描述的相同。
在一个实施例中,所述过程通过提供第二包封材料/层2180继续。在一个实施例中,在第一包封材料/层150上提供第二包封材料,并且所述第二包封材料填充凹槽2230,如图23b中所示。使用如图22c中所描述的各种合适的技术在第一包封材料上提供第二包封材料并且所述第二包封材料填充凹槽。第二包封材料2180包含任何合适的厚度尺寸使得第一和第二包封材料的总厚度小于外部触点170的高度。第二包封材料(例如)可以或可以不包含与第一包封材料相同的材料。
所述过程通过移除晶片衬底210的部分到减小的厚度而继续。在一个实施例中,使用关于图18c所描述的背磨过程移除晶片衬底的一部分。这可以通过将如图23b中所示的经部分处理的晶片转移到支撑平台1830以执行背磨过程来实现。在一个实施例中,背磨过程移除晶片衬底的一部分并且将晶片的厚度减小到T2。例如,背磨过程继续进行直到其到达或露出填充凹槽2330的第二包封材料2180的底部为止,如图23c中所示。其他合适的技术可被用于移除晶片衬底的部分。
所述过程通过将具有减小的厚度的经包封晶片从背磨胶带移到载带230而继续,如图23d中所示。在一个实施例中,采用例如图2e中所描述的那些的分离过程来将经包封晶片分成单个封装。通过例如填充凹槽2330的第二包封材料2180执行单一化过程。使经包封封装与载带230分隔开。
由过程2300形成的经包封封装可以包含如图23e中所示的各种配置。经包封封装包含具有第一包封材料/层150和第二包封材料/层180的包封材料。在一个实施例中,第一包封材料150覆盖裸片的第一表面,而第二包封材料180覆盖第一包封材料150以及裸片的整个侧壁110c到110d,如封装44中所示。
在另一实施例中,可以修改过程2300使得背磨过程移除晶片衬底的一部分并减小晶片的厚度。然而,背磨过程在到达填充凹槽2330的第二包封材料的底部之前停止。随后如图23d中所描述地执行分离过程,其将经包封结构分成单个封装。在此情况下,分离过程形成例如图23e中所示的的经包封封装42。如图所示,经包封封装42包含具有具备阶梯形轮廓的侧壁的裸片。第二包封材料180覆盖第一包封材料150以及裸片的侧壁的阶梯形,如图23e中所示。
图24a到24f示出用于形成半导体封装2400的方法的实施例。过程2400包含如图2a到2f、图19a到19d以及图22a到22d中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图24a,在与图19a中所描述的相同的阶段处理具有初始厚度T1的晶片。例如,晶片制备有第一包封材料250,其覆盖晶片的第一表面210a并填充凹槽1730。晶片包含初始厚度T1并且在载带230上提供。
所述过程通过移除晶片衬底210的部分继续。在一个实施例中,使用背磨过程移除晶片衬底的一部分,如图24b中所示。这可以通过将如图24a中所示的经部分处理的晶片转移到支撑平台1830(例如,背磨胶带)来实现。将经部分处理的晶片放置在支撑平台上使得外部触点170附接到支撑平台上。随后在晶片的露出的第二表面210b上执行背磨过程。例如,背磨过程移除晶片衬底的一部分并将晶片的厚度减小到T2,并且背磨过程继续进行直到其到达或露出第一包封材料250的底部表面为止。
将具有减小厚度的经部分处理的晶片从支撑平台1830移除并且转移到载带230。将经部分处理的晶片放置在载带上使得裸片110b的第二表面面对载带。如图24c中所示,执行第一分离过程以将经部分处理的晶片分成单个的经包封封装。在一个实施例中,通过填充凹槽1730的第一包封材料执行第一分离过程。如图所示,单一化封装包含第一包封材料/层150,其覆盖裸片的第一表面110以及侧壁110c到110d。在一个实施例中,第一包封材料包含在裸片的第一表面110a上的第一厚度H1以及在裸片的侧壁110c到110d上的第二厚度H2。H1(例如)是约15到20μm,且H2(例如)是约12到18μm。其它合适的厚度尺寸也可以是适用的。
所述过程继续增大在经包封裸片之间的间隙或分隔距离。在一个实施例中,可以使用取放式技术将具有第一包封材料150的经包封裸片从载带移除并转移到支撑载体530。以预定分隔距离将经包封裸片放置在支撑载体上,如图24d中所示。预定距离(例如)应足够宽以容纳用于后续第二分离的第二包封材料和工具。用以增大在单个裸片之间的间隙或分隔距离的其它合适的技术也可以是适用的。
在一个实施例中,所述过程通过提供第二包封材料/层2180继续。在一个实施例中,在第一包封材料150上提供第二包封材料,并且所述第二包封材料填充在经包封裸片之间的间隙,如图24e中所示。使用例如图22c中所描述的那些的各种合适的技术在第一包封材料上提供第二包封材料并且所述第二包封材料填充间隙。第二包封材料(例如)可以或可以不包含与第一包封材料相同的材料。
所述过程以通过填充间隙的第二包封材料执行的第二分离过程继续,如图24e中所示。第二分离过程采用合适的技术以形成单个封装,合适的技术例如图2e中所描述的那些。在第二分离过程之后使经包封封装与支撑载体530分隔开。在其它实施例中,可以在执行第二分离过程之前移除支撑载体。
由过程2400形成的经包封封装46在图24f中示出。在一个实施例中,经包封封装包含具有第一包封材料/层150和第二包封材料/层180的包封材料。如图所示,第一包封材料150覆盖裸片的第一表面以及侧壁110c到110d,而第二包封材料180覆盖第一包封材料150。第二包封材料180包含任何合适的厚度尺寸,使得在裸片的第一表面上的第一和第二包封材料的总厚度小于外部触点170的高度。例如,第二包封材料包含厚度H3。H3(例如)是约80到120μm。其它合适的厚度尺寸也可以是适用的。
图25a到25d示出形成半导体封装2500的方法的实施例。过程2500包含如图2a到2f、图18a到18d以及图24a到24f中所描述的类似过程。为了简明起见,下文的描述将主要关注这些过程之间的差别并且可以不详细地描述具有相同参考标号的元件。
参考图25a,类似于图18b中所描述的对晶片进行处理。例如,单一化裸片包含具有阶梯形轮廓1710的侧壁110c到110d。包封材料150覆盖裸片的第一表面110a并且部分地覆盖裸片的侧壁110c到110d的阶梯形。然而,过程2400的不同之处在于包含完全切断的分离过程是通过晶片的分割槽道来执行的。这将晶片完全分成单个裸片。可以使用例如激光处理、等离子蚀刻或机械切割等各种合适的技术来实现完全切断。
所述过程继续增大在裸片之间的间隙或分隔距离。在一个实施例中,可以使用取放式技术将具有第一包封材料150的经包封裸片从载带移除并转移到支撑载体530。以预定分隔距离将经包封裸片放置在支撑载体上,如图25b中所示。用以增大在单个裸片之间的间隙或分隔距离的其它合适的技术也可以是适用的。
在一个实施例中,所述过程通过提供第二包封材料/层2180继续。在一个实施例中,在第一包封材料上提供第二包封材料,并且所述第二包封材料填充在经包封裸片之间的间隙,如图25c中所示。用于形成第二包封材料的材料和技术与先前描述的相同。
所述过程以通过填充间隙的第二包封材料执行的第二分离过程继续,如图25c中所示。第二分离过程采用例如图2e中所描述的那些的合适的技术来形成单个封装,并且如图24e中所描述的进行处理。
由过程2500形成的经包封封装48在图25d中示出。在一个实施例中,经包封封装包含具有第一包封材料/层150和第二包封材料/层180的包封材料。如图所示,第一包封材料150覆盖裸片的第一表面以及侧壁110c到110d的阶梯形,而第二包封材料180覆盖第一包封材料150以及裸片的露出的侧壁110c到110d。第二包封材料180包含任何合适的厚度尺寸,使得在裸片的第一表面上的第一和第二包封材料的总厚度小于外部触点170的高度。例如,第二包封材料包含如图24f中所描述的厚度H3。
如所描述,可以使用各种合适的技术提供包封材料。在一个实施例中,可以使用薄膜辅助模制技术提供包封材料250和2180。如下文图26a到26b以及图27a到27c中将描述的薄膜辅助模制技术适合用于如上文所描述的过程200、300、500、600、700、800、900、1000、1100、1800、1900、2200、2300、2400以及2500。
图26a到26b示出薄膜辅助模制技术的实施例。如图26a中所示,如图26a中所示地提供第一(或顶部)模具2630a和第二(或底部)模具2630b。出于图示目的,示出第二模具(例如)包含具有适合于容纳晶片210的大小的凹穴2640。为简单起见,示出晶片210包含平面表面210a。然而,应理解,晶片210还可以包含如上文所描述的凹槽1730。此外,应理解,可以修改第二模具以容纳多个裸片。
如图26a中所示,第一模具包含平面表面和薄膜2660,例如离型薄膜,所述薄膜抵靠着第一模具2630的平面表面放置。如图所示,以使得晶片的第二表面210b接触凹穴的底部而具有外部触点170的晶片的第一表面210a露出的方式将晶片210放置到第二模具的凹穴2640中。
第一和第二模具当组装时使得薄膜经放置以接近并接触外部触点170的一部分。在一个实施例中,部分外部触点由薄膜包围,而在薄膜的底部表面2660b与晶片的第一表面210a之间界定一间隙或空间,如图26b中所示。包封材料250或2180,例如但不限于环氧树脂基模制化合物,从晶片的一侧分配到模具组合件中,从而完全地填充所述空间。所分配的包封材料具有大约20到500Pa.s的粘度。其它合适的粘度范围也可以是适用的。在模制之后,将经包封晶片或裸片从第二模具移除。这(例如)形成例如图22a中所示的覆盖晶片的整个第一表面210a的包封材料250。所述包封材料也部分地覆盖外部触点而留下外部触点的顶部部分露出用于外部连接。
在另一实施例中,使用分配和如图27a到27c中所示的薄膜辅助模制技术的组合在晶片的第一表面210a上提供包封材料250/2180,例如环氧树脂基模制化合物。如图27a到27c中所示的薄膜辅助模制技术类似于图26a到26b中所描述的技术。因而,可以不描述或不详细地描述具有相同参考标号的共同元件。
如图27a中所示,以使得晶片的第二表面210b接触凹穴的底部而具有外部触点170的晶片的第一表面210a露出的方式将晶片210放置到第二模具的凹穴2640中。在一个实施例中,通过在晶片的大致中心部分处放置的分配喷嘴或工具1142提供包封材料,例如但不限于环氧树脂基模制化合物。
所述过程通过将第一模具2630a和第二模具2630b组装在一起而继续,如图27b中所示。这使得薄膜经放置以接近并接触外部触点170的一部分。在一个实施例中,部分外部触点由薄膜包围,而在薄膜的底部表面2660b与晶片的第一表面210a之间界定一间隙或空间,如图27b中所示。在晶片的第一表面上提供的包封材料当其通过第一模具按压时从晶片的第一表面的中心部分212c移动到外围部分212p。如图所示,包封材料250/2180实质上覆盖晶片的第一或活性表面。在模制之后,将经包封晶片从第二模具移除。
在一些其它实施例中,取决于其状态,例如环氧树脂基材料等包封材料可以分配或沉积在晶片的活性表面上。包封材料可以呈液体形式或呈晶状颗粒形式来提供。也可选择加热第二模具以便确保包封材料可以经涂覆以覆盖实质上晶片的除凸缘部分218外的整个第一表面,其中锯切痕或分割槽道和/或独特图案露出,这些部分用作对齐标记215,如图27c中所示。
可在不脱离本发明的精神或本质特征的情况下,以其它特定形式实施本发明。因此,前述实施例在所有方面中应视为示意性而非限制本文所描述的本发明。。
Claims (32)
1.一种用于形成半导体封装的方法,其包括:
提供具有第一主表面和第二主表面的晶片,其中所述晶片制备有安置在所述晶片的所述第一主表面上的多个裸片和多个外部电触点;和
处理所述晶片,其中处理所述晶片包括
将所述晶片分成多个单个裸片,其中单个裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,并且所述外部电触点形成于所述裸片的所述第一主表面上,以及
形成包封材料,其中所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
2.根据权利要求1所述的方法,其中处理所述晶片包括:
执行包括完全切断的第一分离过程以将所述晶片分成所述多个单个裸片,其中相邻裸片通过间隙分隔开;以及
增大在相邻裸片之间的所述间隙。
3.根据权利要求2所述的方法,其中:
形成所述包封材料包括提供至少填充且覆盖相邻裸片之间的所述间隙的包封材料;以及
处理所述晶片进一步包括通过填充所述间隙的所述包封材料执行第二分离过程,使得所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
4.根据权利要求3所述的方法,其中处理所述晶片包括形成背面保护层,其中所述背面保护层形成于所述裸片的所述第二主表面上。
5.根据权利要求3所述的方法,其中处理所述晶片包括:
提供具有顶部表面和底部表面的临时支撑;
在所述临时支撑的所述顶部表面上提供粘合层;以及
将所述单个裸片附接到所述粘合层,其中所述外部电触点至少部分地嵌入所述粘合层中。
6.根据权利要求5所述的方法,其中处理所述晶片包括移除在所述裸片的所述第二表面上的所述包封材料的至少一部分。
7.根据权利要求3所述的方法,其中形成所述包封材料包括:
在所述裸片的所述第一表面上提供漏印板,其中所述漏印板覆盖所述裸片的所述第一表面并且包括露出相邻裸片之间的所述间隙的开口;以及
通过分配所述包封材料来提供所述包封材料以填充且覆盖所述间隙。
8.根据权利要求2所述的方法,其中形成所述包封材料包括沿着所述裸片的边缘喷射或喷洒所述包封物,其中所述包封材料贴合所述裸片的侧壁。
9.根据权利要求1所述的方法,其中处理所述晶片包括:
在所述晶片的所述第一主表面或所述第二主表面中的一者上提供包封层;
在提供所述包封层之后执行所述第一分离过程以将所述晶片分成所述多个单个裸片,所述单个裸片具有在所述裸片的所述第一主表面或所述第二主表面中的一者上的所述包封层;以及
执行处理过程以将所述包封层转换为液相,从而形成覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分的所述包封材料。
10.根据权利要求1所述的方法,其中处理所述晶片包括:
提供至少第一包封层,其覆盖至少所述晶片的所述第一主表面并且部分地覆盖所述外部电触点;
在提供所述第一包封层之后执行第一分离过程以将所述晶片分成所述多个单个裸片,所述单个裸片具有至少在所述裸片的所述第一主表面上的所述第一包封层,其中相邻裸片通过间隙分隔开;以及
通过所述间隙执行第二分离过程使得形成所述包封材料以覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
11.根据权利要求10所述的方法,其中处理所述晶片包括:
执行处理过程以将所述包封层转换为液相从而至少填充相邻裸片之间的所述间隙。
12.根据权利要求10所述的方法,其中处理所述晶片包括:
通过所述晶片的第一主表面形成凹槽,其中所述凹槽从所述晶片的所述第一主表面延伸并且部分地延伸到所述晶片中;并且其中
在执行所述第一分离过程之后所述裸片的所述第一侧壁和所述第二侧壁包括阶梯形轮廓。
13.根据权利要求12所述的方法,其中处理所述晶片包括:
提供第二包封层,其覆盖所述第一包封层并且填充相邻裸片之间的所述间隙;并且其中
在提供所述第二包封层之后执行所述第二分离过程,使得所述包封材料是由所述第一包封层和所述第二包封层形成,其覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
14.根据权利要求1所述的方法,其中处理所述晶片包括:
提供至少第一包封层,其覆盖至少所述晶片的所述第一主表面并且至少部分地覆盖所述外部电触点;以及
通过所述晶片的所述第一主表面形成第一类型凹槽,其中所述第一类型凹槽从所述晶片的所述第一主表面延伸并且部分地延伸到所述晶片中。
15.根据权利要求14所述的方法,其中所述第一包封层也填充所述第一类型凹槽,并且处理所述晶片包括:
通过填充有所述第一包封层的所述第一类型凹槽形成第二类型凹槽,其中所述第二类型凹槽包括比所述第一类型凹槽更深的深度;以及
从所述晶片的所述第二主表面移除所述晶片的一部分。
16.根据权利要求14所述的方法,其中处理所述晶片包括提供第二包封层,其覆盖所述第一包封层并且填充所述第一类型凹槽。
17.根据权利要求1所述的方法,其中处理所述晶片包括:
执行包括完全切断的第一分离过程以将所述晶片分成所述多个单个裸片,其中相邻裸片通过间隙分隔开;并且其中
形成所述包封材料包括提供覆盖所述外部电触电和所述裸片的所述第一表面并且填充相邻裸片之间的所述间隙的包封层,以及图案化所述包封层以形成覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分的所述包封材料。
18.根据权利要求1所述的方法,其中处理所述晶片包括:
执行包括完全切断的第一分离过程以将所述晶片分成所述多个单个裸片;
提供支撑结构,其中所述支撑结构包括至少一个凹口;并且其中
形成所述包封材料包括用所述包封材料填充所述至少凹口使得所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
19.一种用于形成半导体封装的方法,其包括:
提供半导体裸片,其中所述裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,以及形成于所述裸片的所述第一主表面上的外部电触点;以及
形成包封材料,其中所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
20.一种半导体封装,其包括:
半导体裸片,其中所述裸片包括第一主表面和第二主表面以及第一侧壁和第二侧壁,以及安置在所述裸片的所述第一主表面上的多个外部电触点;以及
包封材料,其中所述包封材料安置在所述裸片的所述第一侧壁和所述第二侧壁的至少一部分上并且覆盖所述至少一部分。
21.根据权利要求20所述的半导体封装,其中所述第一侧壁和所述第二侧壁包含竖直侧壁轮廓并且所述包封材料完全覆盖所述裸片的所述第一侧壁和所述第二侧壁。
22.根据权利要求21所述的半导体封装,其中所述包封材料是单个包封层,其完全覆盖所述裸片的所述第一侧壁和所述第二侧壁以及所述第一主表面或所述第二主表面中的至少一者。
23.根据权利要求22所述的半导体封装,其中所述包封材料是单个包封层,其完全覆盖所述裸片的所述第一侧壁和所述第二侧壁以及所述第一主表面而部分地覆盖所述外部电触点。
24.根据权利要求23所述的半导体封装,其中所述单个经包封层在所述裸片的至少整个所述第一主表面上包括不均匀厚度。
25.根据权利要求22所述的半导体封装,其中所述包封材料是单个包封层,其完全覆盖所述裸片的所述第一侧壁和所述第二侧壁以及所述第二主表面。
26.根据权利要求21所述的半导体封装,其包括安置在所述裸片的所述第二主表面上的背面保护层,其中所述包封材料也覆盖所述背面保护层的侧表面。
27.根据权利要求21所述的半导体封装,其包括安置在所述裸片的所述第二主表面上的背面保护层,其中所述背面保护层也覆盖所述包封材料的与所述裸片的所述第二主表面实质上共面的表面。
28.根据权利要求21所述的半导体封装,其中所述包封材料的更靠近所述外部电触点的部分包含实质上弧形轮廓。
29.根据权利要求21所述的半导体封装,其中所述包封材料包括竖直部分以及第一侧向延伸部分和第二侧向延伸部分,其中所述竖直部分安置在所述裸片的所述侧壁上,所述第一侧向延伸部分延伸到所述裸片的外围部分,并且所述第二侧向延伸部分向外并远离所述裸片延伸且具有与所述裸片的所述第二表面实质上共面的顶部表面。
30.根据权利要求21所述的半导体封装,其中所述包封材料包括覆盖所述裸片的至少所述第一表面的第一包封层,以及完全覆盖所述裸片的所述第一侧壁和所述第二侧壁及所述第一包封层的第二包封层。
31.根据权利要求20所述的半导体封装,其中所述第一侧壁和所述第二侧壁包含阶梯形轮廓并且所述包封材料覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分。
32.根据权利要求31所述的半导体封装,其中所述包封材料包括覆盖所述裸片的至少所述第一表面的第一包封层,以及覆盖所述裸片的所述第一侧壁和所述第二侧壁的至少一部分和所述第一包封层的第二包封层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910268535.XA CN110085525A (zh) | 2014-06-08 | 2015-06-08 | 半导体封装和封装半导体装置的方法 |
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462009309P | 2014-06-08 | 2014-06-08 | |
US62/009,309 | 2014-06-08 | ||
US201462037128P | 2014-08-14 | 2014-08-14 | |
US62/037,128 | 2014-08-14 | ||
US201462081541P | 2014-11-18 | 2014-11-18 | |
US62/081,541 | 2014-11-18 | ||
US14/731,484 US9508623B2 (en) | 2014-06-08 | 2015-06-05 | Semiconductor packages and methods of packaging semiconductor devices |
US14/731,484 | 2015-06-05 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910268535.XA Division CN110085525A (zh) | 2014-06-08 | 2015-06-08 | 半导体封装和封装半导体装置的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105304509A true CN105304509A (zh) | 2016-02-03 |
CN105304509B CN105304509B (zh) | 2019-06-07 |
Family
ID=54770179
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510311789.7A Active CN105304509B (zh) | 2014-06-08 | 2015-06-08 | 半导体封装和封装半导体装置的方法 |
CN201910268535.XA Pending CN110085525A (zh) | 2014-06-08 | 2015-06-08 | 半导体封装和封装半导体装置的方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910268535.XA Pending CN110085525A (zh) | 2014-06-08 | 2015-06-08 | 半导体封装和封装半导体装置的方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US9508623B2 (zh) |
CN (2) | CN105304509B (zh) |
SG (1) | SG10201504476WA (zh) |
TW (2) | TWI697959B (zh) |
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CN106098625A (zh) * | 2016-08-08 | 2016-11-09 | 华天科技(昆山)电子有限公司 | 等离子划片的芯片包封结构及制作方法 |
CN110556345A (zh) * | 2018-05-31 | 2019-12-10 | 浙江清华柔性电子技术研究院 | 柔性器件的制作方法 |
CN110556345B (zh) * | 2018-05-31 | 2020-12-15 | 浙江清华柔性电子技术研究院 | 柔性器件的制作方法 |
CN111370334A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路(宁波)有限公司 | 3d封装方法 |
CN111370330A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路(宁波)有限公司 | 晶圆级封装方法 |
CN111370335A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法 |
CN111370328A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路(宁波)有限公司 | 晶圆级封装方法 |
CN111370335B (zh) * | 2018-12-26 | 2022-03-15 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法 |
CN111370330B (zh) * | 2018-12-26 | 2022-05-10 | 中芯集成电路(宁波)有限公司 | 晶圆级封装方法 |
CN113471160A (zh) * | 2021-06-29 | 2021-10-01 | 矽磐微电子(重庆)有限公司 | 芯片封装结构及其制作方法 |
CN116598199A (zh) * | 2022-12-26 | 2023-08-15 | 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) | 一种正装封装芯片的背面减薄方法 |
CN116598199B (zh) * | 2022-12-26 | 2023-12-05 | 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) | 一种正装封装芯片的背面减薄方法 |
Also Published As
Publication number | Publication date |
---|---|
TW201608636A (zh) | 2016-03-01 |
US9978658B2 (en) | 2018-05-22 |
SG10201504476WA (en) | 2016-01-28 |
TWI677027B (zh) | 2019-11-11 |
US9508623B2 (en) | 2016-11-29 |
US20170077007A1 (en) | 2017-03-16 |
CN105304509B (zh) | 2019-06-07 |
TW201935566A (zh) | 2019-09-01 |
TWI697959B (zh) | 2020-07-01 |
US20150357256A1 (en) | 2015-12-10 |
CN110085525A (zh) | 2019-08-02 |
US10354934B2 (en) | 2019-07-16 |
US20180240726A1 (en) | 2018-08-23 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
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GR01 | Patent grant | ||
GR01 | Patent grant |