TWI575676B - 電子封裝結構及其製法 - Google Patents

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Description

電子封裝結構及其製法
本發明係有關一種封裝製程，尤指一種晶片尺寸封裝件及其製法。
隨著電子產品向輕薄短小的發展，電子產品核心元件的半導體封裝件也朝小型化(Miniaturization)方向發展。本領域遂發展出一種晶片尺寸封裝件(Chip Scale Package，CSP)，其特徵為此種晶片尺寸封裝件的大小係等於或大約晶片尺寸的1.2倍。
半導體封裝件除尺寸上小型化外，也須提高集成度以及與電路板等外界裝置電性連接用的輸入/輸出端(I/O Contact)的數量，才能符合電子產品在高性能與高處理速度上的需求。而增加輸入/輸出端數量的方式，一般是在晶片的作用面上佈設儘量多的電極墊，但晶片的作用面上佈設的電極墊數量必會受限於作用面的面積及電極墊間的間距(Pitch)；而為進一步在有限面積上佈設更多數量的輸入/輸出端，進一步發展出晶圓級晶片尺寸封裝件(Wafer Level CSP)。
晶圓級晶片尺寸封裝件係使用一種線路重佈層製程 (Redistribution Layer，RDL)，係在一包括有複數晶片之晶圓作用面上佈設複數導線，並使該導線的一端電性連接至晶片的電極墊，而另一端則形成電性接點供植設銲球，最後進行切單作業，以對該晶圓進行切割形成複數個在作表面植設有複數銲球之晶片。
然而在前述切單作業中，一般係使用鑽石割刀對該晶圓作用面進行切割，惟在切割過程中易因應力作用或割刀細微之左右晃動碰撞，造成晶片側面及作用面發生崩缺問題；同時由於該切割後之晶片側面及背面係裸露於外界，易因取放而發生裂損問題。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝結構之製法，係包括：提供一基板，該基板包含有複數電子元件與佈設於各該電子元件間之間隔部，且該電子元件係具有相對之作用面與非作用面，該作用面具有複數電極墊；於對應該電子元件之非作用面之一側，形成至少一溝槽於各該間隔部中，且該溝槽未貫穿該間隔部；形成封裝材於該溝槽中；以及於對應該電子元件之作用面之一側，沿該溝槽切割分離各該電子元件，使該電子元件形成有鄰接該作用面與非作用面之側面，且該封裝材覆蓋該電子元件之側面。
前述之製法中，該切割之製程係先利用雷利切割該間 隔部原保留之厚度，再以鑽石割刀切割該溝槽內所填充之封裝材部分。
前述之製法中，該切割路徑之寬度係小於該間隔部之寬度。
前述之製法中，當形成複數該溝槽於各該間隔部上時，該切割路徑係位於該些溝槽之間。
前述之製法中，當形成單一溝槽於各該間隔部上時，該切割路徑係相對於該溝槽上。
前述之製法中，該電子封裝結構之覆蓋該封裝材之部分之厚度至少為20微米。
本發明復提供一種電子封裝結構，係包括：電子元件，係具有相對之作用面與非作用面、及鄰接該作用面與非作用面之側面，該作用面具有複數電極墊；以及封裝材，係覆蓋該電子元件之側面，且該電子封裝結構之覆蓋該封裝材之部分之厚度至少為20微米。
前述之電子封裝結構及其製法中，該電子封裝結構之厚度係為45至787微米。
前述之電子封裝結構及其製法中，該封裝材復形成於該電子元件之非作用面上。
前述之電子封裝結構及其製法中，復包括形成線路重佈結構於該電子元件之作用面上且電性連接該些電極墊。
前述之電子封裝結構及其製法中，復包括形成複數導電元件於該電子元件之作用面上且電性連接該些電極墊。
前述之電子封裝結構及其製法中，復包括於分離各該 電子元件之後，該電子元件以其作用面結合至一封裝基板上。
因此，本發明之電子封裝結構及其製法，主要藉由先於對應該電子元件之非作用面之一側形成複數溝槽，再於對應該電子元件之作用面之一側，沿該溝槽切割分離各該電子元件，使該電子元件之側面及非作用面覆蓋有封裝材，藉以提供保護機制，避免後續切單製程及取放作業中造成電子元件損傷，進而提升產品之良率。
2,2’,2”‧‧‧電子封裝結構
10‧‧‧基板
20‧‧‧電子元件
20a‧‧‧作用面
20b‧‧‧非作用面
20c‧‧‧側面
200‧‧‧電極墊
201‧‧‧鈍化層
202‧‧‧缺口
21,21’‧‧‧間隔部
23‧‧‧承載板
231‧‧‧離型層
24,24’‧‧‧溝槽
25,25’‧‧‧封裝材
27‧‧‧線路重佈結構
271‧‧‧線路層
273‧‧‧絕緣保護層
28‧‧‧導電元件
8‧‧‧封裝基板
80‧‧‧電性接觸墊
B,C,D,d‧‧‧厚度
S‧‧‧切割路徑
L,L’,w‧‧‧寬度
第1A至1H圖係為本發明之電子封裝結構之製法之剖面示意圖；其中，第1B’、1C’、1D’與1H’圖係為對應第1B、1C、1D與1H圖之另一實施方式示意圖；以及第2A至2C圖係為本發明之電子封裝結構之不同實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第1A至1H圖係為本發明之電子封裝結構2之製法之剖面示意圖。
如第1A圖所示，提供一基板10，該基板10包含複數電子元件20與間隔部21，該間隔部21係佈設於各該電子元件20之間，用以連接各該電子元件20。
於本實施例中，該電子元件20具有作用面20a與相對該作用面20a之非作用面20b，該作用面20a上具有複數電極墊200，並於該作用面20a與該些電極墊200上形成有一外露該些電極墊200之鈍化層201。
再者，該電子元件20可為主動元件或被動元件，該主動元件例如為半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該基板10為矽晶圓，且該電子元件20為晶片。
如第1B圖所示，結合一承載板23於該鈍化層201上。於本實施例中，該鈍化層201與該承載板23之間係可形成有離型層231，以利於後續剝離該承載板23製程時避免對電子元件20造成損害。
如第1C圖所示，進行切割製程，對應該電子元件20之非作用面20b之一側，以例如鑽石割刀對各該間隔部21 進行切割以形成溝槽24，其中該溝槽24並未貫穿該間隔部21。
於本實施例中，係移除部分該間隔部21，使該間隔部21之保留厚度d約為20μm，以形成該溝槽24，且該溝槽24之寬度L(或該間隔部21之寬度)係為10μm至3mm。另外可選擇性執行研磨該電子元件20之非作用面20b之薄化製程。
再者，於另一實施例中，如第1C’圖所示，於執行切割製程時，可於各該間隔部21上形成複數溝槽24’；其中，該溝槽24’與保留之間隔部21’的總和寬度(或該間隔部21之寬度L’)係為15μm至4mm。
如第1D圖所示，接續第1C圖之製程，於該溝槽24中與各該電子元件20之非作用面20b上形成一封裝材25，以使該封裝材25包覆該電子元件20之側邊及非作用面20b。
於本實施例中，該封裝材25係填滿該溝槽24，使該封裝材25環設於該電子元件20之周圍，且該封裝材25係為絕緣材，例如，模封材(molding compound)、乾膜材(dry film)、光阻材(photoresist)或防銲層(solder mask)。
另外，於一實施例中亦可僅在該溝槽24中填充封裝材25’，而未使該封裝材25’覆蓋電子元件20之非作用面20b，如第1D’圖所示。
如第1E圖所示，接續第1D圖之製程，移除該承載板23與該離型層231，以外露該些電子元件20之電極墊200 與鈍化層201。
如第1F圖所示，由於該些電子元件20為晶片，後續可透過線路重佈層(Redistribution layer，簡稱RDL)製程，以形成一線路重佈結構27於該鈍化層201上，且使該線路重佈結構27電性連接該些電極墊200。接著，形成複數導電元件28於該線路重佈結構27上。
於本實施例中，該線路重佈結構27係包括形成於該鈍化層201上且電性連接該些電極墊200之線路層271、及覆蓋該線路層271且外露部分該線路層271之絕緣保護層273，以供該些導電元件28形成於該線路層271之外露表面上而電性連接該線路層271。
再者，該些導電元件28係為銲球、金屬凸塊或其結合之態樣。
又，可依需求設計該線路重佈結構27之態樣，並不以上述為限。
另外，亦可於結合該承載板23前，形成複數導電元件28於該些電極墊200上，如第1B’圖所示，再將該些導電元件28嵌埋於該離型層231(或黏著層)中，故不需形成該線路重佈結構27。
如第1G及1H圖所示，進行切單製程，於對應該電子元件20之作用面20a之一側，沿該溝槽24之路徑切割該基板10，以分離各該電子元件20，俾獲取複數電子封裝結構2，其中，該電子元件20形成有側面20c，且該側面20c係鄰接該作用面20a與非作用面20b。
於本實施例中，係先利用雷射切割該間隔部21原保留之厚度，再以鑽石刀切割該溝槽24內所填充之封裝材25部分。
再者，該鑽石刀之切割路徑S係對應該溝槽24位置，且該鑽石刀之切割路徑S之寬度w係小於該溝槽24之寬度L，使該封裝材25覆蓋該電子元件20之側面20c。或者，該切單製程亦可以鑽石刀沿該溝槽24之路徑切割該間隔部21原保留之厚度及該溝槽24內所填充之封裝材25部分。
又，如第1H’圖所示，係為接續第1C’圖所示之製程，切割路徑係位於該些溝槽24’之間，以獲取複數電子封裝結構2。
於後續製程中，該電子封裝結構2以該些導電元件28結合至一封裝基板8之電性接觸墊80上，如第2A圖所示；或者，如第2B圖所示，係為接續第1B’圖所示之製程所獲取之電子封裝結構2’；亦可如第2C圖所示，係為接續第1D’圖所示之製程所獲取之電子封裝結構2”。
另外，該電子封裝結構2”之厚度C(不含導電元件28)約為45至787微米(um)，且該電子封裝結構2”之至少一側面具有外露部分(未覆蓋該封裝材25)與覆蓋部分(覆蓋有該封裝材25)，該外露部分之厚度D至少為25微米(um)，而該覆蓋部分之厚度B至少為20微米(um)，如第2C圖所示。
本發明復提供一種電子封裝結構2,2’,2”，係包括： 一電子元件20、封裝材25,25’、一線路重佈結構27、以及複數導電元件28。
所述之電子元件20係具有相對之作用面20a與非作用面20b、及鄰接該作用面20a與非作用面20b之側面20c，該作用面20a具有複數電極墊200。
所述之封裝材25,25’係覆蓋該電子元件20之側面20c，且該封裝材25,25’於該電子元件20之側面20c上之覆蓋面積B係佔該側面20c之總面積A的10%至99%，較佳為68%至97%。
所述之線路重佈結構27係形成於該電子元件20之作用面20a上且電性連接該些電極墊200。
所述之導電元件28係形成於該電子元件20之作用面20a上且電性連接該些電極墊200。
於一實施例中，該封裝材25復形成於該電子元件20之非作用面20b上。
於一實施例中，該電子元件20以其作用面20a結合至一封裝基板8上。
綜前所述，發明之電子封裝結構及其製法，係藉由先於對應該電子元件之非作用面之一側形成複數溝槽，再於對應該電子元件之作用面之一側，沿該溝槽切割分離各該電子元件，使該電子元件之側面及非作用面覆蓋有封裝材，藉以提供保護機制，避免後續切單製程及取放作業中造成電子元件損傷，進而提升產品之良率。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝結構
20‧‧‧電子元件
20a‧‧‧作用面
20b‧‧‧非作用面
20c‧‧‧側面
200‧‧‧電極墊
201‧‧‧鈍化層
25‧‧‧封裝材
27‧‧‧線路重佈結構
271‧‧‧線路層
273‧‧‧絕緣保護層
28‧‧‧導電元件
S‧‧‧切割路徑
L,w‧‧‧寬度

Claims (16)

  1. 一種電子封裝結構之製法，係包括：提供一作為基板之矽晶圓，該基板包含有複數電子元件與佈設於各該電子元件間之間隔部，且該電子元件係具有相對之作用面與非作用面，該作用面具有複數電極墊；於對應該電子元件之非作用面之一側，形成至少一溝槽於各該間隔部中，且該溝槽未貫穿該間隔部之矽材部分；形成封裝材於該溝槽中；以及於對應該電子元件之作用面之一側，沿該溝槽切割分離各該電子元件，使該電子元件形成有鄰接該作用面與非作用面之側面，且該封裝材覆蓋該電子元件之側面。
  2. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，該切割之製程係先利用雷射切割該間隔部原保留之厚度，再以鑽石割刀切割該溝槽內所填充之封裝材部分。
  3. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，該切割路徑之寬度係小於該間隔部之寬度。
  4. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，當形成複數該溝槽於各該間隔部上時，該切割路徑係位於該些溝槽之間。
  5. 如申請專利範圍第1項所述之電子封裝結構之製法，其 中，當形成單一溝槽於各該間隔部上時，該切割路徑係相對於該溝槽上。
  6. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，該封裝材復形成於該電子元件之非作用面上。
  7. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，該電子封裝結構之覆蓋該封裝材之部分之厚度至少為20微米。
  8. 如申請專利範圍第1項所述之電子封裝結構之製法，其中，該電子封裝結構之厚度係為45至787微米。
  9. 如申請專利範圍第1項所述之電子封裝結構之製法，復包括形成線路重佈結構於該電子元件之作用面上且電性連接該些電極墊。
  10. 如申請專利範圍第1項所述之電子封裝結構之製法，復包括形成複數導電元件於該電子元件之作用面上且電性連接該些電極墊。
  11. 如申請專利範圍第1項所述之電子封裝結構之製法，復包括於分離各該電子元件之後，該電子元件以其作用面結合至一封裝基板上。
  12. 一種電子封裝結構，其厚度係為45至787微米，係包括：電子元件，係具有相對之作用面與非作用面、及鄰接該作用面與非作用面之側面，該作用面具有複數電極墊，並於該作用面與該些電極墊上形成有一外露該些電極墊之鈍化層；以及 封裝材，係覆蓋該電子元件之部分側面而未覆蓋該鈍化層之側面，使該電子封裝結構之覆蓋有該封裝材之部分之厚度至少為20微米。
  13. 如申請專利範圍第12項所述之電子封裝結構，其中，該封裝材復形成於該電子元件之非作用面上。
  14. 如申請專利範圍第12項所述之電子封裝結構，復包括線路重佈結構，係形成於該電子元件之作用面之鈍化層上且電性連接該些電極墊。
  15. 如申請專利範圍第12項所述之電子封裝結構，復包括複數導電元件，係形成於該電子元件之作用面之鈍化層上且電性連接該些電極墊。
  16. 如申請專利範圍第12項所述之電子封裝結構，其中，該電子元件以其作用面結合至一封裝基板上。
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