TWI529871B - 半導體裝置及其製法 - Google Patents

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TWI529871B
TWI529871B TW103100154A TW103100154A TWI529871B TW I529871 B TWI529871 B TW I529871B TW 103100154 A TW103100154 A TW 103100154A TW 103100154 A TW103100154 A TW 103100154A TW I529871 B TWI529871 B TW I529871B
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呂金宇
俞崇楷
湯世文
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矽品精密工業股份有限公司
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Description

半導體裝置及其製法
本發明係關於一種半導體裝置及其製法，特別是指一種可提升良率之半導體裝置及其製法。
在打線式半導體裝置中，隨著對晶片之多功能、高速及高頻之需求，業界遂開發出另一種半導體裝置(如第1L圖所示)，其與一般打線式半導體裝置之差異在於：晶片具有複數電子元件及複數盲孔(或貫穿孔)，該些電子元件均具有複數用於接地之電極墊，該些電極墊透過該些盲孔及一導電膜共同電性連接至基板以達到較佳的接地效能，該晶片之銲墊設置於其兩側或周緣並藉由複數銲線電性連接該基板之銲墊。
第1A圖至第1L圖係繪示習知技術之半導體裝置及其製法之剖視示意圖，其中，第1F’圖為第1F圖之完整俯視示意圖。
如第1A圖所示，先提供一具有相對之第一表面10a與第二表面10b之晶圓10，並藉由曝光顯影與蝕刻等方式形成複數盲孔103於該晶圓10中，且形成銅材104於該些 盲孔103以電性連接複數具有電極墊102之電子元件101，再形成具有複數第一銲墊111之線路層11於該晶圓10之第一表面10a上。
如第1B圖所示，將第1A圖之整體結構上下翻轉，並藉由黏著層12將載體121黏合於該晶圓10之第一表面10a與該線路層11上。
如第1C圖所示，自該第二表面10b對該晶圓10進行薄化製程以外露出該銅材104之端部105。
如第1D圖所示，依序形成鈦(Ti)層13與銅(Cu)層131於該晶圓10之第二表面10b上。
如第1E圖所示，將第1D圖之整體結構上下翻轉，並依序形成導電膜14與膠片(tape)15於該銅層131上。
如第1F圖與第1F'圖所示，移除該黏著層12與該載體121，並依據複數切割線A1對該晶圓10進行切割作業，以使切割後之晶圓10形成複數個如第1G圖所示具有晶片100之半導體裝置1。
如第1H圖所示，以機械手臂逐一夾取該些半導體裝置1，並藉由該導電膜14將該些半導體裝置1接置於具有複數線路161、第二銲墊162與第三銲墊163之基板16上。
如第1I圖所示，藉由複數銲線17電性連接該線路層11之第一銲墊111及該基板16之第二銲墊162。
如第1J圖所示，形成封裝膠體18於該基板16上，以包覆該些晶片100、線路層11、導電膜14及銲線17等構件。
如第1K圖所示，形成複數銲球19於該基板16之第三銲墊163上，並依據切割線A2對第1K圖之結構進行切單(singulation)作業以形成複數半導體裝置1’。
上述習知技術之缺點，在於需將銅材104形成於該些盲孔103中，並對該晶圓10進行薄化製程，且將鈦層13、銅層131及導電膜14形成於該晶圓10上，故該半導體裝置1除了材料成本與製造成本較高外，其製程時間較長、製程風險亦較高，且該晶圓10之破片(crack)機率也較高，因而導致該半導體裝置1之良率難以提升。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
本發明係提供一種半導體裝置，其包括：晶片，係具有相對之第一表面與第二表面、複數電子元件及形成於該晶片中之複數通孔，該些電子元件係形成於該晶片內且均具有複數用於接地之電極墊，該些通孔並係連通至該晶片之第二表面上以外露出該些電極墊；線路層，係形成該晶片之第一表面上；第一封裝膠體，係形成於該晶片之第一表面上以包覆該線路層；以及導電膠，係形成於該晶片之第二表面上，並填充於該些通孔內以電性連接該些電極墊。
該線路層可具有複數第一銲墊，且該些第一銲墊係位於該晶片之第一表面之兩側或周緣上。
該半導體裝置可包括複數貫穿孔，係貫穿該第一封裝膠體以外露出該些第一銲墊。
該半導體裝置可包括一具有複數第二銲墊之基板，係藉由該導電膠承載該晶片，並電性連接該些第二銲墊。
該半導體裝置可包括複數銲線，係電性連接該些貫穿孔所外露之第一銲墊與另一部分該些第二銲墊。
該半導體裝置可包括第二封裝膠體，係形成於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線。
本發明亦提供一種半導體裝置之製法，其包括：提供一晶圓與一線路層，該晶圓係具有相對之第一表面與第二表面及複數電子元件，該些電子元件係形成於該晶圓內且均具有複數用於接地之電極墊，該線路層並係形成於該晶片之第一表面上；形成第一封裝膠體於該晶圓之第一表面上以包覆該線路層；自該晶圓之第二表面於該晶圓中形成複數通孔，以經由該複數通孔外露出該些電極墊；以及形成導電膠於該晶圓之第二表面上並填充該導電膠於該些通孔內以電性連接該些電極墊。
該製法可包括藉由複數貫穿孔貫穿該第一封裝膠體以外露出該該線路層之複數第一銲墊；以及對該晶圓進行切割作業以形成複數具有晶片之半導體裝置。
該製法可包括藉由該導電膠將該些半導體裝置接置於相同的基板上；藉由複數銲線電性連接該些貫穿孔所外露之第一銲墊與該基板之部分第二銲墊；形成第二封裝膠體於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線；以及進行切單作業。
該製法可包括藉由該導電膠將該些半導體裝置分別接置於不同的基板上；藉由複數銲線電性連接該些貫穿孔所外露之第一銲墊與該基板之部分第二銲墊；以及形成第二封裝膠體於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線。
由上可知，本發明之半導體裝置及其製法，主要係在晶圓(或晶片)上形成第一封裝膠體，藉以增強晶圓之強度，並省卻習知技術對該晶圓之薄化製程以減少該晶圓之破片機率，且降低半導體裝置之製造成本；同時，利用導電膠取代習知技術之鈦層、銅層及導電模，並在該晶圓(或晶片)之第二表面上與複數通孔內分別形成該導電膠以電性連接複數電子元件之電極墊，藉以降低該半導體裝置之材料成本、製程時間及製程風險，且提升該半導體裝置之良率。
1、1’、2、2’‧‧‧半導體裝置
10、20‧‧‧晶圓
10a、20a‧‧‧第一表面
10b、20b‧‧‧第二表面
100、200‧‧‧晶片
101、201‧‧‧電子元件
102、202‧‧‧電極墊
103‧‧‧盲孔
104‧‧‧銅材
105‧‧‧端部
11、21‧‧‧線路層
111、211‧‧‧第一銲墊
12‧‧‧黏著層
121‧‧‧載體
13‧‧‧鈦層
131‧‧‧銅層
14‧‧‧導電膜
15‧‧‧膠片
16、26‧‧‧基板
161、261‧‧‧線路
162、262‧‧‧第二銲墊
163、263‧‧‧第三銲墊
17、27‧‧‧銲線
18‧‧‧封裝膠體
19、29‧‧‧銲球
203‧‧‧通孔
22‧‧‧第一封裝膠體
221‧‧‧貫穿孔
23‧‧‧第一膠片
24‧‧‧第二膠片
25‧‧‧導電膠
28‧‧‧第二封裝膠體
A1、A2、B1、B2‧‧‧切割線
第1A圖至第1L圖係繪示習知技術之半導體裝置及其製法之剖視示意圖，其中，第1F'圖為第1F圖之完整俯視示意圖；第2A圖至第2L圖係繪示本發明之半導體裝置及其製法之剖視示意圖，其中，第2F'圖為第2F圖之完整俯視示意圖；以及第2H-1圖至第2K-1圖係繪示本發明第2H圖至第2L圖之另一實施態樣之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」及「表面」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖至第2L圖係繪示本發明之半導體裝置及其製法之剖視示意圖，其中，第2F'圖為第2F圖之完整俯視示意圖。
如第2A圖所示，先提供一晶圓20與一線路層21，該晶圓20係具有相對之第一表面20a與第二表面20b及複數電子元件201，該些電子元件201係形成於該晶圓20內且均具有至少二電極墊，該些電極墊其中一者為用於接地之電極墊202，該電極墊202可面向該第二表面20b，該線路層21係形成於該晶圓20之第一表面20a上並具有複數第 一銲墊211。
如第2B圖所示，形成第一封裝膠體22於該晶圓20之第一表面20a上以包覆該線路層21及該些第一銲墊211，藉此增強該晶圓20之強度，並保護該晶圓20免於破片或損壞。
如第2C圖所示，形成第一膠片23於該第一封裝膠體22上，並將第2B圖之整體結構上下翻轉。
如第2D圖所示，依據該些電極墊202之位置，自該晶圓20之第二表面20b於該晶圓20中形成複數通孔203，以經由該複數通孔203外露出該些電極墊202。
如第2E圖所示，移除該第一膠片23以外露出該第一封裝膠體22，並藉由複數貫穿孔221貫穿該第一封裝膠體22之相對兩表面以外露出該些第一銲墊211。
如第2F圖與第2F'圖所示，形成第二膠片24於該第一封裝膠體22上，並將第2E圖之整體結構上下翻轉，且依據複數切割線B1對該晶圓20進行切割作業以形成複數晶片200，同時形成導電膠25於該晶圓20或晶片200之第二表面20b上，並填充該導電膠25於該些通孔203內，使該導電膠25共同電性連接該些電極墊202，藉此形成複數個如第2G圖所示具有晶片200之半導體裝置2，其中該導電膠25可形成於該晶圓20之切割作業之前或之後。
如第2H圖所示，以例如機械手臂之夾取裝置(圖中未繪示)逐一夾取與上下翻轉該些半導體裝置2，並藉由該導電膠25將該些半導體裝置2之全部或至少二者接置於相同 的基板26上，使該導電膠25共同電性連接該些電極墊202與該基板26之部分第二銲墊262。
如第2I圖所示，藉由複數銲線27電性連接該些貫穿孔221所外露之第一銲墊211與該基板26之部分第二銲墊262。
如第2J圖所示，形成第二封裝膠體28於該基板26上，以包覆該些半導體裝置2之晶片200、第一封裝膠體22、導電膠25、貫穿孔221及銲線27等構件。
如第2K圖所示，形成複數銲球29於該基板26之第三銲墊263上，並依據切割線B2對第2K圖之整體結構進行切單作業，以形成複數個如第2L圖所示之另一半導體裝置2’。
第2H-1圖至第2K-1圖係繪示本發明第2H圖至第2L圖之另一實施態樣之剖視示意圖。
如第2H-1圖所示，以例如機械手臂之夾取裝置(圖中未繪示)逐一夾取與上下翻轉複數個如第2G圖所示之半導體裝置2，並藉由該導電膠25將該些半導體裝置2分別接置於不同的基板26上，亦即將一個半導體裝置2接置於一個基板26上，使該導電膠25共同電性連接該些電極墊202與該基板26中間部分之第二銲墊262。
如第2I-1圖所示，藉由複數銲線27電性連接該些貫穿孔221所外露之第一銲墊211與該基板26兩側或周緣部分之第二銲墊262。
如第2J-1圖所示，形成第二封裝膠體28於該基板26 上，以包覆該晶片200、第一封裝膠體22、導電膠25、貫穿孔221及銲線27等構件，而形成如第2K-1圖所示之另一半導體裝置2。
本發明亦提供一種半導體裝置2'，如第2L圖或第2K-1圖所示。該半導體裝置2'係包括晶片200、線路層21、第一封裝膠體22以及導電膠25。
該晶片200係具有相對之第一表面20a與第二表面20b、複數電子元件201及形成於該晶片200中之複數通孔203。該些電子元件201係形成於該晶片200內且均具有複數用於接地之電極墊202，該些電極墊202可面向該晶片200之第二表面20b，該些通孔203係連通至該晶片200之第二表面20b上以外露出該些電極墊202。
該線路層21係形成該晶片200之第一表面20a上，並具有複數第一銲墊211，且該些第一銲墊211係位於該晶片200之第一表面20a之兩側或周緣上。
該第一封裝膠體22係形成於該晶片200之第一表面20a上以包覆該線路層21。
該導電膠25係形成於該晶片200之第二表面20b上，並填充於該些通孔203內以共同電性連接該些電極墊202。
該半導體裝置2'可包括複數貫穿孔221，係貫穿該第一封裝膠體22以外露出該些第一銲墊211。
該半導體裝置2'可包括一具有複數線路261、第二銲墊262與第三銲墊263之基板26。該基板26係藉由該導電膠25承載該晶片200，並電性連接該些第二銲墊262， 該些線路261係用以電性連接該些第二銲墊262與該些第三銲墊263。
該半導體裝置2’可包括複數銲線27，係電性連接該些貫穿孔221所外露之第一銲墊211與該基板26兩側或周緣部分之第二銲墊262。
該半導體裝置2’可包括第二封裝膠體28，係形成於該基板26上，以包覆該晶片200、第一封裝膠體22、導電膠25、貫穿孔221及銲線27。
該半導體裝置2’可包括複數銲球29，係形成於該基板26之第三銲墊263上。
由上可知，本發明之半導體裝置及其製法，主要係在晶圓(或晶片)上形成第一封裝膠體，藉以增強晶圓之強度，並省卻習知技術對該晶圓之薄化製程以減少該晶圓之破片機率，且降低半導體裝置之製造成本；同時，利用導電膠取代習知技術之鈦層、銅層及導電模，並在該晶圓(或晶片)之第二表面上與複數通孔內分別形成該導電膠以電性連接複數電子元件之電極墊，藉以降低該半導體裝置之材料成本、製程時間及製程風險，且提升該半導體裝置之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2’‧‧‧半導體裝置
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧晶片
201‧‧‧電子元件
202‧‧‧電極墊
203‧‧‧通孔
21‧‧‧線路層
211‧‧‧第一銲墊
22‧‧‧第一封裝膠體
221‧‧‧貫穿孔
25‧‧‧導電膠
26‧‧‧基板
261‧‧‧線路
262‧‧‧第二銲墊
263‧‧‧第三銲墊
27‧‧‧銲線
28‧‧‧第二封裝膠體
29‧‧‧銲球

Claims (16)

  1. 一種半導體裝置，其包括：晶片，係具有相對之第一表面與第二表面、複數電子元件及形成於該晶片中之複數通孔，該些電子元件係形成於該晶片內且均具有複數用於接地之電極墊，該些通孔並係連通至該晶片之第二表面上以外露出該些電極墊；線路層，係形成該晶片之第一表面上；第一封裝膠體，係形成於該晶片之第一表面上以包覆該線路層；以及導電膠，係形成於該晶片之第二表面上，並填充於該些通孔內以電性連接該些電極墊。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該線路層係具有複數第一銲墊，且該些第一銲墊係位於該晶片之第一表面之兩側或周緣上。
  3. 如申請專利範圍第2項所述之半導體裝置，復包括複數貫穿孔，係貫穿該第一封裝膠體以外露出該些第一銲墊。
  4. 如申請專利範圍第3項所述之半導體裝置，復包括一具有複數第二銲墊之基板，係藉由該導電膠承載該晶片，並電性連接該些第二銲墊。
  5. 如申請專利範圍第4項所述之半導體裝置，復包括複數銲線，係電性連接該些貫穿孔所外露之第一銲墊與另一部分該些第二銲墊。
  6. 如申請專利範圍第5項所述之半導體裝置，復包括第二封裝膠體，係形成於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線。
  7. 一種半導體裝置之製法，其包括：提供一晶圓與一線路層，該晶圓係具有相對之第一表面與第二表面及複數電子元件，該些電子元件係形成於該晶圓內且均具有複數用於接地之電極墊，該線路層並係形成於該晶圓之第一表面上；形成第一封裝膠體於該晶圓之第一表面上以包覆該線路層；自該晶圓之第二表面於該晶圓中形成複數通孔，以經由該複數通孔外露出該些電極墊；以及形成導電膠於該晶圓之第二表面上，並填充該導電膠於該些通孔內以電性連接該些電極墊。
  8. 如申請專利範圍第7項所述之半導體裝置之製法，復包括藉由複數貫穿孔貫穿該第一封裝膠體以外露出該線路層之複數第一銲墊。
  9. 如申請專利範圍第8項所述之半導體裝置之製法，復包括對該晶圓進行切割作業以形成複數具有晶片之半導體裝置。
  10. 如申請專利範圍第9項所述之半導體裝置之製法，復包括藉由該導電膠將該些半導體裝置接置於相同的基板上。
  11. 如申請專利範圍第10項所述之半導體裝置之製法，復 包括藉由複數銲線電性連接該些貫穿孔所外露之第一銲墊與該基板之部分第二銲墊。
  12. 如申請專利範圍第11項所述之半導體裝置之製法，復包括形成第二封裝膠體於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線。
  13. 如申請專利範圍第12項所述之半導體裝置之製法，復包括進行切單作業。
  14. 如申請專利範圍第9項所述之半導體裝置之製法，復包括藉由該導電膠將該些半導體裝置分別接置於不同的基板上。
  15. 如申請專利範圍第14項所述之半導體裝置之製法，復包括藉由複數銲線電性連接該些貫穿孔所外露之第一銲墊與該基板之部分第二銲墊。
  16. 如申請專利範圍第15項所述之半導體裝置之製法，復包括形成第二封裝膠體於該基板上，以包覆該晶片、第一封裝膠體、導電膠、貫穿孔及銲線。
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