TWI832229B - 半導體封裝 - Google Patents
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Abstract
本發明揭露一種半導體封裝。該半導體封裝包含有一第一晶粒以及一導電性黏著劑。該第一晶粒具有複數個內部焊墊設置於該第一晶粒之一上表面，其中該複數個內部焊墊包含對應同一第一電壓之一第一內部焊墊以及一第二內部焊墊。該導電性黏著劑直接覆蓋於該第一、第二內部焊墊上，以使該第一、第二內部焊墊彼此電性連接。
Description
本發明係有關於半導體技術，尤指一種使用導電性黏著劑來取代內部焊墊之打線的半導體封裝。
隨著半導體製程的進步，金屬互連線的寬度越來越窄，導致電阻值不斷變大，此外，供電電壓也越來越小，因此電壓衰退(IR drop)的效應越來越明顯，會造成晶片中核心電路之供應電源網路的電壓下降以及接地電源網路的電壓上升，因此，電壓衰退成為晶片設計需要考量的一個問題。再者，隨著晶片的運算能力提升，晶片產生的熱能也越來越高，晶片散熱也會是一個重要課題。因此，極需一種可以兼顧晶片散熱以及電壓衰退之改善的半導體封裝構造。
因此，本發明的目的之一在於提出一種使用導電性黏著劑來取代內部焊墊之打線的半導體封裝。
在本發明的一個實施例中，揭露一種半導體封裝。該半導體封裝包含有一第一晶粒以及一導電性黏著劑。該第一晶粒具有複數個內部焊墊設置於該第一晶粒之一上表面，其中該複數個內部焊墊包含對應同一第一電壓之一第一內部焊墊以及一第二內部焊墊。該導電性黏著劑直接覆蓋於該第一、第二內部焊墊上，以使該第一、第二內部焊墊彼此電性連接。
本發明所揭露的半導體封裝可採用導電性黏著劑來實現內部焊墊的電性連接以及主要晶粒與虛設晶粒的堆疊，由於沒有打線，因此虛設晶粒的大小/位置就不會受限，如此一來，本發明所揭露的半導體封裝可以兼顧晶片散熱以及電壓衰退之改善。
100:半導體封裝
102:主要晶粒
103:上表面
104_1,104_2:虛設晶粒
105:核心電路
106:外接焊墊
108,108_1,108_2,108_3,108_4:內部焊墊
110:導電性黏著劑
第1圖為本發明一實施例之半導體封裝的上視圖。
第2圖為第1圖所示之半導體封裝沿切線A-A’的剖視圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件，本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。此外，“耦接”或“耦合”一詞在此包含任何直接及間接的電性連接手段，因此，若文中描述一第一裝置耦接至一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或者通過其它裝置和連接手段間接地電性連接至該第二裝置。
請一併參閱第1圖與第2圖。第1圖為本發明一實施例之半導體封裝的上視圖。第2圖為第1圖所示之半導體封裝沿切線A-A’的剖視圖。本實施例中，
半導體封裝100包含一主要晶粒(main die)102以及複數個虛設晶粒(dummy die)104_1、104_2，主要晶粒102本身具有特定電路設計，用以提供半導體封裝100所實現之晶片的主要功能，然而，虛設晶粒104_1、104_2僅是用來對主要晶粒102提供散熱，本身實際上不具有任何電路設計。另外，主要晶粒102具有複數個外接焊墊(outer pad)106以及複數個內部焊墊(inner pad)108(為了簡潔起見，圖中僅繪示4個內部焊墊108_1、108_2、108_3、108_4來說明本發明的技術特徵)設置於主要晶粒102的上表面103，另外，主要晶粒102的下表面可接觸基板(未顯示)而使得主要晶粒102承載於基板(未顯示)上。外接焊墊106會用來連接至半導體封裝100的接腳(未顯示)，因此，一般會限制在圍繞晶粒核心區域(亦即核心電路105)的外圍區域，相較於外接焊墊106，內部焊墊108_1~108_4並不會用來連接至半導體封裝100的接腳，本實施例中，內部焊墊108_1~108_4可設置於晶粒核心區域，但本發明並不以此為限。內部焊墊108_1、108_2於設計上是對應同一第一電壓，而內部焊墊108_3、108_4於設計上是對應同一第二電壓，舉例來說，第一電壓為核心電路105的供應電壓，而第二電壓則是核心電路105的接地電壓，但本發明並不以此為限。
本實施例中，內部焊墊108_1~108_4是設計來解決主要晶粒102的電壓衰退問題(例如，核心電路105之供應電壓與接地電壓的電壓衰退問題)，而虛設晶粒104_1、104_2則是用來解決主要晶粒102的散熱問題，若透過一打線(bonding wire)連接內部焊墊108_1與內部焊墊108_2來增加導電路徑以降低第一電壓(例如核心電路105之供應電壓)的電壓衰退，並透過另一打線連接內部焊墊108_3與內部焊墊108_4來增加導電路徑以降低第二電壓(例如核心電路105之接地電壓)的電壓衰退，由於有打線的地方無法再覆蓋虛設晶粒，以至於虛設晶粒的大小/位置會因為打線而受限，故無法提供最佳晶片散熱效果，為了解決此一
問題，本發明之實施例採用導電性黏著劑110來實現內部焊墊的電性連接以及主要晶粒與虛設晶粒的堆疊。
虛設晶粒104_1透過導電性黏著劑110而堆疊於主要晶粒102的上表面103，因此，導電性黏著劑110會直接覆蓋於內部焊墊108_1、108_2上，以使內部焊墊108_1、108_2彼此電性連接，如此一來，主要晶粒102可透過內部焊墊108_1、108_2以及導電性黏著劑110來增加導電途徑以改善第一電壓(例如核心電路105的供應電壓)之電壓衰退，此外，由於沒有使用打線，因此，虛設晶粒104_1的大小/位置就不會受限，可以提供最佳晶片散熱效果。
如同虛設晶粒104_1，虛設晶粒104_2可透過導電性黏著劑110而堆疊於主要晶粒102的上表面103，因此，導電性黏著劑110會直接覆蓋於內部焊墊108_3、108_4上，以使內部焊墊108_3、108_4彼此電性連接(請注意，內部焊墊108_3、108_4並未透過導電性黏著劑110而電性連接至內部焊墊108_1、108_2)，如此一來，主要晶粒102可透過內部焊墊108_3、108_4以及導電性黏著劑110來增加導電途徑以改善第二電壓(例如核心電路105的接地電壓)之電壓衰退，此外，由於沒有使用打線，因此，虛設晶粒104_2的大小/位置就不會受限，可以提供最佳晶片散熱效果。
於上述實施例中，主要晶粒102上所堆疊的是虛設晶粒104_1、104_2，然而，此僅作為範例說明，並非作為本案的限制條件，舉例來說，於其它實施例中，半導體封裝100中的虛設晶粒104_1、104_2可以替換為其它晶粒，像是動態隨機記憶體(dynamic random access memory,DRAM)晶粒，透過適當安排內部焊墊的位置，同樣可透過導電性黏著劑來實現內部焊墊的電性連接以及
晶粒的堆疊，這樣的設計變化亦落入本發明的範疇。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體封裝
102:主要晶粒
103:上表面
104_1:虛設晶粒
108,108_1,108_2:內部焊墊
110:導電性黏著劑
Claims (9)
- 一種半導體封裝，包含有：一第一晶粒，具有複數個內部焊墊設置於該第一晶粒之一上表面，其中該複數個內部焊墊包含對應同一第一電壓之一第一內部焊墊以及一第二內部焊墊；一導電性黏著劑，直接覆蓋於該第一、第二內部焊墊上，以使該第一、第二內部焊墊彼此電性連接；以及一第二晶粒，透過該導電性黏著劑而堆疊於該第一晶粒之該上表面。
- 如請求項1所述之半導體封裝，其中該第一晶粒透過該第一、第二內部焊墊以及該導電性黏著劑來增加導電途徑以改善該第一電壓之電壓衰退。
- 如請求項1所述之半導體封裝，其中該第二晶粒為一虛設晶粒，用以改善該第一晶粒之散熱。
- 如請求項3所述之半導體封裝，其中該虛設晶粒透過該導電性黏著劑而覆蓋於該第一、第二內部焊墊上。
- 如請求項1所述之半導體封裝，其中該複數個內部焊墊另包含對應同一第二電壓之一第三內部焊墊以及一第四內部焊墊，該第二電壓不同於該第一電壓，該導電性黏著劑另直接覆蓋於該第三、第四內部焊墊上，以使該第三、第四內部焊墊彼此電性連接，以及該第三、第四內部焊墊並未透過該導電性黏著劑而電性連接至該第一、第二內部焊墊。
- 如請求項5所述之半導體封裝，其中該第一晶粒透過該第一、第二內部焊墊以及該導電性黏著劑來增加導電途徑以改善該第一電壓之電壓衰退，並透過該第三、第四內部焊墊以及該導電性黏著劑來增加導電途徑以改善該第二電壓之電壓衰退。
- 如請求項5所述之半導體封裝，其中該半導體封裝具有包含該第二晶粒之複數個第二晶粒，透過該導電性黏著劑而各自堆疊於該第一晶粒之該上表面上。
- 如請求項7所述之半導體封裝，其中該複數個第二晶粒分別是複數個虛設晶粒，用以改善該第一晶粒之散熱。
- 如請求項8所述之半導體封裝，其中該複數個虛設晶粒包含：一第一虛設晶粒，透過該導電性黏著劑而覆蓋於該第一、第二內部焊墊上；以及一第二虛設晶粒，透過該導電性黏著劑而覆蓋於該第三、第四內部焊墊上。
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