KR20110056205A - 반도체 칩 및 이를 갖는 적층 반도체 패키지 - Google Patents

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Abstract

반도체 칩 및 이를 갖는 적층 반도체 패키지 개시되어 있다. 개시된 반도체 칩은, 셀부 및 주변부로 구획되며 일면 및 상기 일면에 대항하는 타면을 갖는 반도체 기판과, 상기 반도체 기판의 일면 상에 형성되며 상기 셀부 및 주변부와 연결되는 회로 패턴과, 상기 셀부에 형성되며 상기 회로 패턴과 연결되는 제1입출력 패드와, 상기 주변부에 형성되며 상기 회로 패턴과 연결되는 제2입출력 패드를 포함하는 것을 특징으로 한다.

Description

반도체 칩 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR CHIP AND STACKED SEMICONDUCTOR PACKAGE HAVNG THE SAME}
본 발명은 반도체 칩 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
일반적으로, 반도체 칩은 칩 설계에 따른 집적회로(Integrated Circuit)가 형성되는 셀부, 셀부의 주변에 배치되며 데이터의 입출력을 제어하는 입출력 회로가 형성되는 주변부를 갖는다. 그리고, 주변부에는 입출력 회로와 전기적으로 연결되며 외부와의 전기적인 접점을 이루는 입출력 패드가 형성된다.
한편, 관통 전극을 갖는 반도체 칩의 경우 상부 반도체 칩의 관통 전극과 하부 반도체 칩의 관통 전극간을 연결하기 위한 입출력 패드가 추가되므로 보다 큰 사이즈의 주변부가 요구되며, 이로 인해 반도체 칩 사이즈 증가가 초래된다. 반도체 칩 사이즈 증가는 단위 웨이퍼당 생산되는 다이(die) 수를 감소시켜 생산 비용이 높아지는 원인이 된다.
반도체 칩 사이즈 증가를 막기 위해서는 입출력 패드의 사이즈를 줄여야 하지만, 입출력 패드는 반도체 칩의 신뢰성을 입증하기 위해 진행되는 전기적 특성 검사(Electric Die Sorting test)와 전기적 상호 연결(interconnection)이 가능한 기본적인 사이즈를 확보하고 있어야 하기 때문에 입출력 패드의 사이즈 및 피치 감소에 한계가 있으며, 이에 따라 입출력 패드가 형성되는 주변부의 크기 감소가 어려워 반도체 칩 사이즈 축소에 한계가 있다.
본 발명은, 입출력 패드로 인한 사이즈 축소의 한계를 극복한 경박단소한 새로운 형태의 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 반도체 칩은, 셀부 및 주변부로 구획되며 일면 및 상기 일면에 대항하는 타면을 갖는 반도체 기판과, 상기 반도체 기판의 일면 상에 형성되며 상기 셀부 및 주변부와 연결되는 회로 패턴과, 상기 셀부에 형성되며 상기 회로 패턴과 연결되는 제1입출력 패드와, 상기 주변부에 형성되며 상기 회로 패턴과 연결되는 제2입출력 패드를 포함하는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 한다.
상기 반도체 기판의 일면 및 타면을 관통하고 상기 주변부에 형성되어 상기 제2입출력 패드와 전기적으로 연결된 관통 전극을 더 포함하는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 반도체 기판 일면의 상기 셀부에 형성되는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 반도체 기판 타면의 상기 셀부에 형성되는 것을 특징으로 한다.
상기 셀부에 형성되며 상기 반도체 기판의 일면 및 타면을 관통하여 상기 회로 패턴과 상기 제1입출력 패드를 전기적으로 연결하는 관통 배선을 더 포함하는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 셀부 및 주변부로 구획되며 일면 및 상기 일면에 대항하는 타면을 갖는 반도체 기판, 상기 반도체 기판의 일면 상에 형성되며 상기 셀부 및 주변부와 연결되는 회로 패턴, 상기 셀부에 형성되며 상기 회로 패턴과 연결되는 제1입출력 패드, 상기 주변부에 형성되며 상기 회로 패턴과 연결되는 제2입출력 패드 및 상기 반도체 기판의 일면 및 타면을 관통하고 상기 주변부에 형성되어 상기 제2입출력 패드와 전기적으로 연결된 관통 전극을 각각 포함하고 적층되는 다수의 반도체 칩들을 포함하며, 상기 다수의 반도체 칩들 중 상부에 위치하는 반도체 칩의 제2입출력 패드와 하부에 위치하는 반도체 칩의 관통 전극이 연결되도록 적층되는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 반도체 기판 일면의 상기 셀부에 형성되는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 반도체 기판 타면의 상기 셀부에 형성되는 것을 특징으로 한다.
상기 셀부에 형성되며 상기 반도체 기판의 일면 및 타면을 관통하여 상기 회로 패턴과 상기 제1입출력 패드를 전기적으로 연결하는 관통 배선을 더 포함하는 것을 특징으로 한다.
상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 한다.
상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드를 노출시키도록 상기 최하부 반도체 칩의 일면에 형성되는 절연층을 더 포함하는 것을 특징으로 한다.
상기 최하부 반도체 칩의 제1입출력 패드에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드를 노출시키도록 상기 최하부 반도체 칩의 일면에 형성되는 제1절연층과, 상기 절연층 상에 형성되며 상기 최하부 반도체 칩의 제1입출력 패드와 전기적으로 연결되는 재배선과, 상기 재배선을 포함하는 상기 제1절연층 상에 형성되며 상기 재배선의 일부를 노출시키는 제2절연층을 더 포함하는 것을 특징으로 한다.
상기 제2절연층에 의해 노출된 재배선 상에 형성되는 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 적층된 다수의 반도체 칩들이 실장되며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드와 전기적으로 연결되는 기판을 더 포함하는 것을 특징으로 한다.
상기 적층된 다수의 반도체 칩들이 실장되며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제2입출력 패드와 전기적으로 연결되는 기판을 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 입출력 패드가 주변부에만 형성되지 않고 셀부로 분산 형성되므로 셀부에 형성되는 입출력 패드의 면적만큼 주변부의 사이즈를 줄일 수 있다. 따라서, 입출력 패드로 인한 사이즈 축소의 한계를 극복하여 경박단소한 새로운 형태의 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 칩을 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 1 실시 형태를 도시한 단면도이다.
도 4는 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 2 실시 형태를 도시한 단면도이다.
도 5는 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 3 실시 형태를 도시한 단면도이다.
도 6은 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 4 실시 형태를 도시한 단면도이다.
도 7은 본 발명의 제 2 실시예에 의한 반도체 칩을 나타낸 평면도이다.
도 8은 도 7의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 9는 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 1 실시 형태를 도시한 단면도이다.
도 10은 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 2 실시 형태를 도시한 단면도이다.
도 11는 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 3 실시 형태를 도시한 단면도이다.
도 12는 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 4 실시 형태를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 칩을 나타낸 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시예에 의한 반도체 칩(200)은 반도체 기판(211), 회로 패턴(212) 및 제1,제2입출력 패드(213, 214)를 포함한다. 그 외에, 관통 전극(215)을 더 포함한다.
반도체 기판(211)은 셀부(CELL) 및 주변부(PERI)로 구획되며, 일면(211A) 및 일면(211A)과 대향하는 타면(211B)을 갖는다. 반도체 기판(211) 일면(211A)의 셀부(CELL)에는 칩 설계에 따른 집적회로(IC)가 형성되고, 반도체 기판(211) 일면(211A)의 주변부(PERI)에는 입출력 회로가 형성된다.
회로 패턴(212)은 반도체 기판(211) 일면(211A)에 형성되며 셀부(CELL) 및 주변부(PERI)와 연결된다.
제1,제2입출력 패드(213,214)는 회로 패턴(212) 상에 형성되며 회로 패턴(212)과 전기적으로 연결된다. 제1입출력 패드(213)는 반도체 기판(211) 일면(211A)의 셀부(CELL)에 형성되고, 제2입출력 패드(214)는 반도체 기판(211) 일면(211A)의 주변부(PERI)에 형성된다. 본 실시예에서, 제1입출력 패드(213)는 제2입출력 패드(214)보다 큰 사이즈를 갖는다.
회로 패턴(212)은 반도체 기판(211) 일면(211A)에 형성되며 주변부(PERI)의 입출력 회로과 셀부(CELL)의 제1입출력 패드(213)를 전기적으로 연결하는 다수의 배선층(212A)들, 반도체 기판(211) 일면(211A) 상에 형성되어 배선층(212A)들 사이, 배선층(212A)들과 제1,제2입출력 패드(213, 214) 사이를 분리하는 절연막(212B)을 포함한다.
관통 전극(215)은 반도체 기판(211)의 일면(211A) 및 타면(211B)을 관통하고 주변부(PERI)에 형성되어 제 2 입출력 패드(214)와 전기적으로 연결된다.
관통 전극(215)의 일단부는 주변부(PERI)의 제 2 입출력 패드(214)와 전기적으로 연결되고, 일단부와 대향하는 관통 전극(215)의 타단부는 기판(211) 타면(211B)에서 돌출된다.
본 실시예에서, 관통 전극(215)의 일단부는 반도체 기판(211) 일면(211A)에서 주변부(PERI)의 회로 패턴(212)에 연결되어 회로 패턴(212)을 통하여 제2입출력 패드(214)에 연결된다. 이와는 다르게, 관통 전극(215)의 일단부는 제 2 입출력 패드(214)에 직접 연결될 수도 있다.
도 3은 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 1 실시 형태를 도시한 단면도이다.
도 3을 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
적층된 반도체 칩(200)들 중 최하부에 위치하는 최하부 반도체 칩(200)의 일면에는 최하부 반도체 칩(200)의 제1입출력 패드(213)를 노출하는 절연층(240)이 형성된다. 그리고, 절연층(240)에 의해 노출된 최하부 반도체 칩(200)의 제1입출력 패드(213)에는 외부접속단자(220)가 부착된다.
도 4는 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 2 실시 형태를 도시한 단면도이다.
도 4를 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
적층된 반도체 칩(200)들 중 최하부에 위치하는 최하부 반도체 칩(200)의 일면에는 최하부 반도체 칩(200)의 제1입출력 패드(213)를 노출하는 제1절연층(241)이 형성된다. 그리고, 제1절연층(241) 상에는 최하부 반도체 칩(200)의 제1입출력 패드(213)와 전기적으로 연결되는 재배선(250)이 형성되고, 재배선(250)을 포함한 제1절연층(241) 상에는 재배선(250)의 일부를 노출시키는 제2절연층(242)이 형성된다. 그리고, 제2절연층(242)에 의해 노출된 재배선(250)에는 외부접속단자(220)가 부착된다.
도 5는 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 3 실시 형태를 도시한 단면도이다.
도 5를 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
그리고, 적층된 반도체 칩(200)들은, 최하부에 위치하는 최하부 반도체 칩(200)의 제1입출력 패드(213)가 기판(100)의 접속 패드(110)와 전기적으로 연결되도록, 기판(100) 상에 실장된다.
최하부 반도체 칩(200)의 제1입출력 패드(213)와 기판(100)의 접속 패드(110)는 연결부재(260)에 의하여 전기적으로 연결된다. 본 실시예에서, 연결부재(260)는 범프로 형성된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 칩(200)과 기판(100) 사이에는 언더필 부재(120)가 충진된다.
그리고, 적층된 반도체 칩(200)들을 포함한 기판(100) 상면에는 몰드부재(300)가 형성된다.
도 6은 본 발명의 제 1 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 4 실시 형태를 도시한 단면도이다.
도 6를 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
그리고, 적층된 반도체 칩(200)들은, 최하부에 위치하는 최하부 반도체 칩(200)의 제2입출력 패드(214)가 기판(100)의 접속 패드(110)와 전기적으로 연결되도록, 기판(100) 상에 실장된다.
최하부 반도체 칩(200)의 제2입출력 패드(214)와 기판(100)의 접속 패드(110)는 연결부재(260)에 의하여 전기적으로 연결된다. 본 실시예에서, 연결부재(260)는 범프로 형성된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 칩(200)과 기판(100) 사이에는 언더필 부재(120)가 충진된다.
그리고, 적층된 반도체 칩(200)들을 포함한 기판(100) 상면에는 몰드부재(300)가 형성된다.
도 7은 본 발명의 제 2 실시예에 의한 반도체 칩을 나타낸 평면도이고, 도 8은 도 7의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제 2 실시예에 의한 반도체 칩(200)은 반도체 기판(211), 회로 패턴(212) 및 제1,제2입출력 패드(213, 214)를 포함한다. 그 외에, 관통 전극(215) 및 관통 배선(216)을 더 포함한다.
반도체 기판(211)은 셀부(CELL) 및 주변부(PERI)로 구획되며, 일면(211A) 및 일면(211A)과 대향하는 타면(211B)을 갖는다.
반도체 기판(211) 일면(211A)의 셀부(CELL)에는 칩 설계에 따른 집적회로(IC)가 형성되고, 반도체 기판(211) 일면(211A)의 주변부(PERI)에는 입출력 회로가 형성된다.
회로 패턴(212)은 반도체 기판(211) 일면(211A)에 형성되며 셀부(CELL) 및 주변부(PERI)와 연결된다.
제1입출력 패드(213)는 반도체 기판(211) 타면(211B)의 셀부(CELL)에 형성된다.
제2입출력 패드(214)는 반도체 기판(211) 일면(211A)의 주변부(PERI)에 형성되며, 반도체 기판(211) 일면(211A)에 형성된 회로 패턴(212)과 전기적으로 연결된다. 본 실시예에서, 제1입출력 패드(213)는 제2입출력 패드(214)보다 큰 사이즈를 갖는다.
관통 배선(216)은 반도체 기판(211)의 일면(211A) 및 타면(211B)을 관통하고 셀부(CELL)에 형성되어 반도체 기판(211) 일면(211A)에 형성된 회로 패턴(212)과 반도체 기판(211) 타면(211B)에 형성된 제1입출력 패드(213)를 전기적으로 연결한다. 즉, 관통 배선(216)의 일단부는 반도체 기판(211) 일면(211A)에서 회로 패턴(212)과 연결되고, 관통 배선(216)의 일단부와 대향하는 타단부는 반도체 기판(211) 타면(211B)에서 제1입출력 패드(213)와 연결된다.
회로 패턴(212)은 반도체 기판(211) 일면(211A) 상에 형성되며 주변부(PERI)의 입출력 회로와 셀부(CELL)의 관통 배선(216)을 전기적으로 연결하는 다수의 배선층(212A)들과, 반도체 기판(211) 일면(211A) 상에 형성되어 배선층(212A)들 사이, 배선층(212A)들과 제1,제2입출력 패드(213, 214) 사이를 분리하는 절연막(212B)을 포함한다.
관통 전극(215)은 반도체 기판(211)의 일면(211A) 및 타면(211B)을 관통하며 주변부(PERI)에 형성되어 제 2 입출력 패드(214)와 전기적으로 연결된다.
관통 전극(215)의 일단부는 주변부(PERI)의 제 2 입출력 패드(214)와 전기적으로 연결되고, 일단부와 대향하는 관통 전극(215)의 타단부는 기판(211) 타면(211B)에서 돌출된다.
본 실시예에서, 관통 전극(215)의 일단부는 반도체 기판(211) 일면(211A)에서 주변부(PERI)의 회로 패턴(212)에 연결되며 회로 패턴(212)을 통하여 제2입출력 패드(214)에 연결된다. 이와는 다르게, 관통 전극(215)의 일단부는 제 2 입출력 패드(214)에 직접 연결될 수도 있다.
도 9는 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 1 실시 형태를 도시한 단면도이다.
도 9를 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다.
적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
적층된 반도체 칩(200)들 중 최하부에 위치하는 최하부 반도체 칩(200)의 일면에는 최하부 반도체 칩(200)의 제1입출력 패드(213)를 노출하는 절연층(240)이 형성된다. 그리고, 절연층(240)에 의해 노출된 최하부 반도체 칩(200)의 제1입출력 패드(213)에는 외부접속단자(220)가 부착된다.
도 10은 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 2 실시 형태를 도시한 단면도이다.
도 10을 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
적층된 반도체 칩(200)들 중 최하부에 위치하는 최하부 반도체 칩(200)의 일면에는 최하부 반도체 칩(200)의 제1입출력 패드(213)를 노출하는 제1절연층(241)이 형성된다. 그리고, 제1절연층(241) 상에는 최하부 반도체 칩(200)의 제1입출력 패드(213)와 전기적으로 연결되는 재배선(250)이 형성되고, 재배선(250)을 포함한 제1절연층(241) 상에는 재배선(250)의 일부를 노출시키는 제2절연층(242)이 형성된다. 그리고, 제2절연층(242)에 의해 노출된 재배선(250)에는 외부접속단자(220)가 부착된다.
도 11은 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 3 실시 형태를 도시한 단면도이다.
도 11을 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
그리고, 적층된 반도체 칩(200)들은, 최하부에 위치하는 최하부 반도체 칩(200)의 제1입출력 패드(213)가 기판(100)의 접속 패드(110)와 전기적으로 연결되도록, 기판(100) 상에 실장된다.
최하부 반도체 칩(200)의 제1입출력 패드(213)와 기판(100)의 접속 패드(110)는 연결부재(260)에 의하여 전기적으로 연결된다. 본 실시예에서, 연결부재(260)는 범프로 형성된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 칩(200)과 기판(100) 사이에는 언더필 부재(120)가 충진된다.
그리고, 적층된 반도체 칩(200)들을 포함한 기판(100) 상면에는 몰드부재(300)가 형성된다.
도 12는 본 발명의 제 2 실시예에 의한 반도체 칩을 갖는 적층 반도체 패키지의 제 4 실시 형태를 도시한 단면도이다.
도 12를 참조하면, 제 1, 제 2 입출력 패드(213, 214) 및 관통 전극(215)을 갖는 다수의 반도체 칩(200)들이 마련된 후, 반도체 칩의 제2입출력 패드(214)에 다른 반도체 칩의 관통 전극(215)이 연결된다. 이러한 방식으로 복수개, 예컨데 4개의 반도체 칩(200)들이 적층된다. 적층되는 반도체 칩(200)들 사이에는 접착부재(230)가 형성된다.
그리고, 적층된 반도체 칩(200)들은, 최하부에 위치하는 최하부 반도체 칩(200)의 제2입출력 패드(214)가 기판(100)의 접속 패드(110)와 전기적으로 연결되도록, 기판(100) 상에 실장된다.
최하부 반도체 칩(200)의 제2입출력 패드(214)와 기판(100)의 접속 패드(110)는 연결부재(260)에 의하여 전기적으로 연결된다. 본 실시예에서, 연결부재(260)는 범프로 형성된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 칩(200)과 기판(100) 사이에는 언더필 부재(120)가 충진된다.
그리고, 적층된 반도체 칩(200)들을 포함한 기판(100) 상면에는 몰드부재(300)가 형성된다.
이상에서 상세하게 설명한 바에 의하면, 입출력 패드가 주변부에만 형성되지 않고 셀부로 분산 형성되므로 셀부에 형성되는 입출력 패드의 면적만큼 주변부의 사이즈를 줄일 수 있다. 따라서, 입출력 패드로 인한 사이즈 축소의 한계를 극복하여 경박단소한 새로운 형태의 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200 : 반도체 칩
211 : 반도체 기판
212 : 회로 패턴
213, 214 : 제 1, 제 2 입출력 패드
215 : 관통 전극
216 : 관통 배선

Claims (19)

  1. 셀부 및 주변부로 구획되며 일면 및 상기 일면에 대항하는 타면을 갖는 반도체 기판;
    상기 반도체 기판의 일면 상에 형성되며 상기 셀부 및 주변부와 연결되는 회로 패턴;
    상기 셀부에 형성되며 상기 회로 패턴과 연결되는 제1입출력 패드;및
    상기 주변부에 형성되며 상기 회로 패턴과 연결되는 제2입출력 패드;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서,
    상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 하는 반도체 칩.
  3. 제 1항에 있어서,
    상기 반도체 기판의 일면 및 타면을 관통하고 상기 주변부에 형성되어 상기 제2입출력 패드와 전기적으로 연결된 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제 1항에 있어서,
    상기 제1입출력 패드는 상기 반도체 기판 일면의 상기 셀부에 형성되는 것을 특징으로 하는 반도체 칩.
  5. 제 1항에 있어서,
    상기 제1입출력 패드는 상기 반도체 기판 타면의 상기 셀부에 형성되는 것을 특징으로 하는 반도체 칩.
  6. 제 5항에 있어서,
    상기 셀부에 형성되며 상기 반도체 기판의 일면 및 타면을 관통하여 상기 회로 패턴과 상기 제1입출력 패드를 전기적으로 연결하는 관통 배선을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 5항에 있어서,
    상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 하는 반도체 칩.
  8. 셀부 및 주변부로 구획되며 일면 및 상기 일면에 대항하는 타면을 갖는 반도체 기판, 상기 반도체 기판의 일면 상에 형성되며 상기 셀부 및 주변부와 연결되는 회로 패턴, 상기 셀부에 형성되며 상기 회로 패턴과 연결되는 제1입출력 패드, 상기 주변부에 형성되며 상기 회로 패턴과 연결되는 제2입출력 패드 및 상기 반도체 기판의 일면 및 타면을 관통하고 상기 주변부에 형성되어 상기 제2입출력 패드와 전기적으로 연결된 관통 전극을 각각 포함하고 적층되는 다수의 반도체 칩들을 포함하며,
    상기 다수의 반도체 칩들 중 상부에 위치하는 반도체 칩의 제2입출력 패드와 하부에 위치하는 반도체 칩의 관통 전극이 연결되도록 적층되는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제1입출력 패드는 상기 반도체 기판 일면의 상기 셀부에 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제 8항에 있어서,
    상기 제1입출력 패드는 상기 반도체 기판 타면의 상기 셀부에 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제 11항에 있어서,
    상기 셀부에 형성되며 상기 반도체 기판의 일면 및 타면을 관통하여 상기 회로 패턴과 상기 제1입출력 패드를 전기적으로 연결하는 관통 배선을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제 11항에 있어서,
    상기 제1입출력 패드는 상기 제2입출력 패드보다 큰 사이즈로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 8항에 있어서,
    상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드를 노출시키도록 상기 최하부 반도체 칩의 일면에 형성되는 절연층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 14항에 있어서,
    상기 최하부 반도체 칩의 제1입출력 패드에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 8항에 있어서,
    상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드를 노출시키도록 상기 최하부 반도체 칩의 일면에 형성되는 제1절연층;
    상기 절연층 상에 형성되며 상기 최하부 반도체 칩의 제1입출력 패드와 전기적으로 연결되는 재배선; 및
    상기 재배선을 포함하는 상기 제1절연층 상에 형성되며 상기 재배선의 일부를 노출시키는 제2절연층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제2절연층에 의해 노출된 재배선 상에 형성되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 8항에 있어서,
    상기 적층된 다수의 반도체 칩들이 실장되며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제1입출력 패드와 전기적으로 연결되는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제 8항에 있어서,
    상기 적층된 다수의 반도체 칩들이 실장되며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 제2입출력 패드와 전기적으로 연결되는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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