KR20110045359A - 단층 패키지 기판 및 그 제조방법 - Google Patents

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KR20110045359A
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Abstract

단층 보드온칩 패키지 기판 및 그 제조방법이 개시된다. 상기 단층 보드온칩 패키지 기판은, 절연체; 상기 절연체의 상면에 마련되는 제1 패드 및 제2 패드; 상기 제1 패드의 하면이 노출되도록 상기 절연체에 형성되는 관통홀; 상기 제2 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층을 포함한다.
단층, 보드온칩, 관통홀, 패드

Description

단층 패키지 기판 및 그 제조방법{Board on chip package substrate and manufacturing method thereof}
본 발명은 단층 패키지 기판 및 그 제조방법에 관한 것이다.
최근의 전자 기기는 종래에 비하여 소형화되어 가고 있으며, 이를 위하여 더욱 소형이고 고성능인 반도체 칩 패키지가 요구되고 있다. 이러한 추세에 따라 반도체 칩 패키지는 주로 패키지 내에 복수개의 반도체 칩을 상하로 적층하거나 또는 평면상에 배열된 형태로 내장하는 멀티칩 패키지, 또는 기판에 직접 반도체 칩을 부착하고 이를 밀봉하여 크기를 감소시킨 보드온칩 패키지 등이 사용되고 있다.
보드온칩(BOC: Board on Chip, 이하 '보드온칩'이라고 한다)은 반도체를 리드프레임을 통해 기판에 장착하는 기존방식과 달리, 베어 다이 자체를 기판에 직접 실장함으로써 D램 고속화에 따른 열적, 전기적 성능 손실을 최소화 할 수 있어 DDR2 등 D램 고속화에 적합한 차세대 고속 반도체용 기판으로 주목 받고 있다. 현재 D램의 용량은 128MB, 256MB, 512MB, 1GB, 2GB 등으로 빠르게 용량이 증가하고 있으며 이에 대응하기 위해서는 기판의 두께 감소를 통해 전기적 손실을 최소화 하 고 제품의 신뢰성을 확보하여야 한다. 기존에 제작되고 있는 보드온칩 패키지는 기판 중앙에 반도체 칩을 연결하기 위한 홀이 존재하며 이러한 홀에 의해 와이어본딩이 구현되는 구조를 갖는다.
이러한 보드온칩 패키지에 있어서도 고집적화를 위한 입출력 단자의 증가가 문제되고 있으며, 인쇄회로기판을 제조하는 데에 소요되는 비용을 절감하기 위한 방안이 강구되고 있다.
본 발명은 고밀도화를 구현할 수 있으면서 제조비용을 절감할 수 있는 단층 패키지 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연체; 상기 절연체의 상면에 마련되는 제1 패드 및 제2 패드; 상기 제1 패드의 하면이 노출되도록 상기 절연체에 형성되는 관통홀; 상기 제2 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층을 포함하는 단층 패키지 기판이 제공된다.
상기 관통홀을 통해 노출되는 상기 제1 패드의 표면에 코팅되는 제1 표면처리층; 및 상기 제2 패드의 표면에 코팅되는 제2 표면처리층을 더 포함할 수도 있다. 이 때, 상기 제1 표면처리층은 상기 관통홀의 일부를 충전하는 도전성 페이스 트일 수 있다.
한편, 상기 제1 패드의 하면과 접속되는 솔더볼; 및 상기 제2 패드와 플립칩 방식으로 접속되어 상기 절연체의 상측에 실장되는 전자소자를 더 포함할 수도 있다.
본 발명의 다른 측면에 따르면, 절연체에 관통홀을 형성하는 단계; 상기 절연체의 상면에 금속층을 적층하는 단계; 상기 금속층을 선택적으로 에칭하여 상기 관통홀을 커버하는 제1 패드와, 제2 패드를 형성하는 단계; 및 상기 제2 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 솔더레지스트층을 형성하는 단계를 포함하는 단층 패키지 기판 제조방법이 제공된다.
상기 관통홀을 통해 노출되는 상기 제1 패드의 표면에 제1 표면처리층(32)을 코팅하는 단계; 및 상기 제2 패드의 표면에 제2 표면처리층을 코팅하는 단계를 더 포함할 수 있다.
이 때, 상기 제1 표면처리층을 코팅하는 단계는, 상기 관통홀의 일부를 충전하도록, 상기 관통홀 내부에 도전성 페이스트를 주입하는 단계를 포함할 수 있다.
한편, 상기 제1 패드의 하면과 접속되도록 솔더볼을 부착하는 단계; 및 상기 제2 패드와 플립칩 방식으로 접속되도록, 상기 절연체의 상측에 전자소자를 실장하는 단계를 더 포함할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 고밀도화를 구현할 수 있으면서 제조 비용을 절감할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하, 본 발명에 따른 패키지 기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타내는 단면도이고, 도 2는 도 1의 패키지 기판에 전자소자가 실장된 모습을 나타내는 단면도이다. 도 1 및 도 2를 참조하면, 절연체(10), 관통홀(12), 금속층(20), 제1 패드(22), 제2 패 드(24), 제1 표면처리층(32), 제2 표면처리층(34), 솔더레지스트층(40), 전자소자(50), 몰딩재(60), 솔더볼(70)이 도시되어 있다.
절연체(10)의 상면에는 제1 패드(22)와 제2 패드(24) 및 기타 배선(미도시)이 형성된다. 제1 패드(22)는 솔더볼(70)을 통해 마더보드(미도시) 등과 신호를 주고 받을 수 있는 입출력 단자로서의 기능을 수행할 수 있으며, 제2 패드(24)는 절연체(10)에 실장되는 전자소자(50)와 신호를 주고 받을 수 있는 입출력 단자로서의 기능을 수행할 수 있다.
절연체(10)에는 관통홀(12)이 형성된다. 이 때, 관통홀(12)은 제1 패드(22)의 위치에 상응하여 형성되며, 이에 의해 제1 패드(22)의 하면은 관통홀(12)을 통해 노출된다. 이렇게 노출된 제1 패드(22)의 하면에 솔더볼(70)이 접속되어 마더보드 등과 신호를 주고 받을 수 있게 되는 것이다.
이와 같은 구조를 통하여, 종래의 패키지 기판의 경우에는 솔더볼(70)이 부착되는 영역이 별도의 솔더 마스크에 의해 규정되었던 것이 반해, 본 실시예에 따른 패키지 기판의 경우에는 솔더볼(70)이 부착되는 영역이 절연체(10) 자체에 의해 규정된다. 이로 인해, 별도의 솔더 마스크 형성 공정을 수행하지 않을 수 있게 된다.
절연체(10)의 상면에는 솔더레지스트층(40)이 코팅된다. 이러한 솔더레지스트층(40)은 절연체(10)의 상면에 마련되는 배선을 보호하는 기능을 수행하게 된다. 이 때, 전자소자(50)와의 신호를 주고 받기 위한 입출력 단자인 제2 패드(24)는 노출된다. 제1 패드(22)의 경우에는 하면을 통해 솔더볼(70)과 접속되므로, 그 상면 은 솔더레지스트층(40)에 의해 커버된다. 제2 패드(24)의 상면은 전부 노출될 수도 있고, 도 1에 도시된 바와 같이 일부만이 노출될 수도 있다.
한편, 외부에 노출되는 제1 패드(22)와 제2 패드(24)의 표면에는 각각 표면처리층(32, 34)이 코팅될 수 있다. 이러한 표면처리층(32, 34)을 형성하게 되면, 제품의 보관 및 이송 중에 제1 패드(22)와 제2 패드(24)가 부식되는 것을 방지할 수 있게 된다.
이러한 표면처리층(32, 34)으로는 OPS, 니켈/금(Ni/Au), 주석(Tin) 등을 이용할 수 있다. 이 때, 제1 패드(22)의 표면에 코팅되는 표면처리층(32)으로는 관통홀(12)의 일부를 충전하는 도전성 페이스트를 이용하는 것이 좋다. 도전성 페이스트가 관통홀(12)의 일부를 충전하게 되면, 솔더볼(70)이 제1 패드(22)와 접속하기 위하여 관통홀(12) 내부로 삽입되어야 하는 깊이가 줄어들 수 있게 되어, 솔더볼(70)과 제1 패드(22) 사이의 접속을 보다 용이하게 구현할 수 있는 장점이 있기 때문이다. 그러나, 반드시 이에 한정되는 것이 아님은 물론이다.
제1 패드(22)의 하면에는 솔더볼(70)이 접속된다. 제1 패드(22)의 하면이 절연체(10)를 관통하는 관통홀(12)에 의해 노출되어 있으므로, 솔더볼(70)의 일부는 도 2에 도시된 바와 같이, 관통홀(12) 내부에 삽입되어 제1 패드(22)와 접속하게 된다. 제1 패드(22)의 하면에 전도성을 갖는 제1 표면처리층(32)이 코팅되어 있는 경우에는 제1 표면처리층(32)을 통하여 제1 패드(22)와 솔더볼(70)이 접속될 수 있으며, 제1 표면처리층(32)이 없는 경우나 제1 표면처리층(32)이 OSP와 같이 비전도성을 갖는 경우에는, 제1 패드(22)와 솔더볼(70)은 직접 접속될 수 있다.
앞서 언급한 바와 같이, 솔더볼(70)이 부착되는 영역이 솔더 마스크에 의해 규정되었던 종래의 패키지 기판과 달리, 본 실시예에 따른 패키지 기판의 경우에는 솔더볼(70)이 부착되는 영역이 절연체(10) 자체에 의해 규정된다.
한편, 절연체(10)의 상측에는 전자소자(50)가 실장된다. 이 때, 전자소자(50)는 제2 패드(24)와 플립칩 방식으로 접속되는 것이 좋다. 즉, 전자소자(50)가 페이스업 방식으로 실장되어 와이어를 통하여 제2 패드(24)와 접속하는 것이 아니라, 페이스다운 방식으로 실장되어 접속범프(52)에 의해 제2 패드(24)와 접속하는 것이다. 이와 같은 플립칩 방식의 접속으로 인해 보다 많은 입출력 경로를 확보할 수 있게 되어 고밀도화에 유리한 구조를 확보할 수 있게 된다. 그러나 반드시 이에 한정되는 것은 아니며, 앞서 언급한 와이어를 통해 제2 패드(24)와 전자소자(50)가 서로 접속될 수도 있음은 물론이다.
이렇게 절연체(10)의 상측에 실장된 전자소자(50)는 몰딩재(60)에 의해 커버되어 외부로부터 보호된다.
이상에서는 본 발명의 일 실시예에 따른 패키지 기판의 구조에 대해 설명하였으며, 이하에서는 그 제조방법에 대해 도 3 내지 도 10을 참조하여 설명하도록 한다.
먼저, 도 4에 도시된 바와 같이 절연체(10)를 준비한 다음, 도 5에 도시된 바와 같이 절연체(10)에 관통홀(12)을 형성한다(S110). 절연체(10)로는 프리프레그(Prepreg) 등을 이용할 수 있으나 반드시 이에 한정되는 것은 아니며, 인쇄회로 기판의 자재로 이용될 수 있는 절연 자재라면 어느 것이라도 무방하다. 이러한 절연체(10)에 홀을 가공하기 위하여 기계적이 드릴 또는 레이저 드릴 등을 이용할 수 있다.
그리고 나서, 도 6에 도시된 바와 같이, 절연체(10)의 상면에 금속층(30)을 적층한다(S120). 금속층(30)으로는 동박 등을 이용할 수 있으며, 동박 이외에도 알루미늄 기타 전도성 금속 재질이라면 모두 이용 가능할 것이다. 이렇게 적층된 금속층(30)에 의해 관통홀(12)의 상측은 커버된다.
그리고 나서, 도 7에 도시된 바와 같이, 금속층(30)을 선택적으로 에칭하여 관통홀(12)을 커버하는 제1 패드(22)와, 제2 패드(24)를 형성한다(S130). 제1 패드(22)와 제2 패드(24)를 형성하기 위하여, 금속층(30)의 상면에 패터닝된 에칭레지스트(미도시)를 형성한 다음 금속층(30)에 에칭액을 공급하는 방법을 이용할 수 있다. 에칭레지스트(미도시)는 감광성 수지에 대한 노광 및 현상 공정을 통해 형성될 수 있다. 관통홀(12)의 상측은 제1 패드(22)에 의해 커버된다.
다음으로, 도 8에 도시된 바와 같이, 제2 패드(24)의 적어도 일부가 노출되도록, 절연체(10)의 상면에 솔더레지스트층(40)을 형성한다(S140). 이를 위해, 절연체(10)의 상면에 솔더레지스트 잉크를 도포한 다음, 제2 패드(24)의 일부 또는 전부가 노출되도록 일부를 개방하는 방법을 이용할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 관통홀(12)을 통해 노출되는 제1 패드(22)의 표면에 제1 표면처리층(32)을 코팅하고(S150), 제2 패드(24)의 표면에는 제2 표면처리층(34)을 코팅한다(S160). 제1 표면처리층(32)의 코팅과 제2 표면처리 층(34)의 코팅은 순차적으로 수행될 수도 있으나, 동시에 수행될 수도 있음은 물론이다.
한편, 표면처리층으로는 OPS, 니켈/금(Ni/Au), 주석(Tin) 등을 이용할 수 있다. 이 때, 제1 패드(22)의 표면에 코팅되는 제1 표면처리층(32)으로는 관통홀(12)의 일부를 충전하는 도전성 페이스트를 이용하는 것이 좋다. 도전성 페이스트가 관통홀(12)의 일부를 충전하게 되면, 솔더볼(70)이 제1 패드(22)와 접속하기 위하여 관통홀(12) 내부로 삽입되어야 하는 깊이가 줄어들 수 있게 되어, 솔더볼(70)과 제1 패드(22) 사이의 접속을 보다 용이하게 구현할 수 있는 장점이 있기 때문이다. 그러나, 반드시 이에 한정되는 것이 아님은 물론이다.
다음으로, 제1 패드(22)의 하면과 접속되도록 솔더볼(70)을 부착한다(S170). 제1 패드(22)의 하면이 절연체(10)를 관통하는 관통홀(12)에 의해 노출되어 있으므로, 솔더볼(70)의 일부는 관통홀(12) 내부에 삽입되어 제1 패드(22)와 접속하게 된다. 제1 패드(22)의 하면에 전도성을 갖는 제1 표면처리층(32)이 코팅되어 있는 경우에는 제1 표면처리층(32)을 통하여 제1 패드(22)와 솔더볼(70)이 접속될 수 있으며, 제1 표면처리층(32)이 없는 경우나 제1 표면처리층(32)이 OSP와 같이 비전도성을 갖는 경우에는, 제1 패드(22)와 솔더볼(70)은 직접 접속될 수 있다.
그리고, 제2 패드(24)와 플립칩 방식으로 접속되도록, 절연체(10)의 상측에 전자소자(50)를 실장한다(S180). 즉, 전자소자(50)가 페이스업 방식으로 실장되어 와이어를 통하여 제2 패드(24)와 접속하는 것이 아니라, 페이스다운 방식으로 실장되어 접속범프(52)에 의해 제2 패드(24)와 접속하는 것이다. 이와 같은 플립칩 방 식의 접속으로 인해 보다 많은 입출력 경로를 확보할 수 있게 되어 고밀도화에 유리한 구조를 확보할 수 있게 된다. 그러나 반드시 이에 한정되는 것은 아니며, 앞서 언급한 와이어를 통해 제2 패드(24)와 전자소자(50)가 서로 접속될 수도 있음은 물론이다.
이렇게 절연체(10)의 상측에 실장된 전자소자(50)는 몰딩재(60)에 의해 커버되어 외부로부터 보호된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타내는 단면도.
도 2는 도 1의 패키지 기판에 전자소자가 실장된 모습을 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 패키지 기판 제조방법을 나타내는 순서도.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 패키지 기판 제조방법의 각 공정을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
10: 절연체
12: 관통홀
20: 금속층
22: 제1 패드
24: 제2 패드
32: 제1 표면처리층
34: 제2 표면처리층
40: 솔더레지스트층

Claims (8)

  1. 절연체;
    상기 절연체의 상면에 마련되는 제1 패드 및 제2 패드;
    상기 제1 패드의 하면이 노출되도록 상기 절연체에 형성되는 관통홀;
    상기 제2 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층을 포함하는 단층 패키지 기판.
  2. 제1항에 있어서,
    상기 관통홀을 통해 노출되는 상기 제1 패드의 표면에 코팅되는 제1 표면처리층; 및
    상기 제2 패드의 표면에 코팅되는 제2 표면처리층을 더 포함하는 것을 특징으로 하는 단층 패키지 기판.
  3. 제2항에 있어서,
    상기 제1 표면처리층은 상기 관통홀의 일부를 충전하는 도전성 페이스트인 것을 특징으로 하는 단층 패키지 기판.
  4. 제1항에 있어서,
    상기 제1 패드의 하면과 접속되는 솔더볼; 및
    상기 제2 패드와 플립칩 방식으로 접속되어 상기 절연체의 상측에 실장되는 전자소자를 더 포함하는 단층 패키지 기판.
  5. 절연체에 관통홀을 형성하는 단계;
    상기 절연체의 상면에 금속층을 적층하는 단계;
    상기 금속층을 선택적으로 에칭하여 상기 관통홀을 커버하는 제1 패드와, 제2 패드를 형성하는 단계; 및
    상기 제2 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 솔더레지스트층을 형성하는 단계를 포함하는 단층 패키지 기판 제조방법.
  6. 제5항에 있어서,
    상기 관통홀을 통해 노출되는 상기 제1 패드의 표면에 제1 표면처리층(32)을 코팅하는 단계; 및
    상기 제2 패드의 표면에 제2 표면처리층을 코팅하는 단계를 더 포함하는 것을 특징으로 하는 단층 패키지 기판 제조방법.
  7. 제6항에 있어서,
    상기 제1 표면처리층을 코팅하는 단계는,
    상기 관통홀의 일부를 충전하도록, 상기 관통홀 내부에 도전성 페이스트를 주입하는 단계를 포함하는 것을 특징으로 하는 단층 패키지 기판 제조방법.
  8. 제5항에 있어서,
    상기 제1 패드의 하면과 접속되도록 솔더볼을 부착하는 단계; 및
    상기 제2 패드와 플립칩 방식으로 접속되도록, 상기 절연체의 상측에 전자소자를 실장하는 단계를 더 포함하는 단층 패키지 기판 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130055343A (ko) * 2011-11-18 2013-05-28 삼성전기주식회사 인쇄회로기판 및 그의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4075306B2 (ja) * 2000-12-19 2008-04-16 日立電線株式会社 配線基板、ｌｇａ型半導体装置、及び配線基板の製造方法
KR100400032B1 (ko) * 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
JP4701563B2 (ja) * 2001-08-23 2011-06-15 日本テキサス・インスツルメンツ株式会社 半導体チップ搭載基板及びそれを用いた半導体装置
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170087765A (ko) 2016-01-21 2017-07-31 삼성전기주식회사 인쇄회로기판

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