JP4268434B2 - 配線基板の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線層を１層以上積層した配線基板の一方の側に半導体素子とフリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板とその形成方法に関する。
【０００２】
【従来の技術】
近年、半導体装置において、半導体素子（半導体チップないし単にチップとも言う）の外部端子数が多く、高速にて動作するものは、電気特性向上のため、エリアアレイ型のフリップチップ接合にて、インターポーザーである半導体パッケージ用基板と接合させる形態が採られている。
従来、Ｃ４タイプ（半田接合によるフリップチップ接続タイプのこと）のフリップチップ接合においては、半導体素子側の半田バンプと安定的な接合状態を得るために、基板側の端子にも半田バンプを形成しておく必要があった。
この場合の、基板側の半田バンプは、通常、半田ペーストを金属マスクを用いたスクリーン印刷にて半田を供給した後、リフロー工程、フラックス除去工程、平坦化工程を経て、バンプを形成していた。
しかし、半田ペーストのスクリーン印刷は、金属マスクの製造コストが高く、なおかつ、ピッチの縮小化に限界があり、一般的には、１５０μｍ程度のピッチが限界とされている。
このため、今後、半導体素子側の配線が更に微細化し、９０ｎｍ程度となった場合、更に端子ピッチが縮小することも考えられており、スクリーン印刷とは別の方法にて、更なる微細化への対応が必要となってきている。
スクリーン印刷とは別の方法として、金属と、金属塩の置換反応によりバンプを形成し、微細化ピッチへの対応する化学反応によるバンプの形成方法も挙げることができるが、この方法の場合、材料費、製造コストは、高く、バンプ高さのばらつきにも問題が残る。
【０００３】
尚、スクリーン印刷を用いて基板側に半田バンプを形成して半導体素子側の半田バンプと接合する場合、接触させた後に加熱により、半田を溶融させて接合させるが、基板側の半田バンプの高さのばらつきにより、半導体素子側の半田バンプとの接合が不十分となる危険性がある。
また、半導体素子側の半田バンプは溶融させずに基板側の半田バンプのみを溶融させてフリップチップ接合を行う場合、基板側の半田バンプの表面の酸化が半導体素子側の半田バンプとの濡れ性を低下させるという問題もあった。
また、通常、基板表面にソルダーレジストを配し、半導体素子側の半田バンプと接合するための端子を設けるが、基板側の端子の形状によっては、ＮＳＭＤ（ｎｏｎ−Ｓｏｌｄｅｒ Ｍａｓｋ ｄｅｆｉｎｄｅｄ）の場合、ソルダーレジストとのずれが生じ、熱によるストレス、落下その他の衝撃に対し、故障が発生し易くなり、信頼性が低下し、結果的に端子形状に起因する接合不良が生じることもある。
特に、バンプピッチ微細化時、ソルダーレジスト開口径が小さくなり、ソルダーレジストの開口形状がＳＭＤ（Ｓｏｌｄｅｒ Ｍａｓｋ ｄｅｆｉｎｄｅｄ）の場合には、半田を供給しないと、接合が不完全となる。
尚、図７（ａ）に示すように端子部７２１の領域がソルダーレジスト７２２により限定されない形態をＮＳＭＤ、図７（ｂ）や図７（ｃ）に示すように、端子部７２１の領域がソルダーレジスト７２２により限定される形態をＳＭＤと言う。
ＳＭＤにおいては、半田を供給した場合でも、ソルダーレジストの壁の角度が垂直に近い場合は上面部（Ｄ１部）の半田にストレスが集中し、熱衝撃時の寿命低下の危険がある。
一方、ソルダーレジストの断面形状の壁面角度を鈍角とした場合、開口部底部のサイズは、レジストの厚み、レジスト感度によってばらつきが生じるし、表面のサイズは、微細ピッチ時には大きくできないという欠点がある。
【０００４】
【特許文献１】
特開平２００１−９３９２９号公報
【特許文献２】
特願２００２ー２０３８６８号公報
【０００５】
【発明が解決しようとする課題】
上記のように、Ｃ４タイプ（半田接合によるフリップチップ接続タイプのこと）のフリップチップ接合においては、バンプピッチの微細化に伴ない、基板側に半田バンプを設ける場合、従来の半田ペーストのスクリーン印刷による基板側の半田バンプの形成にはピッチの微小化への限界が見られ、また、金属と、金属塩の置換反応による基板側のバンプの形成方法においては、材料費、製造コストが高く、バンプ高さのばらつきも問題となっており、更に、通常、基板表面にソルダーレジストを配し、半導体素子側の半田バンプと接合するための端子を設けるが、このような形態をとるため、種々問題があり、これらの対応が求められていた。
本発明はこれらに対応するもので、具体的には、半導体素子の半田バンプと直接フリップチップ接続できるめっきバンプあるいは表面がめっき形成されたバンプを備えた配線基板で、半導体素子の半田バンプとの直接のフリップチップ接続を信頼性良くできる配線基板と、その製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
第１の本発明の配線基板の製造方法は、配線層を１層以上配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板の形成方法であって、順次、（ａ）順に第１のＣｕ層、Ｎｉ層またはＴｉ層、第２のＣｕ層を積層してなる板状の複合材に対し、第１のＣｕ層表面に所定形状にレジストを形成し、レジストの開口から露出した第１のＣｕ層をのみエッチングして、その所定領域を貫通させ、第１の端子部形成領域用の孔部を形成するエッチング工程と、（ｂ）前記レジストを耐めっきレジストとして、エッチング工程にて形成された孔部を埋めるように、フリップチップ接続用バンプとなる第１の端子部を電解めっきにより形成する第１の電解めっき工程と、（ｃ）レジストを剥離した後、第１の端子部形成側上に、前記第１の端子部に接続するようにして、樹脂材層を介して配線を設けた配線層を１層以上形成する配線層形成工程と、（ｄ）第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジストを形成するソルダーレジスト形成工程と、（ｅ）前記ソルダーレジストの開口に電解めっきを施し、第２の端子部を形成する第２の電解めっき工程と、（ｆ）前記複合材の残部をエッチング除去するエッチング工程と、を有することを特徴とするものである。
そして、上記において、第１の電解めっき工程は、順にＡｕめっき、Ｃｕめっき、あるいは順にＡｕめっき、Ｎｉめっき、あるいは順にＡｕめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｎｉめっき、あるいは順にＰｄめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、Ｃｕめっき、あるいはＳｎめっき、あるいは順にＳｎめっき、Ｃｕめっき、あるいはＳｎ系合金めっき、あるいは順にＳｎ系合金めっき、Ｃｕめっきを施すものであることを特徴とするものである。
また、第２の本発明の配線基板の製造方法は、配線層を１層以上配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板の形成方法であって、順次、（ａ１）順に第１のＣｕ層、Ｎｉ層、第２のＣｕ層を積層してなる板状の複合材に対し、第１のＣｕ層表面に所定形状にレジストを形成し、前記レジストを耐めっきレジストとして、レジストの開口から露出した第１のＣｕ層上に、開口を埋めるように、電解めっきにより、第１の端子部の一部となる電解めっき形成部を形成する第１の電解めっき工程と、（ｂ１）レジストを剥離した後、前記電解めっき形成部側上に、前記第１の端子部の一部となる電解めっき形成部に接続するようにして、樹脂材層を介して配線層を１層以上形成する配線層形成工程と、（ｃ１）第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジストを形成するソルダーレジスト形成工程と、（ｄ１）前記ソルダーレジストの開口に電解めっきを施し、第２の端子部を形成する第２の電解めっき工程と、（ｅ１）Ｎｉ層をエッチングストッパー層として、第２のＣｕ層をエッチング除去し、更に、Ｎｉ層上に、前記第１の端子部領域のみを覆うようにレジストを形成し、該レジストを耐エッチングレジストとして、Ｎｉ層、第１のＣｕ層をエッチングして貫通させ、第１の電解めっき形成部、第１のＣｕ層部、Ｎｉ層部からなる端子部を形成するエッチング工程と、（ｆ１）前記レジストを除去した後、露出した端子部表面に、無電解Ａｕめっき、あるいは、順に無電解Ｎｉめっき、無電解Ａｕめっきを施し、これを第１の端子部として形成する無電解めっき工程とを有することを特徴とするものである。
【０００７】
そして、上記いずれかの配線基板の製造方法において、前記複合材がクラッド材からなることを特徴とするものである。
そしてまた、上記いずれかの配線基板の製造方法において、前記配線層形成工程が、セミアディティブ方法であることを特徴とするものであり、該配線層形成工程は、順に（Ａ）絶縁性樹脂からなる樹脂材層をラミネートするラミネート工程と、Ｂ）前記ラミネート工程にてラミネートされた樹脂材層を、レーザにてビア形成用の孔を開ける、孔形成工程と、（Ｃ）形成された孔部の表面を含め、樹脂材層表面にＣｕ無電解めっきを施し、形成されたＣｕ層上に、回路形成部を開口してレジストを形成した後、レジスト開口から露出したＣｕ層上に、該Ｃｕ層を導電層として電解Ｃｕめっきを施し、更に、前記レジストを剥離し、露出した無電解めっきにより形成されたＣｕ層をエッチング除去して、ビアを形成するとともに、回路部を形成する回路部形成工程とを行う、一連の作業工程を、形成しようとする配線層の数に応じて行うことを特徴とするものである。
あるいはまた、上記いずれかの配線基板の製造方法において、前記配線層形成工程が、フルアディティブ方法とサブトラクティブ方法、あるいはフルアディティブ方法とセミアディティブ方法の両方を用いたものであることを特徴とするものである。
【０００８】
ここでは、サブトラクティブ方法とは、銅箔等の配線層形成用の導電性薄板を選択エッチングして配線部を形成する方式を言い、フルアディティブ方法とは、配線部を選択めっきだけで形成する方式を言い、セミアディティブ方法とは、めっき形成した導電性層をエッチングして除去して配線部を形成する方式を言い、通電用の薄い導電層をめっき形成した後、これを通電層として選択的に電解めっきして配線部を厚く形成し、更にフラッシュエッチングにて通電用の薄い導電層を除去する方式もセミアディティブ方法と言う。
【０００９】
本発明に関わるフリップチップ接続用バンプを有する配線基板は、配線層を１層以上配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板であって、樹脂材層上に配線を形成した各配線層は、その樹脂材層側を第１の端子部側に、その配線を第２の端子部側に向けており、第１の端子部側にはソルダーレジストを設けずに、樹脂材層を露出させており、第１の端子部は、その突起の先端に平面部を設け、且つ、各端子部の平面部を一平面上に揃えており、その側面部を含み露出した表面全体に、電解めっき層あるいは無電解めっき層からなる表面めっき層が形成されていることを特徴とするものである。
そして、上記において、電解めっき層は、表面側からの順を以下順として、順にＡｕめっき層、Ｃｕめっき層、あるいは順にＡｕめっき層、Ｎｉめっき層、あるいは順にＡｕめっき層、Ｎｉめっき層、Ｃｕめっき層、あるいは順にＰｄめっき層、Ｃｕめっき層、あるいは順にＰｄめっき層、Ｎｉめっき層、あるいは順にＰｄめっき層、Ｎｉめっき層、Ｃｕめっき層、あるいは順にＰｄ系合金めっき層、Ｃｕめっき層、あるいは順にＰｄ系合金めっき層、Ｎｉめっき層、あるいは順にＰｄ系合金めっき層、Ｎｉめっき層、Ｃｕめっき層、あるいはＳｎめっき層、あるいは順にＳｎめっき層、Ｃｕめっき層、あるいはＳｎ系合金めっき層、あるいは順にＳｎ系合金めっき層、Ｃｕめっき層を形成したものであり、また、無電解めっき層は、無電解めっき層は、無電解Ａｕめっき層、あるいは、表面側から順に無電解Ｎｉめっき層、無電解Ａｕめっき層であることを特徴とするものである。
【００１０】
【作用】
本発明の配線基板の製造方法は、このような構成にすることにより、半導体素子の半田バンプと直接フリップチップ接続できるめっきバンプあるいは表面がめっき形成されたバンプを備えた配線基板で、半導体素子の半田バンプとの直接のフリップチップ接続を信頼性良くできる配線基板を製造する製造方法の提供を可能としている。
【００１１】
第１の本発明の配線基板の製造方法においては、第１の電解めっき工程は、順にＡｕめっき、Ｃｕめっき、あるいは順にＡｕめっき、Ｎｉめっき、あるいは順にＡｕめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｎｉめっき、あるいは順にＰｄめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、Ｃｕめっき、あるいはＳｎめっき、あるいは順にＳｎめっき、Ｃｕめっき、あるいはＳｎ系合金めっき、あるいは順にＳｎ系合金めっき、Ｃｕめっきを施すものであることにより、作製される配線基板は、第１の端子部の表面にて直接、半導体素子の半田バンプとフリップチップ接続できるものとしてなり、接続の際、第１の端子部の表面酸化を実用レベルで問題のないものとしている。
特に、第１の電解めっき工程は、順に、Ａｕめっき、Ｃｕめっき、あるいは、順に、Ａｕめっき、Ｎｉめっき、あるいは、順にＡｕめっき、Ｎｉめっき、Ｃｕめっきを施す場合には、第１の端子部の表面酸化をより問題のないものとしている。
また、第１の本発明の配線基板の製造方法においては、第１のＣｕ層の厚さに、揃えて、バンプ形成領域用の孔部を全て形成することを可能としており、且つ、Ｎｉ層またはＴｉ層の面に、第１の端子部（バンプ部）の表面位置を揃えることを可能としている。
即ち、第１の端子部をバラツキ少なく、その突出した表面の位置を均一に揃えることを可能としており、また、第１の端子部（バンプ部）の突起の高さ、即ち、配線基板を製造した際、樹脂材層から突出した高さを、第１のＣｕ層の厚さにて制御することを可能にしている。
また、Ｎｉ層またはＴｉ層、第２のＣｕ層を通電層として電解めっきにて第１の端子部（バンプ部）を形成することを可能としている。
ここでは、Ｎｉ層またはＴｉ層は、第１のＣｕ層をエッチングする際のエッチングストッパー層、第１の電解めっきの母材、通電層としての役割を持つ。
第２のＣｕ層は、支持基材として機能し、第１の電解めっきにおける通電層となる。
また、第１のＣｕ層エッチングの際のレジストを耐めっきレジストとすることにより作業性の良いものにしている。
【００１２】
第２の本発明の配線基板の製造方法においては、第１の端子部の端子部表面に、無電解Ａｕめっき、あるいは、順に無電解Ｎｉめっき、無電解Ａｕめっきを施すものであることにより、作製される配線基板は、第１の端子部の表面にて直接、半導体素子の半田バンプとフリップチップ接続できるものとしてなり、接続の際、第１の端子部の表面酸化の問題のないものとしている。
また、第２の本発明の配線基板の製造方法においては、第１のＣｕ層、Ｎｉ層をエッチングして、このエッチング残部を、樹脂材層から突出した部分とし、その表面に無電解めっきによりめっき層を形成するため、第１のＣｕ層の厚さ、Ｎｉ層の厚さの総和の厚さを制御することにより、樹脂材層から突出した高さを、制御できるものとしており、また、第１の端子部の突出した表面の位置は、Ｎｉ層表面に揃えるもので、結局、第１の端子部（バンプ部）の突起の高さ、即ち、配線基板を製造した際、樹脂材層から突出した高さを、均一に揃えて制御することを可能にしている。
ここで、第２のＣｕ層は、支持基材として機能するだけでなく、電解めっきする際の通電層としての役割を持ち、第１の端子部の一部となるもので、その厚さにより、配線基板を製造した際、樹脂材層から突出した高さを、制御するものでもある。
また、Ｎｉ層は、第２のＣｕ層をエッチングする際のエッチングストッパー層、電解めっきする際の通電層としての役割を持ち、第２のＣｕ層は、支持基材として機能する。
【００１３】
上記において、順に第１のＣｕ層、Ｎｉ層又はＴｉ層、第２のＣｕ層を積層した構造の複合材としては、クラッド材が、生産性の面からは好ましいが、これに限定はされない。
クラッド材としては、例えば、第１のＣｕ層となる銅箔の一面にＮｉめっき層を形成し、これと、第２のＣｕ層となるＣｕ箔とを熱をかけて圧着形成して得る。
別に、第１ないし第２のＣｕ層となるＣｕ箔の一面上に、Ｎｉめっき層を形成し、更に第２ないし第１のＣｕ層となるＣｕめっき層を形成して、複合材とすることもできる。
【００１４】
また、配線層形成工程としては、セミアディティブ方法や、フルアディティブ方法とサブトラクティブ方法、あるいはフルアディティブ方法とセミアディティブ方法の両方を用いたものが挙げられる。
【００１５】
本発明に関わるフリップチップ接続用バンプを有する配線基板は、このような構成にすることにより、半導体素子の半田バンプと直接フリップチップ接続できるめっきバンプあるいは表面がめっき形成されたバンプを備えた配線基板で、半導体素子の半田バンプと直接フリップチップ接続を信頼性良くできる配線基板の提供を可能としている。
第１の端子側にはソルダーレジストを設けずに、樹脂材層を露出させたもので、従来のソルダーレジストを配した配線基板の端子形状に起因する種々の問題を全くないものとしている。
また、電解めっき層としては、表面側からの順を以下順として、順にＡｕめっき層、Ｃｕめっき層、あるいは順にＡｕめっき層、Ｎｉめっき層、あるいは順にＡｕめっき層、Ｎｉめっき層、Ｃｕめっき層、あるいは順にＰｄめっき層、Ｃｕめっき層、あるいは順にＰｄめっき層、Ｎｉめっき層、あるいは順にＰｄめっき層、Ｎｉめっき層、Ｃｕめっき層、あるいは順にＰｄ系合金めっき層、Ｃｕめっき層、あるいは順にＰｄ系合金めっき層、Ｎｉめっき層、あるいは順にＰｄ系合金めっき層、Ｎｉめっき層、Ｃｕめっき層、あるいはＳｎめっき層、あるいは順にＳｎめっき層、Ｃｕめっき層、あるいはＳｎ系合金めっき層、あるいは順にＳｎ系合金めっき層、Ｃｕめっき層を形成したものが挙げられ、無電解めっき層としては、無電解Ａｕめっき層、あるいは、順に無電解Ｎｉめっき層、無電解Ａｕめっき層であることにより、第１の端子部の表面酸化を実用レベルで問題のないものとしている。
特に、最表面にＡｕ層を設けた場合には、第１の端子部の表面酸化をより問題のないものにできる。
【００１６】
【発明の実施の形態】
本発明の実施の形態を図に基づいて説明する。
図１は本発明の配線基板の製造方法の実施の形態の第１の例の一部工程断面図であり、図２は図１に続く一部工程断面図であり、図３は図１に続く一部工程断面図であり、図４は本発明の配線基板の製造方法の実施の形態の第２の例の一部工程断面図であり、図５は図４に続く一部工程断面図であり、図３（ｏ）は本発明に関わるフリップチップ接続用バンプを有する配線基板の実施の形態の第１の例の断面図で、図５（ｌ）は本発明に関わるフリップチップ接続用バンプを有する配線基板の実施の形態の第２の例の断面図で、図６は本発明に関わるフリップチップ接続用バンプを有する配線基板を用いたパッケージの断面図で、図７は配線基板のソルダーレジストを配設した側にフリップ接続部を設けた場合の、形態と接合状態を説明するための断面図である。
図１〜図７中、１１０は（板状の）複合材、１１１は第１のＣｕ層、１１１Ａは孔部、１１２はＮｉ層、１１３は第２のＣｕ層、１２０はレジスト、１２１はレジストの開口、１３１はＡｕめっき層、１３２はＮｉめっき層、１３３はＣｕめっき層、１４０は樹脂材層、１４１は孔部（ビア形成用孔）、１４５は樹脂材層、１５０、１５５は無電解Ｃｕめっき層（単にＣｕ層とも言う）、１６０はレジスト、１７０はＣｕ層、１７１はビア部、１７５はＣｕ層、１７６はビア部、１８０はソルダーレジスト、１８１は開口、１９１はＮｉめっき層、１９２は金めっき層、２１０は（板状の）複合材、２１１は第１のＣｕ層、２１２はＮｉ層、２１３は第２のＣｕ層、２２０はレジスト、２２１はレジスト開口、２３０は電解めっき層（電解めっき形成部とも言う）、２４０は樹脂材層、２４１は孔部（ビア形成用孔）、２４５は樹脂材層、２５０、２５５は無電解めっき層、２６０はレジスト、２７０はＣｕ層、２７１はビア部、２７５はＣｕ層、２７６はビア部、２８０はソルダーレジスト、２８１は開口、２９１はＮｉめっき層、２９２は金めっき層、３１０は（フリップチップ接続用バンプを有する）配線基板、３１１は配線層積層形成部（配線部とも言う）、３１２はフリップチップ接続用端子（第１の端子部とも言う）、３１２Ｓは突出した平面部、３１３はマザーボードとの接続用端子（第２の端子部とも言う）、３１５は半田ボール、３２０は半導体素子、３２５は半田バンプ、３３０はアンダーフィル、７１０は半導体素子、７１５は半田バンプ、７２０は配線基板（インターポーザとも言う）、７２１は端子部、７２５は半田バンプ、７３０は接合部である。
【００１７】
はじめに、本発明の配線基板の製造方法の実施の形態の第１の例を、図１〜図３に基づいて説明する。
第１の例は、樹脂材層の一面に配線を形成した配線層を２層配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板で、各配線層は、その樹脂材層側を第１の端子部側に、その配線を第２の端子部側に向けており、第１の端子側にはソルダーレジストを設けずに、樹脂材層を露出させており、第１の端子部は、その突起状の先端に平面部を設け、且つ、各端子部の平面部を一平面上に揃えている、パッケージ用のインターポーザとしての配線基板の形成方法である。
先ず、順に第１のＣｕ層１１１、Ｎｉ層１１２、第２のＣｕ層１１３を積層してなる板状の複合材１１０（図１（ａ））に対し、第１のＣｕ層１１１の表面に所定形状にレジスト１２０を形成し（図１（ｂ））、レジストの開口１２１から露出した第１のＣｕ層１１１をのみエッチングして、その所定領域を貫通させ、第１の端子部形成領域用の孔部を形成する。（図１（ｃ））
複合材１１０としては、クラッド材が生産性からは好ましいが、これに限定されない。
通常は、第１のＣｕ層１１１、Ｎｉ層１１２、第２のＣｕ層１１３の厚みとしては、それぞれ、５０μｍ〜１２５μｍ、１μｍ、１８μｍ〜３０μｍのものが用いられる。
クラッド材としては、第１のＣｕ層１１１あるいは第２のｃｕ層１１３となる銅箔の一面にＮｉめっき層１１２を形成し、これと、それぞれ、第２のＣｕ層１１３、第１のＣｕ層１１１となるＣｕ箔とを熱をかけて圧着形成して得る。
また別に、第１ないし第２のＣｕ層となるＣｕ箔の一面上に、Ｎｉめっき層を形成し、更に第２ないし第１のＣｕ層となるＣｕめっき層を形成して、複合材とすることもできる。
レジストは、後続するめっき工程にも耐えるものを使用する。
材質としては、通常、アクリル系のものが用いられる。
また、第１のＣｕ層のエッチング液としては、Ｎｉ層１１２をエッチングストッパー層とするため、Ｎｉ層をエッチングしないアルカリエッチングが用いられる。
【００１８】
次いで、レジスト１２０を耐めっきレジストとして、エッチング工程にて形成された孔部１１１Ａを埋めるように、フリップチップ接続用バンプとなる第１の端子部を電解めっきにより形成する。（図１（ｄ））
本例では、順にＡｕめっき、Ｎｉめっき、Ｃｕめっきを施し、順にＡｕめっき層１３１、Ｎｉめっき層１３２、Ｃｕめっき層１３３を形成し、孔部１１Ａを埋める。
Ａｕめっき層１３１、Ｎｉめっき層１３２、Ｃｕめっき層１３３の各部を併せたものが第１の端子部となる。
このめっきに代え、順に、Ａｕめっき、Ｃｕめっき、あるいは、順に、Ａｕめっき、Ｎｉめっきを施すこともできる。
【００１９】
次いで、レジスト１２０を剥離した（図１（ｅ））後、第１の端子部形成側上に、該第１の端子部に接続するようにして、樹脂材層を介して配線を設けた１層目の配線層を本例では、以下のようにして、セミアディティブ方法にて形成する。
先ず、第１の端子部形成側上に絶縁性樹脂からなる樹脂材層１４０をラミネートし（図１（ｆ））、ラミネートされた樹脂材層１４０を、レーザにてビア形成用の孔を開ける。（図１（ｇ））
樹脂材層１４０としては、好ましくは、例えば、アラミド繊維やガラス繊維にエポキシ系樹脂を含浸させたものが用いられるが、これに限定はされない。
ラミネート方法としては、例えば、銅箔の一面上に樹脂材層１４０を形成しておき、これを該樹脂材層を介して積層した後に、銅箔を除去してラミネートする方法が採られる。
レーザとしては、ＣＯ２レーザやＵＶ−ＹＡＧレーザが用いられる。
次いで、形成された孔部１４１の表面を含め、樹脂材層１４０表面に無電解Ｃｕめっきを施し（図２（ｈ））、形成された無電解Ｃｕめっき層１５０上に、回路形成部を開口してレジスト１６０を形成した（図２（ｉ））、後、レジスト１６０の開口から露出したＣｕ層１５０上に、該Ｃｕ層１５０を導電層として電解Ｃｕめっきを施し（図２（ｊ））、、更に、前記レジスト１６０を剥離し、露出した無電解めっきにより形成されたＣｕ層１５０をエッチング除去して、回路部を形成する。（図２（ｋ））
これにより、１層目の配線層が形成される。
そして、同様にして、１層目の配線層上に、２層目の配線層を形成する。（図３（ｌ））
【００２０】
次いで、２層目の配線層上に、第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジスト１８０を形成し（図３（ｍ））
ソルダーレジストの開口１８１に電解めっきを施し、第２の端子部を形成する。（図３（ｎ））
本例では、順に、電解Ｎｉめっき、電解ＡｕめっきをＮｉ層１１１、第２のＣｕ層１１３を導電層として行う。
形成されるＮｉめっき層１９１、Ｃｕ層１９２の厚さの総和がソルダーレジストの厚さに相当する。
次いで、複合材１１０の残部をエッチング除去する。（図３（ｏ））
順次、第２のＣｕ層１１３のエッチング、Ｎｉ層１１２のエッチング、第１のＣｕ層１１１のエッチングの順に行う。
この場合、例えば、第２のＣｕ層１１３、第１のＣｕ層１１１のエッチングにはアルカリ系溶液、Ｎｉ層１１２のエッチングには、過水、硫酸系溶液をエッチング液として用いる。
これにより、目的とする配線基板が作製される。
【００２１】
次に、本発明の配線基板の製造方法の実施の形態の第２の例を、図４、図５に基づいて説明する。
第２の例も、第１の例と同様、樹脂材層の一面に配線を形成した配線層を２層配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板で、各配線層は、その樹脂材層側を第１の端子部側に、その配線を第２の端子部側に向けており、第１の端子側にはソルダーレジストを設けずに、樹脂材層を露出させており、第１の端子部は、その突起状の先端に平面部を設け、且つ、各端子部の平面部を一平面上に揃えている、パッケージ用のインターポーザとしての配線基板の形成方法である。
先ず、順に第１のＣｕ層２１１、Ｎｉ層２１２、第２のＣｕ層２１３を積層してなる板状の複合材２１０（図４（ａ））に対し、第１のＣｕ層２１１の表面に所定形状にレジスト２２０を形成し（図４（ｂ））、
レジスト２２０を耐めっきレジストとして、
レジストの開口２２１から露出した第１のＣｕ層２１１上に、開口を埋めるように、電解めっきにより、第１の端子部の一部となる電解めっき部（電解めっき形成部）２３０を形成する。（図４（ｃ））
電解めっき部２３０は、通常、Ｃｕめっきである。
次いで、レジスト２２０を剥離した（図４（ｄ））後、電解めっき部２３０側上に、前記第１の端子部の一部となる電解めっき部２３０に接続するようにして、樹脂材層を介して配線を設けた１層目の配線層、２層目の配線層を、第１の例と同様にして作製する。（図４（ｅ））〜図５（ｉ））
更に、第１の例と同様にして、第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジスト２８０を形成し（図５（ｊ））、ソルダーレジストの開口２８１に電解めっきを施し、第２の端子部を形成した 後、Ｎｉ層２１２をエッチングストッパー層として、第２のＣｕ層２１３をエッチング除去し、更に、Ｎｉ層２１２上に、第１の端子部領域のみを覆うようにレジスト（図示していない）を形成し、該レジストを耐エッチングレジストとして、Ｎｉ層２１２、第１のＣｕ層２１１をエッチングして貫通させ、電解めっき形成部２３０、第１のＣｕ層部の残部、Ｎｉ層部の残部を併せて第２の端子部として形成し、レジストを除去する。（図５（ｋ））
更に、露出した第１の端子部表面に、無電解Ａｕめっきを施す。（図５（ｌ））
これにより、目的とする配線基板が作製される。
尚、各部材も第１の例と同様のものが適用でき、ここでは説明を省く。
【００２２】
第１の例の例の変形例としては、第１の例における、順に第１のＣｕ層１１１、Ｎｉ層１１２、第２のＣｕ層１１３を積層してなる板状の複合材１１０（図１（ａ））に代え、第１のＣｕ層、Ｔｉ層、第２のＣｕ層を積層してなる板状の複合材を用いて同様に行う方法も挙げられる。
また、第１の例、第２の例の変形例としては、配線層の数を１層、あるいは、３層以上にしたものが挙げられる。
また、配線層の形成方法も、セミアディティブ方法に限定されない。
フルアディティブ方法とサブトラクティブ方法、あるいはフルアディティブ方法とセミアディティブ方法の両方を用いたものも挙げられる。
【００２３】
本発明に関わるフリップチップ接続用バンプを有する配線基板の実施の形態としては、図３（ｏ）に示す第１の例の配線基板の製造方法により作製されたもの、図５（ｌ）に示す第２の例の配線基板の製造方法により作製されたものが挙げられるが、これらに限定はされない。
図３（ｏ）、図５（ｌ）に示すものは、いずれも、配線層を２層配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板で、樹脂材層上に配線を形成した各配線層は、その樹脂材層側を第１の端子部側に、その配線を第２の端子部側に向けており、第１の端子部側にはソルダーレジストを設けずに、樹脂材層を露出させており、第１の端子部は、その突起先端に平面部を設け、且つ、各端子部の平面部を一平面上に揃えており、その側面部を含み露出した表面全体に、電解めっき層あるいは無電解めっき層からなる表面めっき層が形成されているものである。
尚、各部の材質等については、上記の製造方法の説明に代え、ここでは説明を省略する。
【００２４】
本発明の、図３（ｏ）に示す配線基板、図５（ｌ）に示す配線基板のインターポーザとしてのパッケージ用基板３１０は、例えば、図６に示すように、その第１の端子部３１２が、半導体素子３１０の半田バンプ３２５と直接、フリップチップ接続される。
この場合、第１の端子部３１２の突出した平面部３１２Ｓは一平面に揃うため接合が均一に行われる。
また、第１の端子部３１２の表面部が金層であり、化学的に安定しており、酸化は起こらず、フラックス処理も不要となり得る。
【００２５】
【発明の効果】
本発明は、上記のように半導体素子の半田バンプと直接フリップチップ接続できるめっきバンプあるいは表面がめっき形成されたバンプを備えた配線基板で、半導体素子の半田バンプとの直接のフリップチップ接続を信頼性良くできる配線基板の製造方法の提供を可能とした。
詳しくは、これにより、高価な材料、プロセスを用いた半田バンプ形成が不要となり、より安価な方法により、より微細ピッチに対応したバンプ形成が実現可能となった。
また、特に第１の本発明の配線基板の製造方法の場合、高密度配線に適用せざるをえない、無電解Ｎｉめっき、無電解Ａｕめっきに代わり、接合信頼性の高い電解めっきでバンプ形成が可能となった。
また、印刷方法によって形成された半田バンプと比較し、バンプの高さのバラツキを少なくできるため、半導体素子との接合も良好となり、実装時の歩留まりが向上するようになった。
また、Ｐｂフリー半田適用時に、基板の加熱が不要となり、基板へのダメージが低減され、歩留まりが向上するようになった。
【図面の簡単な説明】
【図１】 本発明の配線基板の製造方法の実施の形態の第１の例の一部工程断面図である。
【図２】 図１に続く一部工程断面図である。
【図３】 図３（ｌ）〜図３（ｏ）は図２に続く一部工程断面図で、図３（ｏ）は本発明に関わるフリップチップ接続用バンプを有する配線基板の実施の形態の第１の例の断面図である。
【図４】 本発明の配線基板の製造方法の実施の形態の第２の例の一部工程断面図である。
【図５】 図５（ｉ）〜図５（ｌ）は図４に続く一部工程断面図で、図５（ｌ）は本発明に関わるフリップチップ接続用バンプを有する配線基板の実施の形態の第２の例の断面図である。
【図６】 本発明に関わるフリップチップ接続用バンプを有する配線基板を用いたパッケージの断面図である。
【図７】 配線基板のソルダーレジストを配設した側にフリップ接続部を設けた場合の、形態と接合状態を説明するための断面図である。
【符号の説明】
１１０ （板状の）複合材
１１１ 第１のＣｕ層
１１１Ａ 孔部
１１２ Ｎｉ層
１１３ 第２のＣｕ層
１２０ レジスト
１２１ レジストの開口
１３１ Ａｕめっき層
１３２ Ｎｉめっき層
１３３ Ｃｕめっき層
１４０ 樹脂材層
１４１ 孔部
１４５ 樹脂材層
１５０、１５５ 無電解Ｃｕめっき層（単にＣｕ層とも言う）
１６０ レジスト
１７０ Ｃｕ層
１７１ ビア部
１７５ Ｃｕ層
１７６ ビア部
１８０ ソルダーレジスト
１８１ 開口
１９１ Ｎｉめっき層
１９２ 金めっき層
２１０ （板状の）複合材
２１１ 第１のＣｕ層
２１２ Ｎｉ層
２１３ 第２のＣｕ層
２２０ レジスト
２２１ レジスト開口
２３０ 電解めっき層（電解めっき形成部とも言う）
２４０ 樹脂材層
２４１ 孔部（ビア形成用孔）
２４５ 樹脂材層
２５０、２５５ 無電解めっき層
２６０ レジスト
２７０ Ｃｕ層
２７１ ビア部
２７５ Ｃｕ層
２７６ ビア部
２８０ ソルダーレジスト
２８１ 開口
２９１ Ｎｉめっき層
２９２ 金めっき層
３１０ （フリップチップ接続用バンプを有する）配線基板
３１１ 配線層積層形成部（配線部とも言う）
３１２ フリップチップ接続用端子（第１の端子部とも言う）
３１２Ｓ 突出した平面部
３１３ マザーボードとの接続用端子（第２の端子部とも言う）
３１５ 半田ボール
３２０ 半導体素子
３２５ 半田バンプ
３３０ アンダーフィル
７１０ 半導体素子
７１５ 半田バンプ
７２０ 配線基板（インターポーザとも言う）
７２１ 端子部
７２５ 半田バンプ
７３０ 接合部

Claims (7)

  1. 配線層を１層以上配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板の形成方法であって、順次、（ａ）順に第１のＣｕ層、Ｎｉ層またはＴｉ層、第２のＣｕ層を積層してなる板状の複合材に対し、第１のＣｕ層表面に所定形状にレジストを形成し、レジストの開口から露出した第１のＣｕ層をのみエッチングして、その所定領域を貫通させ、第１の端子部形成領域用の孔部を形成するエッチング工程と、（ｂ）前記レジストを耐めっきレジストとして、エッチング工程にて形成された孔部を埋めるように、フリップチップ接続用バンプとなる第１の端子部を電解めっきにより形成する第１の電解めっき工程と、（ｃ）レジストを剥離した後、第１の端子部形成側上に、前記第１の端子部に接続するようにして、樹脂材層を介して配線を設けた配線層を１層以上形成する配線層形成工程と、（ｄ）第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジストを形成するソルダーレジスト形成工程と、（ｅ）前記ソルダーレジストの開口に電解めっきを施し、第２の端子部を形成する第２の電解めっき工程と、（ｆ）前記複合材の残部をエッチング除去するエッチング工程と、を有することを特徴とする配線基板の製造方法。
  2. 請求項１において、第１の電解めっき工程は、順にＡｕめっき、Ｃｕめっき、あるいは順にＡｕめっき、Ｎｉめっき、あるいは順にＡｕめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｃｕめっき、あるいは順にＰｄめっき、Ｎｉめっき、あるいは順にＰｄめっき、Ｎｉめっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｃｕめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、あるいは順にＰｄ系合金めっき、Ｎｉめっき、Ｃｕめっき、あるいはＳｎめっき、あるいは順にＳｎめっき、Ｃｕめっき、あるいはＳｎ系合金めっき、あるいは順にＳｎ系合金めっき、Ｃｕめっきを施すものであることを特徴とする配線基板の製造方法。
  3. 配線層を１層以上配設した配線基板の一方側に、半導体素子の半田バンプと直接フリップチップ接続するための、突起状のフリップチップ接続用バンプを第１の端子部として形成し、他方側には、配線部を覆うソルダーレジストの開口にこれを埋めるように第２の端子部をめっき形成している配線基板の形成方法であって、順次、（ａ１）順に第１のＣｕ層、Ｎｉ層、第２のＣｕ層を積層してなる板状の複合材に対し、第１のＣｕ層表面に所定形状にレジストを形成し、前記レジストを耐めっきレジストとして、レジストの開口から露出した第１のＣｕ層上に、開口を埋めるように、電解めっきにより、第１の端子部の一部となる電解めっき形成部を形成する第１の電解めっき工程と、（ｂ１）レジストを剥離した後、前記電解めっき形成部側上に、前記第１の端子部の一部となる電解めっき形成部に接続するようにして、樹脂材層を介して配線層を１層以上形成する配線層形成工程と、（ｃ１）第２の端子部形成領域を露出させる開口を設け、配線層全体を覆うように、ソルダーレジストを形成するソルダーレジスト形成工程と、（ｄ１）前記ソルダーレジストの開口に電解めっきを施し、第２の端子部を形成する第２の電解めっき工程と、（ｅ１）Ｎｉ層をエッチングストッパー層として、第２のＣｕ層をエッチング除去し、更に、Ｎｉ層上に、前記第１の端子部領域のみを覆うようにレジストを形成し、該レジストを耐エッチングレジストとして、Ｎｉ層、第１のＣｕ層をエッチングして貫通させ、第１の電解めっき形成部、第１のＣｕ層部、Ｎｉ層部からなる端子部を形成するエッチング工程と、（ｆ１）前記レジストを除去した後、露出した端子部表面に、無電解Ａｕめっき、あるいは、順に無電解Ｎｉめっき、無電解Ａｕめっきを施し、これを第１の端子部として形成する無電解めっき工程とを有することを特徴とする配線基板の製造方法。
  4. 請求項１から３のいずれか１項に記載の配線基板の製造方法において、前記複合材がクラッド材からなることを特徴とする配線基板の製造方法。
  5. 請求項１から４のいずれか１項に記載の配線基板の製造方法において、前記配線層形成工程が、セミアディティブ方法であることを特徴とする配線基板の製造方法。
  6. 請求項５において、前記配線層形成工程は、順に（Ａ）絶縁性樹脂からなる樹脂材層をラミネートするラミネート工程と、（Ｂ）前記ラミネート工程にてラミネートされた樹脂材層を、レーザにてビア形成用の孔を開ける、孔形成工程と、（Ｃ）形成された孔部の表面を含め、樹脂材層表面にＣｕ無電解めっきを施し、形成されたＣｕ層上に、回路形成部を開口してレジストを形成した後、レジスト開口から露出したＣｕ層上に、該Ｃｕ層を導電層として電解Ｃｕめっきを施し、更に、前記レジストを剥離し、露出した無電解めっきにより形成されたＣｕ層をエッチング除去して、ビアを形成するとともに、回路部を形成する回路部形成工程とを行う、一連の作業工程を、形成しようとする配線層の数に応じて行うことを特徴とする配線基板の製造方法。
  7. 請求項１から４のいずれか１項に記載の配線基板の製造方法において、前記配線層形成工程が、フルアディティブ方法とサブトラクティブ方法、あるいはフルアディティブ方法とセミアディティブ方法の両方を用いたものであることを特徴とする配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5258045B2 (ja) 2006-06-30 2013-08-07 日本電気株式会社 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法
KR101251659B1 (ko) * 2006-09-20 2013-04-05 엘지이노텍 주식회사 인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드,그리고 인쇄회로기판의 제조방법 및 ｐｃｂ 카드의제조방법
KR101251660B1 (ko) * 2006-09-20 2013-04-05 엘지이노텍 주식회사 인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드,그리고 인쇄회로기판의 제조방법 및 ｐｃｂ 카드의제조방법
KR101360600B1 (ko) * 2007-02-05 2014-02-10 엘지이노텍 주식회사 수동소자의 솔더링 실장을 위한 구조를 가지는인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드 및그의 제조방법
US8505199B2 (en) * 2007-08-15 2013-08-13 Tessera, Inc. Method of fabricating an interconnection element having conductive posts
KR100979818B1 (ko) * 2007-12-13 2010-09-06 삼성전기주식회사 인쇄회로기판 제조방법
KR101525158B1 (ko) * 2009-03-12 2015-06-03 삼성전자 주식회사 인쇄회로기판 조립체 및 그 제조방법
KR101032704B1 (ko) * 2009-04-14 2011-05-06 삼성전기주식회사 인쇄회로기판 제조방법
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
KR101089647B1 (ko) * 2009-10-26 2011-12-06 삼성전기주식회사 단층 패키지 기판 및 그 제조방법
JP5433543B2 (ja) * 2010-09-27 2014-03-05 ローム株式会社 半導体装置
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
JP5800674B2 (ja) 2011-10-25 2015-10-28 日本特殊陶業株式会社 配線基板及びその製造方法
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
KR102612326B1 (ko) * 2018-11-15 2023-12-12 산에이카가쿠 가부시키가이샤 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208756A (ja) 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JP2840316B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
US5738931A (en) * 1994-09-16 1998-04-14 Kabushiki Kaisha Toshiba Electronic device and magnetic device
JPH11135551A (ja) * 1997-10-31 1999-05-21 Sony Corp 半導体装置及び半導体素子の実装方法
DE19822794C1 (de) * 1998-05-20 2000-03-09 Siemens Matsushita Components Mehrfachnutzen für elektronische Bauelemente, insbesondere akustische Oberflächenwellen-Bauelemente
JP2000183223A (ja) 1998-12-16 2000-06-30 Dainippon Printing Co Ltd 配線部材の製造方法と配線部材
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6678952B2 (en) * 2000-08-03 2004-01-20 Tessera, Inc. Method of making a microelectronic package including a component having conductive elements on a top side and a bottom side thereof
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
US6687952B1 (en) * 2002-01-07 2004-02-10 Hmi Industries, Inc. Wet vacuum cleaner attachment for vacuum cleaners
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
TWI250834B (en) * 2004-11-03 2006-03-01 Phoenix Prec Technology Corp Method for fabricating electrical connections of circuit board

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