KR101047139B1 - 단층 보드온칩 패키지 기판 및 그 제조방법 - Google Patents

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Abstract

단층 보드온칩 패키지 기판 및 그 제조방법이 개시된다. 상기 단층 보드온칩 패키지 기판은, 절연체; 상기 절연체의 상면에 마련되는 회로패턴 및 플립칩 본딩 패드; 상기 회로패턴의 하면과 접촉하며, 상기 절연체를 관통하는 도전성 범프; 상기 플립칩 본딩 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층; 및 전자소자와의 플립칩 접속을 위해, 상기 플립칩 본딩 패드의 상면에 마련되는 플립칩 본딩 범프를 포함한다.
단층, 보드온칩

Description

단층 보드온칩 패키지 기판 및 그 제조방법{Board on chip package substrate and manufacturing method thereof}
본 발명은 단층 보드온칩 패키지 기판 및 그 제조방법에 관한 것이다.
최근의 전자 기기는 종래에 비하여 소형화되어 가고 있으며, 이를 위하여 더욱 소형이고 고성능인 반도체 칩 패키지가 요구되고 있다. 이러한 추세에 따라 반도체 칩 패키지는 주로 패키지 내에 복수개의 반도체 칩을 상하로 적층하거나 또는 평면상에 배열된 형태로 내장하는 멀티칩 패키지, 또는 기판에 직접 반도체 칩을 부착하고 이를 밀봉하여 크기를 감소시킨 보드온칩 패키지 등이 사용되고 있다.
보드온칩(BOC: Board on Chip, 이하 '보드온칩'이라고 한다)은 반도체를 리드프레임을 통해 기판에 장착하는 기존방식과 달리, 베어 다이 자체를 기판에 직접 실장함으로써 D램 고속화에 따른 열적, 전기적 성능 손실을 최소화 할 수 있어 DDR2 등 D램 고속화에 적합한 차세대 고속 반도체용 기판으로 주목 받고 있다. 현재 D램의 용량은 128MB, 256MB, 512MB, 1GB, 2GB 등으로 빠르게 용량이 증가하고 있으며 이에 대응하기 위해서는 기판의 두께 감소를 통해 전기적 손실을 최소화 하 고 제품의 신뢰성을 확보하여야 한다. 기존에 제작되고 있는 보드온칩 패키지는 기판 중앙에 반도체 칩을 연결하기 위한 홀이 존재하며 이러한 홀에 의해 와이어본딩이 구현되는 구조를 갖는다.
이러한 보드온칩 패키지에 있어서도 고집적화를 위한 입출력 단자의 증가가 문제되고 있으며, 인쇄회로기판을 제조하는 데에 소요되는 비용을 절감하기 위한 방안이 강구되고 있다.
본 발명은 고밀도화를 구현할 수 있으면서 제조비용을 절감할 수 있는 단층 보드온칩 패키지 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연체; 상기 절연체의 상면에 마련되는 회로패턴 및 플립칩 본딩 패드; 상기 회로패턴의 하면과 접촉하며, 상기 절연체를 관통하는 도전성 범프; 상기 플립칩 본딩 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층; 및 전자소자와의 플립칩 접속을 위해, 상기 플립칩 본딩 패드의 상면에 마련되는 플립칩 본딩 범프를 포함하는 단층 보드온칩 패키지 기판이 제공된다.
상기 절연체를 관통한 도전성 범프의 하면에 결합되는 솔더볼; 및 상기 플립 칩 본딩 범프를 통해 상기 플립칩 본딩 패드와 플립칩 방식으로 접속되어 상기 절연체의 상측에 실장되는 전자소자를 더 포함할 수도 있다.
또한, 상기 회로패턴 및 플립칩 본딩 패드는 상기 절연체에 매립될 수도 있다.
본 발명의 다른 측면에 따르면, 캐리어의 표면에 회로패턴 및 플립칩 본딩 패드를 형성하는 단계와, 상기 회로패턴의 표면에 도전성 범프를 형성하는 단계, 및 상기 캐리어의 표면에 절연체를 적층하는 단계를 포함하는 범프기판을 준비하는 단계; 상기 캐리어를 제거하는 단계; 상기 회로패턴은 커버되고 상기 플립칩 본딩 패드의 적어도 일부는 노출되도록, 상기 절연체의 표면에 솔더레지스트층을 형성하는 단계; 및 전자소자와의 플립칩 접속을 위해, 상기 플립칩 본딩 패드의 상면에 플립칩 본딩 범프를 형성하는 단계를 포함하는 단층 보드온칩 패키지 기판 제조방법이 제공된다.
여기서, 상기 절연체를 관통한 도전성 범프의 단부에 솔더볼을 결합하는 단계; 및 상기 플립칩 본딩 범프를 통해 상기 플립칩 본딩 패드와 플립칩 방식으로 접속되도록 상기 절연체의 상측에 전자소자를 실장하는 단계를 더 포함할 수 있다.
또한, 상기 범프기판은 한 쌍을 이루고, 상기 캐리어를 제거하는 단계 이전에, 이형체를 개재하여 상기 한 쌍의 범프기판을 적층하는 단계를 포함하며, 상기 솔더레지스트층을 형성하는 단계 이후에, 상기 한 쌍의 범프기판을 상기 이형체로부터 분리하는 단계를 포함할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 본 발명의 바람직한 실시예에 따르면, 고밀도화를 구현할 수 있으면서 제조비용을 절감할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 보드온칩 패키지 기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 단층 보드온칩 패키지 기판을 나타내는 단면도이고, 도 2는 도 1의 단층 보드온칩 패키지 기판에 전자소자가 실장된 모습을 나타내는 단면도이다.
절연체(10)의 상면에는 마련되는 회로패턴(12)과 플립칩 본딩 패드(14)가 형성된다. 여기서 회로패턴(12)이라 함은 절연체(10)의 상면에서 전기적인 신호를 주고 받는 기능을 수행하는 배선 및 추후 설명할 도전성 범프(15)를 통하여 솔더볼(50)과 전기적으로 연결되는 부분을 포함하는 개념이다. 한편, 플립칩 본딩 패드(14)는 절연체(10)에 실장되는 전자소자(30)와 신호를 주고 받을 수 있는 입출력 단자로서의 기능을 수행할 수 있다.
이 때, 회로패턴(12) 및 플립칩 본딩 패드(14)는 상기 절연체(10)에 매립될 수 있다. 회로패턴(12) 및 플립칩 본딩 패드(14)가 절연체(10)에 매립되면, 미세 피치를 구현하는 경우에도 이들 사이에 단락이 발생할 염려가 줄어들 수 있게 될 뿐만 아니라, 제품의 전체적인 두께를 줄일 수도 있게 된다.
절연체(10)는 도전성 범프(15)에 의해 관통된다. 도전성 범프(15)는 회로패턴(12)의 하면과 접촉하며, 절연체(10)를 관통한 도전성 범프(15)의 단부에 솔더볼(50)이 결합되어 마더보드 등과 신호를 주고 받을 수 있게 되는 것이다. 즉, 본 실시예에 따르면, 절연체(10) 상측의 회로패턴(12)과 솔더볼(50) 사이의 접속을 위해 도전성 범프(15)를 활용하므로, 별도의 홀 가공 및 도금 공정을 수행할 필요가 없게 된다. 또한, 도전성 범프(15)의 단부에 솔더볼(50)이 직접 결합되므로, 절연체(10)의 하면에 대한 재배선 등과 같은 공정을 수행할 필요도 없게 된다.
절연체(10)의 상면에는 솔더레지스트층(20)이 코팅된다. 이러한 솔더레지스트층(20)은 절연체(10)의 상면에 마련되는 회로패턴(12)을 보호하는 기능을 수행하게 된다. 이 때, 전자소자(30)와의 신호를 주고 받기 위한 입출력 단자인 플립칩 본딩 패드(14)는 노출된다. 회로패턴(12)의 경우에는 하면을 통해 솔더볼(50)과 접속되므로, 그 상면은 솔더레지스트층(20)에 의해 커버된다. 플립칩 본딩 패드(14)의 상면은 전부 노출될 수도 있고, 일부만이 노출될 수도 있다.
한편, 전자소자(30)와의 플립칩 접속을 위해, 플립칩 본딩 패드(14)의 상면에는 플립칩 본딩 범프(16)가 인쇄될 수 있다. 이러한 플립칩 본딩 범프(16)를 매개로 하여, 전자소자(30)의 전극(32)과 플립칩 본딩 패드(14)가 서로 전기적으로 연결될 수 있게 되는 것이다.
한편, 절연체(10)의 상측에는 전자소자(30)가 실장된다. 이 때, 전자소자(30)는 플립칩 본딩 패드(14)와 플립칩 방식으로 접속된다. 즉, 전자소자(30)가 페이스업 방식으로 실장되는 것이 아니라, 페이스다운 방식으로 실장되어 플립칩 본딩 범프(16)에 의해 플립칩 본딩 패드(14)와 접속하는 것이다. 이와 같은 플립칩 방식의 접속으로 인해 보다 많은 입출력 경로를 확보할 수 있게 되어 고밀도화에 유리한 구조를 확보할 수 있게 된다.
이렇게 절연체(10)의 상측에 실장된 전자소자(30)는 몰딩재(40)에 의해 커버되어 외부로부터 보호된다.
이상에서는 본 발명의 일 실시예에 따른 보드온칩 패키지 기판의 구조에 대해 설명하였으며, 이하에서는 그 제조방법에 대해 도 3 내지 도 11을 참조하여 설명하도록 한다.
먼저 범프기판(80)을 준비한다(S110). 여기서 범프기판(80)이란, 도 6에 도 시된 바와 같이, 표면에 회로패턴(12) 및 플립칩 본딩 패드(14)가 형성된 캐리어(60), 회로패턴(12)의 표면에 인쇄된 도전성 범프(15) 및 캐리어(60)에 적층된 절연체(10)를 포함하는 구조를 의미한다. 이러한 범프기판(80)을 준비하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다.
우선, 도 4에 도시된 바와 같이, 캐리어(60)의 표면에 회로패턴(12) 및 플립칩 본딩 패드(14)를 형성한다(S112). 이를 위해, 애디티브(additive) 공법, 텐팅(tenting) 공법, 및/또는 잉크젯(inkjet) 공법 등 다양한 방법을 이용할 수 있다. 캐리어(60)로는 금속 재질의 플레이트가 이용될 수 있으며, 폴리머 재질의 필름이 이용될 수도 있다.
그리고 나서, 도 5에 도시된 바와 같이 회로패턴(12)의 표면에 도전성 범프(15)를 형성한다(S114). 이를 위해 스크린 인쇄법 또는 잉크젯 인쇄법 등을 이용하여 회로패턴(12)의 표면에 도전성 페이스트를 인쇄한 후 경화시키는 방법을 이용할 수 있다.
그 다음으로, 캐리어(60)의 표면에 절연체(10)를 적층한다(S116). 그 결과, 도전성 범프(15)는 절연체(10)를 관통하게 되고, 회로패턴(12) 및 플립칩 본딩 패드(14)는 절연체(10)에 매립되는 구조를 갖는 범프기판(80)이 준비된다.
이렇게 범프기판(80)을 준비한 다음 이 후 공정을 진행하게 된다. 이 때, 동시에 한 쌍의 범프기판(80)에 대한 가공 공정을 진행하기 위해, 전술한 공정을 반복하여 한 쌍의 범프기판(80)을 준비하고, 도 7에 도시된 바와 같이, 이형체(70)를 개재하여 한 쌍의 범프기판(80)을 적층한 뒤, 후속 공정을 진행하는 방법을 이용할 수도 있다. 이하에서는 한 쌍의 범프기판(80)에 대해 동시에 가공을 진행하는 경우를 예로 들어 설명을 진행하도록 한다.
전술한 과정을 통해 범프기판(80)을 준비한 다음, 도 7에 도시된 바와 같이, 이형체(70)를 개재하여 한 쌍의 범프기판(80)을 적층한다. 이 때, 절연체(10)를 관통한 도전성 범프(15)의 단부는 모두 상기 이형체(70)를 향한다. 이형체(70)로는 열가소성 재질을 이용할 수 있다.
그리고 나서, 도 8에 도시된 바와 같이, 캐리어(60)를 제거한다(S120). 캐리어(60)가 금속 재질인 경우에는 습식 에칭 공정을 이용할 수 있으며, 폴리머 재질의 필름인 경우에는 박리 공정을 이용할 수도 있을 것이다. 이렇게 캐리어(60)가 제거되면, 절연체(10)에 매립된 회로패턴(12)과 플립칩 본딩 패드(14)가 노출된다.
그 다음으로, 도 9에 도시된 바와 같이, 회로패턴(12)은 커버되고 플립칩 본딩 패드(14)의 적어도 일부는 노출되도록, 절연체(10)의 표면에 솔더레지스트층(20)을 형성한다(S130). 이를 위해, 절연체(10)의 상면에 솔더레지스트 잉크를 도포한 다음, 플립칩 본딩 패드(14)의 일부 또는 전부가 노출되도록 일부를 개방하는 방법을 이용할 수 있다.
이 후, 한 쌍의 범프기판(80)을 상기 이형체(70)로부터 분리한다. 이형체(70)로 열가소성 재질을 이용한 경우, 분리 이전에 이형체(70)의 접착력이 약화되도록 가열하는 공정을 수행할 수 있다.
그리고 나서, 도 10에 도시된 바와 같이, 전자소자(30)와의 플립칩 접속을 위해, 플립칩 본딩 패드(14)의 상면에 플립칩 본딩 범프(16)를 형성한다(S140). 이 를 위해 플립칩 본딩 패드(14)의 상면에 대해 선택적으로 도금 공정을 수행하는 방법 또는 도전성 물질을 선택적으로 인쇄하는 방법 등을 이용할 수 있다. 이러한 플립칩 본딩 범프(16)를 매개로 하여, 전자소자(30)의 전극(32)과 플립칩 본딩 패드(14)가 서로 전기적으로 연결될 수 있게 된다.
다음으로, 도 11에 도시된 바와 같이, 절연체(10)를 관통한 도전성 범프(15)의 단부에 솔더볼(50)을 결합하고(S150), 플립칩 본딩 범프(16)를 통해 플립칩 본딩 패드(14)와 플립칩 방식으로 접속되도록 절연체(10)의 상측에 전자소자(30)를 실장한다(S160). 즉, 전자소자(30)가 페이스업 방식으로 실장되는 것이 아니라, 페이스다운 방식으로 실장되어 플립칩 본딩 범프(16)에 의해 플립칩 본딩 패드(14)와 접속하는 것이다. 이와 같은 플립칩 방식의 접속으로 인해 보다 많은 입출력 경로를 확보할 수 있게 되어 고밀도화에 유리한 구조를 확보할 수 있게 된다.
이 후, 몰딩재(40)를 이용하여 절연체(10)의 상측에 실장된 전자소자(30)를 커버하여 보호한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 실시예에 따른 보드온칩 패키지 기판을 나타내는 단면도.
도 2는 도 1의 보드온칩 패키지 기판에 전자소자가 실장된 모습을 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 보드온칩 패키지 기판 제조방법을 나타내는 순서도.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 보드온칩 패키지 기판 제조방법의 각 공정을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
10: 절연체
12: 회로패턴
14: 플립칩 본딩 패드
15: 도전성 범프
16: 플립칩 본딩 범프
20: 솔더레지스트층
30: 전자소자
40: 몰딩재
50: 솔더볼

Claims (6)

  1. 절연체;
    상기 절연체의 상면에 마련되는 회로패턴 및 플립칩 본딩 패드;
    상기 회로패턴의 하면과 접촉하며, 상기 절연체를 관통하는 도전성 범프;
    상기 플립칩 본딩 패드의 적어도 일부가 노출되도록, 상기 절연체의 상면에 형성되는 솔더레지스트층; 및
    전자소자와의 플립칩 접속을 위해, 상기 플립칩 본딩 패드의 상면에 마련되는 플립칩 본딩 범프를 포함하고,
    상기 회로패턴 및 플립칩 본딩 패드는 상기 절연체에 매립되는 것을 특징으로 하는 단층 보드온칩 패키지 기판.
  2. 제1항에 있어서,
    상기 절연체를 관통한 도전성 범프의 하면에 결합되는 솔더볼; 및
    상기 플립칩 본딩 범프를 통해 상기 플립칩 본딩 패드와 플립칩 방식으로 접속되어 상기 절연체의 상측에 실장되는 전자소자를 더 포함하는 단층 보드온칩 패키지 기판.
  3. 삭제
  4. 캐리어의 표면에 회로패턴 및 플립칩 본딩 패드를 형성하는 단계와; 상기 회로패턴의 표면에 도전성 범프를 형성하는 단계; 및 상기 캐리어의 표면에 절연체를 적층하는 단계; - 상기 절연체는 상기 도전성 범프에 의해 관통되며, 상기 회로패턴 및 플립칩 본딩 패드는 상기 절연체에 매립됨 - 를 포함하는 범프기판을 준비하는 단계;
    상기 캐리어를 제거하는 단계; - 상기 회로패턴 및 상기 플립칩 본딩 패드가 노출됨 -
    상기 회로패턴은 커버되고 상기 플립칩 본딩 패드의 적어도 일부는 노출되도록, 상기 절연체의 표면에 솔더레지스트층을 형성하는 단계; 및
    전자소자와의 플립칩 접속을 위해, 상기 플립칩 본딩 패드의 상면에 플립칩 본딩 범프를 형성하는 단계를 포함하는 단층 보드온칩 패키지 기판 제조방법.
  5. 제4항에 있어서,
    상기 절연체를 관통한 도전성 범프의 단부에 솔더볼을 결합하는 단계; 및
    상기 플립칩 본딩 범프를 통해 상기 플립칩 본딩 패드와 플립칩 방식으로 접속되도록 상기 절연체의 상측에 전자소자를 실장하는 단계를 더 포함하는 단층 보 드온칩 패키지 기판 제조방법.
  6. 제4항에 있어서,
    상기 범프기판은 한 쌍을 이루고,
    상기 캐리어를 제거하는 단계 이전에,
    이형체를 개재하여 상기 한 쌍의 범프기판을 적층하는 단계; - 상기 도전성 범프의 단부는 모두 상기 이형체를 향함 - 를 포함하며,
    상기 솔더레지스트층을 형성하는 단계 이후에, 상기 한 쌍의 범프기판을 상기 이형체로부터 분리하는 단계를 포함하는 것을 특징으로 하는 단층 보드온칩 패키지 기판 제조방법.
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