KR102111739B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

본 발명의 기술적 사상은 플립-칩 본딩을 이용한 반도체 패키지와 같이 고속 동작이 가능하면서도, 하나의 칩에 따른 제약을 벗어나 대용량을 충족시킬 수 있는 반도체 패키지 및 그 제조방법을 제공한다. 그 반도체 패키지는 중심 절연층, 상기 중심 절연층 상면에 배치된 상부 배선층, 및 상기 중심 절연층 하면에 배치된 제1 하부 배선층을 구비한 다층 기판; 상기 상부 배선층 상에 배치되고, 상기 상부 배선층과 중심 절연층을 관통하는 관통 범프를 통해 상기 제1 하부 배선층의 매몰된 하부 패드에 연결된 제1 반도체 칩; 및 상기 제1 반도체 칩으로부터 수평 방향으로 돌출되도록 상기 제1 반도체 칩 상에 옵셋 구조로 적층되고, 상부 범프를 통해 상기 상부 배선층의 상부 패드에 연결된 제2 반도체 칩;을 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 정해진 폼 팩터 내에서 저비용으로 구현할 수 있는 다층 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 이러한 반도체 패키지는 플립-칩 본딩을 이용한 하나의 반도체 칩을 적층한 단층 반도체 패키지와, 와이어 본딩 또는 TSV(Through Silicon Via)을 이용한 다수의 반도체 칩을 적층한 다층 반도체 패키지로 구분될 수 있다. 최근, 반도체 패키지는 점점 고집적화되고 있으면서도, 고신뢰성, 공정 단순화, 스몰 폼 팩터(small form factor), 및 저비용 등이 지속적으로 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 플립-칩 본딩을 이용한 반도체 패키지와 같이 고속 동작이 가능하면서도, 하나의 반도체 칩에 따른 제약을 벗어나 대용량을 충족시킬 수 있는 다수의 반도체 칩이 적층된 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는 정해진 폼 팩터 내에서 단순하고 용이한 공정을 통해 저비용으로 구현할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 중심 절연층, 상기 중심 절연층 상면에 배치된 상부 배선층, 및 상기 중심 절연층 하면에 배치된 제1 하부 배선층을 구비한 다층 기판; 상기 상부 배선층 상에 배치되고, 상기 상부 배선층과 중심 절연층을 관통하는 관통 범프를 통해 상기 제1 하부 배선층의 매몰된 하부 패드에 연결된 제1 반도체 칩; 및 상기 제1 반도체 칩으로부터 수평 방향으로 돌출되도록 상기 제1 반도체 칩 상에 옵셋 구조로 적층되고, 상부 범프를 통해 상기 상부 배선층의 상부 패드에 연결된 제2 반도체 칩;을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 다층 기판으로 향하는 상기 제1 반도체 칩의 제1 면 상에 다수의 제1 칩 패드가 배치되고, 상기 관통 범프가 상기 제1 칩 패드와 상기 하부 패드를 연결하며, 상기 다층 기판으로 향하는 상기 제2 반도체 칩의 상기 제1 면 중 돌출된 부분에 다수의 제2 칩 패드가 배치되고, 상기 상부 범프가 상기 제2 칩 패드와 상기 상부 패드를 연결할 수 있다. 또한, 상기 제1 칩 패드는 상기 제1 반도체 칩의 상기 제1 면 중 상기 제2 반도체 칩과 겹치지 않은 부분에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 관통 범프는 상기 상부 배선층 및 중심 절연층의 두께에 대응하는 두께를 가지고 상기 제1 반도체 칩의 제1 칩 패드와 상기 하부 패드를 직접 연결하며, 상기 상부 범프는 상기 제1 반도체 칩의 두께에 대응하는 두께를 가지고, 상기 제2 반도체 칩의 제2 칩 패드와 상기 상부 패드를 직접 연결할 수 있다.
본 발명의 일 실시예에 있어서, 상기 다층 기판은 상기 상부 배선층을 덮는 상부 보호층과 상기 제1 하부 배선층을 덮는 하부 보호층을 포함하고, 상기 관통 범프는 상기 상부 보호층, 상부 배선층 및 중심 절연층을 관통하여 상기 하부 패드에 연결되고, 상기 상부 범프는 상기 상부 보호층을 관통하여 상기 상부 패드에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 하부 배선층 중 일부가 상기 하부 패드를 구성하거나 또는 상기 제1 하부 배선층 상에 별도로 형성된 도전층이 상기 하부 패드를 구성하며, 상기 상부 배선층 중 일부가 상기 상부 패드를 구성하거나 또는 상기 제1 하부 배선층 상에 별도로 형성된 도전층이 상기 상부 패드를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 다층 기판에는 상기 상부 배선층과 중심 절연층을 관통하는 다수의 관통 홀이 형성되어 있고, 다수의 상기 관통 홀 중 일부에는 상기 상부 배선층과 제1 하부 배선층을 연결하는 측벽 도전층이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩 또는 제2 반도체 칩은 상기 다층 기판 또는 상기 제1 반도체 칩 상에 접착 필름 또는 액상 접착제를 통해 고정되거나, 또는 접착 매개체 없이 적층되고 상기 관통 범프, 상부 범프 및 상기 제1 반도체 칩과 제2 반도체 칩을 밀봉하는 밀봉재에 의해 고정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 다층 기판은 상기 제1 하부 배선층의 하부에 배치되는 적어도 하나의 하부 절연층을 더 포함할 수 있다. 또한, 상기 적어도 하나의 하부 절연층의 하면에 제2 하부 배선층이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩 상에 배치된 적어도 하나의 상부 반도체 칩을 더 포함할 수 있다. 또한, 상기 적어도 하나의 상부 반도체 칩은, 와이어 본딩을 통해 상기 다층 기판에 연결된 제1 연결 구조, 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판으로 직접 연결하는 매개 범프를 통해 상기 다층 기판에 연결된 제2 연결 구조, 상기 제1 반도체 칩에 관통 전극이 형성되고, 상기 적어도 하나의 상부 반도체 칩을 상기 관통 전극으로 연결하는 매개 범프 및 상기 관통 전극을 통해 상기 다층 기판에 연결된 제3 연결 구조 중 적어도 하나의 구조를 통해 상기 다층 기판에 연결될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 한 측면을 따라 제1 면 상에 다수의 제1 칩 패드가 배치된 제1 반도체 칩; 상기 제1 칩 패드가 노출되도록 상기 제1 반도체 칩의 상기 제1 면 상에 옵셋 구조로 적층된 제2 반도체 칩; 상기 제1 반도체 칩 및 제2 반도체 칩의 측면을 밀봉하는 밀봉재; 및 상기 밀봉재 및 제2 반도체 칩을 덮고, 상기 제2 반도체 칩의 제2 칩 패드를 매몰된 구조로 노출시키는 제1 상부 절연층; 및 상기 제1 상부 절연층을 관통하여 상기 제2 칩 패드에 연결되고, 상기 제1 제1 상부 절연층 상에서 연장하는 제1 배선층;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 칩 패드는 상기 밀봉재에 의해 덮이고, 상기 밀봉재 및 제1 상부 절연층을 관통하여 상기 제1 칩 패드에 연결되고, 상기 제1 상부 절연층 상에서 연장하는 제2 배선층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 상부 절연층 및 제1 배선층을 덮고, 상기 제1 배선층의 일부를 노출시키는 개구부를 구비한 보호층을 포함할 수 있다. 또한, 상기 개구부에 배치되어 상기 제1 배선층에 연결된 외부 접속 부재를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 상부 절연층 및 제1 배선층을 덮고, 상기 제1 배선층의 일부를 노출시키는 제1 개구부를 구비한 제2 상부 절연층, 상기 제1 개구부를 통해 상기 제1 배선층과 연결되고 상기 제2 상부 절연층 상에서 연장하는 제3 배선층, 및 상기 제2 상부 절연층 및 제3 배선층을 덮고, 상기 제3 배선층의 일부를 노출시키는 제2 개구부를 구비한 보호층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 밀봉재는 상기 제1 면에 반대되는 상기 제1 반도체 칩의 제2 면을 덮거나 또는 상기 제1 반도체 칩의 상기 제2 면이 노출되도록 할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 중심 절연층, 상기 중심 절연층 상면에 배치된 상부 배선층, 및 상기 중심 절연층 하면에 배치된 하부 배선층을 구비하고, 상기 상부 배선층 및 중심 절연층을 관통하는 다수의 관통 홀이 형성된 다층 기판을 준비하는 단계; 상기 관통 홀에 삽입되는 관통 범프를 통해 제1 반도체 칩이 상기 하부 배선층의 매몰된 하부 패드와 연결되도록 상기 다층 기판 상에 상기 제1 반도체 칩을 적층하는 단계; 및 상기 제1 반도체 칩으로부터 수평 방향으로 돌출되고, 상부 범프를 통해 제2 반도체 칩이 상기 상부 배선층의 상부 패드에 연결되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 옵셋 구조로 적층하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 중심 절연층의 양면으로 배선층이 형성된 양면 기판을 준비하고, 상기 중심 절연층과 양면의 배선층을 관통하는 초기 관통 홀을 형성한 후, 상기 양면의 배선층 중 어느 하나의 배선층에 연결되고 상기 초기 관통 홀의 어느 한쪽 입구를 막는 도전층을 형성하거나 또는, 상기 중심 절연층의 일면으로 배선층이 형성된 단면 기판을 2개 준비하고, 하나의 단면 기판은 상기 중심 절연층과 배선층을 관통하도록 제1 초기 관통 홀을 형성하고 다른 단면 기판은 상기 절연층만 관통하도록 제2 초기 관통 홀을 형성한 후, 상기 제1 초기 관통 홀과 상기 제2 초기 관통 홀이 일치하도록 2개의 상기 단면 기판을 접합함으로써, 상기 관통 홀을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 초기 관통 홀 또는 제1 초기 관통 홀을 형성한 후에, 상기 초기 관통 홀 또는 제1 초기 관통 홀 주변의 배선층을 식각하여 상기 초기 관통 홀 또는 제1 초기 관통 홀 주변의 상기 중심 절연층의 상면을 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩을 옵셋 구조로 적층하는 단계 후에, 상기 제2 반도체 칩 상에 적어도 하나의 상부 반도체 칩을 적층하는 단계를 더 포함하고, 상기 적어도 하나의 상부 반도체 칩을 적층하는 단계에서, 와이어 본딩을 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결하는 제1 연결 방법, 매개 범프를 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 직접 연결하는 제2 연결 방법, 및 상기 제1 반도체 칩에 관통 전극이 형성되고, 상기 관통 전극 및 상기 관통 전극에 연결되는 매개 범프를 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결하는 제3 연결 방법 중 적어도 하나의 방법을 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 다수의 제1 칩 패드가 배치된 제1 반도체 칩의 제1 면이 캐리어 기판을 향하도록 상기 제1 반도체 칩을 상기 캐리어 기판 상에 배치하는 단계; 일 측면을 따라 다수의 제2 칩 패드가 배치된 제2 반도체 칩의 제1 면이 상기 캐리어 기판을 향하도록 배치하되, 상기 제2 반도체 칩의 상기 제1 면 중 상기 제2 칩 패드가 노출되도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 옵셋 구조로 배치하는 단계; 상기 캐리어 기판 상에 상기 제1 반도체 칩 및 제2 반도체 칩의 측면과 상기 제1 면에 반대되는 제2 면을 밀봉하는 밀봉재를 형성하는 단계; 상기 캐리어 기판을 상기 제1 반도체 칩 및 밀봉재로부터 분리하는 단계; 상기 밀봉재 및 제1 반도체 칩의 상기 제1 면을 덮고, 상기 제1 칩 패드를 매몰된 구조로 노출시키는 상부 절연층을 형성하는 단계; 상기 상부 절연층을 관통하여 상기 제1 칩 패드에 연결되고, 상기 상부 절연층 상에서 연장하는 제1 배선층을 형성하는 단계; 및 상기 상부 절연층 및 제1 배선층을 덮고, 상기 제1 배선층의 일부를 노출시키는 개구부를 구비한 보호층을 형성하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 밀봉재를 형성하는 단계에서 상기 제2 칩 패드가 상기 밀봉재에 의해 덮이며, 상기 제1 배선층을 형성하는 단계는, 상기 밀봉재 및 상부 절연층을 관통하여 상기 제2 칩 패드에 연결되고, 상기 상부 절연층 상에서 연장하는 제2 배선층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 배선층은 도금을 통해 형성하고, 상기 보호층 형성 후에, 상기 제1 배선층에 연결되는 외부 접속 부재를 상기 개구부에 배치할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조방법은 관통 범프를 이용하여 제1 반도체 칩이 최소한의 높이를 가지고 플립-칩 본딩 방식으로 다층 기판에 연결되고, 또한 제1 반도체 칩 상에 옵셋 구조로 적층된 제2 반도체 칩이 상부 범프를 이용하여 플립-칩 본딩 방식으로 다층 기판에 바로 연결되는 구조를 가질 수 있다. 이와 같은 구조의 반도체 패키지는 플립-칩 본딩 방식으로 2개의 반도체 칩을 적층함으로써, 하나의 반도체 칩만이 플립-칩 본딩 방식으로 패키지될 수 있다는 제약을 극복할 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조방법은 와이어 본딩 방식이나 TSV(Through Silicon Via)를 이용하지 않음으로써, 스몰 폼 팩터를 가지고 단순하고 용이한 공정을 통해 저비용으로 다층 반도체 패키지를 구현할 수 있다.
더 나아가, 본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조방법은 플립-칩 본딩 방식에 기인하여 고속동작이 가능하며, 또한 다수의 반도체 칩이 적층된 다층 반도체 패키지 구조에 기인하여 대용량에 대한 요구를 충족시킬 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 1b는 도 1a의 반도체 패키지에서, 칩 패드의 위치를 고려한 제1 반도체 칩과 제2 반도체 칩의 옵셋 적층 구조를 보여주는 평면도이다.
도 2 내지 도 5는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지들에 대한 단면도들이다.
도 9a 및 도 9b는 도 7 또는 도 8의 반도체 패키지에서, 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드와 TSV의 위치 관계를 보여주는 평면도들이다.
도 11 내지 도 15는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도이다.
도 17a 내지 도 17d는 도 1a의 반도체 패키지의 제조 과정들을 보여주는 단면도들이다.
도 18a 내지 도 18e는 도 17a의 반도체 패키지 제조 과정에서 관통 홀을 형성하는 방법에 대한 제1 실시예를 보여주는 단면도들이다.
도 19a 내지 도 19d는 도 17a의 반도체 패키지 제조 과정에서 관통 홀을 형성하는 방법에 대한 제2 실시예를 보여주는 단면도들이다.
도 20a 내지 도 20d는 도 1a의 반도체 패키지에서, 상부 배선층과 하부 배선층을 연결하기 위하여 관통 홀에 측벽 도전층을 형성하는 방법을 보여주는 단면도들이다.
도 21a 내지 도 21h는 도 11의 반도체 패키지의 제조 과정들을 보여주는 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 블럭 구조도이다.
도 23은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블럭 구조도이다.
도 24는 본 발명의 일 실시예에 따른 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 1a를 참조하면, 본 실시예의 반도체 패키지(1000)는 다층 기판(100), 제1 반도체 칩(200), 제2 반도체 칩(300), 밀봉재(500) 및 외부 접속 부재(600)를 포함할 수 있다.
다층 기판(100)은 중심 절연층(110), 하부 배선층(120) 및 상부 배선층(130)을 포함할 수 있다. 이러한 다층 기판(100)은 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축한 판 위에 동박(Cu foil)을 입혀서 만들 수 있다. 즉, 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축한 판이 중심 절연층(110)에 해당하고, 중심 절연층(110)의 양면 상에 입혀진 동박이 패터닝되어 하부 배선층(120) 및 상부 배선층(130)이 형성될 수 있다. 한편, 중심 절연층(110)은 강도 강화나 온도에 따른 치수 변화를 최소화하기 위해 종이, 유리직포, 보강기재 등을 포함할 수 있다.
일반적으로 다층 기판은 중심 절연층(110)의 한쪽 면에만 배선층을 형성한 단면 기판, 그리고 본 실시예의 다층 기판(100)과 같이 양쪽 면에 배선층을 형성한 양면 기판으로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3개 이상으로 형성할 수 있고, 그러한 동박의 층수에 따라, 다층 기판에 3개 이상의 배선층이 형성될 수도 있다. 참고로, 기판이란 용어 대신 PCB(Printed Circuit Board)라는 용어도 사용되기도 하는데, 단면 기판에 해당하는 단면 PCB(Single layer PCB)와 양면 기판에 해당하는 양면 PCB(2 layer PCB)로 구분될 수 있다.
한편, 본 실시예의 다층 기판(100)에는 다수의 관통 홀(H1)이 형성될 수 있다. 관통 홀(H1)은 상부 배선층(130) 및 중심 절연층(110)을 관통하여 형성될 수 있고, 관통 홀(H1)의 하면에는 하부 배선층(120)이 배치되어 관통 홀(H1)의 하면은 막힌 구조를 가질 수 있다. 이러한 관통 홀(H1)에는 도시된 바와 같이 관통 범프(250)가 배치되어 하부 배선층(120)과 제1 반도체 칩(200)이 전기적으로 연결될 수 있다. 다층 기판(100)에 관통 홀(H1)을 형성하는 방법에 대해서는 도 18a 내지 도 19d의 설명 부분에서 좀더 상세히 기술한다.
하부 배선층(120)은 도시된 바와 같이 다수의 부분 하부 배선들로 서로 나누어질 수 있다. 이러한 하부 배선층(120)은 관통 범프(250)에 바로 연결되며, 중심 절연층(110)의 내부에 배치된 내부 배선(미도시)과 상부 배선층(130)을 통해 상부 범프(350)와 연결될 수도 있다. 또한, 하부 배선층(120)은 도시된 바와 같이 외부 접속 부재(600)와 연결되어, 관통 범프(250)와 상부 범프(350)를 외부 접속 부재(600)로 연결되게 한다.
상부 배선층(130) 역시 다수의 부분 상부 배선들로 나누어질 수 있고, 상부 범프(350)에 연결될 수 있다. 한편, 상부 배선층(130)은 관통 범프(250)와는 전기적으로 분리될 수 있다. 이러한 상부 배선층(130)은 중심 절연층(110)의 내부에 배치된 내부 배선(미도시)을 통해 하부 배선층(120)에 연결되어 외부 접속 부재(600)와 전기적으로 연결될 수 있다.
이러한, 하부 배선층(120)과 상부 배선층(130)은 관통 범프(250), 상부 범프(350 및 외부 접속 부재(600)와 함께 다층 기판(100) 상에 적층된 제1 반도체 칩(200)과 제2 반도체 칩(300)을 외부 장치(미도시)와 전기적으로 연결하는 매개체 기능을 할 수 있다.
앞서에서 하부 배선층(120)과 상부 배선층(130)이 동박으로 형성되는 것으로 설명하였으나 하부 배선층(120)과 상부 배선층(130)의 재질이 구리에 한정되는 것은 아니다. 예컨대, 하부 배선층(120)과 상부 배선층(130)은 구리 이외의 알루미늄(Al), 니켈(Ni) 등의 다른 금속층으로 형성될 수도 있다. 또한 단일층이 아닌 Ni/Cu, Al/Ni, TiW/Ni 등과 같이 다층의 금속 배선으로 형성될 수도 있다.
하부 배선층(120)과 상부 배선층(130)은 그 자체로 패드 기능을 할 수 있다. 즉, 하부 배선층(120) 중 관통 범프(250)와 연결되는 부분이 하부 배선층(120)의 하부 패드를 구성할 수 있고, 상부 배선층(130) 중 상부 범프(350)와 연결되는 부분이 상부 배선층(130)의 상부 패드를 구성할 수 있다. 물론, 하부 배선층(120)과 상부 배선층(130)과는 별도로 패드가 형성될 수도 있다. 그에 대해서는 도 2에 대한 설명 부분에서 좀더 상세히 기술한다.
한편, 하부 배선층(120)의 하부 패드는 매몰된 구조를 가질 수 있다. 다시 말해서, 하부 배선층(120)의 하부 패드(120p)는 다층 기판(100)에서 관통 홀(H1) 내부 하부에 배치되고, 상부에 관통 범프(250)가 배치됨으로써, 매몰되는 구조를 가질 수 있다.
하부 배선층(120) 및 상부 배선층(130)을 외부의 물리적 및/또는 화학적 손상으로부터 보호하기 위해 보호층들이 형성될 수 있다. 즉, 하부 배선층(120)을 덮은 하부 보호층(142)과 상부 배선층(130)을 덮는 상부 보호층(144)이 형성될 수 있다. 보호층(142, 144)은 예컨대, SR(Solder Resist) 또는 DFR(Dry Film Resist)로 형성될 수 있다. 물론, 산화막이나 질화막 계통의 일반적인 절연막이 배제되는 것은 아니다.
제1 반도체 칩(200) 및 제2 반도체 칩(300)은 메모리 칩들 또는 비메모리 칩들일 수 있다. 경우에 따라, 둘 중 하나는 메모리 칩이고 나머지 하나는 비메모리 칩일 수 있다. 비메모리 칩인 경우, 예컨대 CPU나 마이크로프로세서와 같은 로직 칩들일 수도 있다. 메모리 칩인 경우에, 다양한 형태의 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등의 메모리 소자를 포함할 수 있다.
제1 반도체 칩(200)은 제1 칩 패드(220)가 형성된 제1 면(S1)이 다층 기판(100)을 향하도록 다층 기판(100) 상에 접착 매개체(160)를 통해 적층될 수 있다. 여기서, 제1 면(S1)은 예컨대, 다수의 반도체 소자들, 배선들, 및 제1 칩 패드들(220)이 형성되어 있는 활성면일 수 있다. 물론 제1 면(S1)은 보호 절연층(미도시)으로 덮여 있고, 제1 칩 패드(220)만이 보호 절연층을 관통하여 노출될 수 있다.
제1 반도체 칩(200)은 도시된 바와 같이 관통 범프(250)를 통해 다층 기판(100)의 하부 배선층(120)에 물리적 및/또는 전기적으로 연결될 수 있다. 예컨대, 제1 반도체 칩(200)은 관통 범프(250)를 이용하여 하부 배선층(120)에 플립-칩 본딩 방식으로 연결될 수 있다.
관통 범프(250)는 금속 필러(252, pillar) 및 솔더(254)를 포함할 수 있다. 금속 필러(252)는 구리(Cu) 필러일 수 있다. 그러나 금속 필러(252)의 재질이 구리에 한정되는 것은 아니다. 예컨대, 금속 필러(252)는 알루미늄(Al), 니켈(Ni), 금(Au) 또는 이들의 합금 등으로도 형성될 수 있다. 한편, 금속 필러(252)는 원기둥 형상을 가질 수 있다. 그러나 원기둥 형상에 한정되지 않고 다각형 기둥, 타원형 기둥 등 다양한 형상으로 형성될 수 있다. 이러한 금속 필러(252)는 예컨대 제1 반도체 칩(200)의 제1 칩 패드(220) 상에 전해 도금 또는 무전해 도금을 통해 형성될 수 있다. 물론, 증착 방법에 의해 금속 필러(252)가 형성되는 것이 배제되는 것은 아니다.
솔더(254)는 금속 필러(252) 상에 형성되고, 주석(Sn)으로 형성될 수 있다. 때에 따라, 솔더(254)는 팔라듐(Pd), 니켈, 은(Ag), 납(Pb) 또는 이들의 합금으로도 형성될 수도 있다. 솔더(254)는 금속 필러(252) 상부를 감싸는 반구형의 형상을 가질 수 있다. 솔더(254)는 리플로우 공정을 통해 반구형의 형상을 가질 수 있다. 예컨대, 솔더(254)는 리플로우 공정에 의해 금속 필러(252) 상면에 반구형으로 형성될 수도 있고 도시된 바와 같이 솔더(254)가 금속 필러(252) 측면으로 흘러내려 금속 필러(252)를 감싸는 형태를 가질 수도 있다.
관통 범프(250)는 다층 기판(100)의 관통 홀(H1)의 깊이에 대응하는 제1 두께(D1)를 가질 수 있다. 예컨대, 관통 범프(250)의 제1 두께(D1)는 상부 보호층(144), 상부 배선층(130) 및 중심 절연층(110)의 두께의 합에 대응할 수 있다. 그에 따라, 제1 반도체 칩(200)은 다층 기판(100) 상에 최소한의 높이를 가지고 바로 적층될 수 있다. 좀더 구체적으로, 관통 홀(H1)의 깊이에 대응하는 제1 두께(D1)를 갖는 관통 범프(250)가 관통 홀(H1) 내에 매립되는 구조로 하부 배선층(120)과 연결됨으로써, 제1 반도체 칩(200)은 다층 기판(100)의 상부 보호층(130) 상에 접착 매개체(160)를 통해 바로 접착 고정될 수 있다. 여기서, 접착 매개체(160)는 예컨대, DAF(Die Attach Film)와 같은 접착 필름이나 액상 접착제일 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 적층되며, 도시된 바와 같이 일부분이 제1 반도체 칩(200)으로부터 수평방향으로 돌출되는 옵셋 구조로 적층될 수 있다. 제2 반도체 칩(300)은 제2 칩 패드(320)가 형성된 제1 면(S1)이 다층 기판(100)을 향하도록 제1 반도체 칩(200) 상에 접착 매개체(260)를 통해 적층될 수 있다. 제2 반도체 칩(300)의 제1 면(S1)과 제2 칩 패드(320)는 제1 반도체 칩(200)의 제1 면(S1)과 제1 칩 패드(220)에 대해 설명한 바와 같다.
제2 반도체 칩(300)은 상부 범프(350)를 통해 다층 기판(100)의 상부 배선층(130)에 물리적 및/또는 전기적으로 연결될 수 있다. 예컨대, 제2 반도체 칩(300)은 상부 범프(350)를 이용하여 상부 배선층(130)에 플립-칩 본딩 방식으로 연결될 수 있다. 상부 범프(350)는 관통 범프(250)와 유사하게 금속 필러(352, pillar) 및 솔더(354)를 포함할 수 있다. 상부 범프(350)의 금속 필러(352, pillar) 및 솔더(354)는 관통 범프(250)에 대해 설명한 바와 같다.
상부 범프(350)는 제1 반도체 칩(200)의 두께에 대응하는 제2 두께(D2)를 가질 수 있다. 예컨대, 상부 범프(350)의 제2 두께(D2)는 제1 반도체 칩(200) 및 상부 보호층(144)의 두께의 합에 대응할 수 있다. 그에 따라, 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 적층되면서도 다층 기판(100)의 상부 배선층(130)에 플립-칩 본딩 방식으로 연결될 수 있다. 좀더 구체적으로, 제1 반도체 칩(200)의 두께에 대응하는 제2 두께(D2)를 갖는 상부 범프(350)가 제2 반도체 칩(300)의 제2 칩 패드(320)를 상부 배선층(130)으로 바로 연결할 수 있다. 그에 따라, 제2 반도체 칩(300)은 최소한의 높이를 가지고 제1 반도체 칩(200) 상에 접착 매개체(260)를 통해 바로 접착 고정될 수 있다. 접착 매개체(260)는 앞서에서 언급한 바와 같이 DAF(Die Attach Film)와 같은 접착 필름이나 액상 접착제일 수 있다.
밀봉재(500)는 제1 및 제2 반도체 칩(200, 300)을 밀봉하는 기능을 수행할 수 있다. 즉, 밀봉재(500)는 제1 및 제2 반도체 칩(200, 300)의 측면과 상면을 밀봉할 수 있다. 또한, 다층 기판(100) 상면 일부를 덮을 수 있다.
밀봉재(500)는 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 또한, 밀봉재(500)는 레진으로 형성되되, 필러(filler) 등을 함유할 있다.
이러한 밀봉재(500)는 일반적인 몰딩 공정 또는 MUF(Molded Underfill) 공정을 통해 형성될 수 있다. 밀봉재(500)가 MUF 공정을 통해 형성되는 경우, 제1 및 제2 반도체 칩(200, 300)의 외곽을 덮는 물질과, 제2 반도체 칩(300)과 다층 기판(100) 사이를 채우는 물질이 동일할 수 있다.
외부 접속 부재(600)는 다층 기판(100)의 하면으로 배치되며, 하부 보호층(142)을 관통하여 하부 배선층(120)에 물리적 및/또는 전기적으로 연결될 수 있다. 외부 접속 부재(600)는, 예컨대 범프 또는 솔더 볼이 형성될 수 있다. 이러한 외부 접속 부재(600)를 통해 반도체 패키지(1000)를 외부 장치(미도시)에 실장시킬 수 있다. 전술한 바와 같이 외부 접속 부재(600)는 하부 배선층(120), 내부 배선, 상부 배선층(130), 관통 범프(250), 및 상부 범프(350) 등을 통해 제1 반도체 칩(200)과 제2 반도체 칩(300)에 전기적으로 연결될 수 있다. 그에 따라, 제1 반도체 칩(200)과 제2 반도체 칩(300)은 외부 접속 부재(600)를 통해 외부 장치와 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000)는 관통 범프(250)를 이용하여 제1 반도체 칩(200)이 최소한의 높이를 가지고 플립-칩 본딩 방식으로 다층 기판(100)에 연결되고, 또한 제1 반도체 칩(200) 상에 옵셋 구조로 적층된 제2 반도체 칩(300)이 상부 범프(350)를 이용하여 플립-칩 본딩 방식으로 다층 기판(100)에 바로 연결되는 구조를 가질 수 있다. 이와 같은 구조의 반도체 패키지는 플립-칩 본딩 방식으로 2개의 반도체 칩을 적층함으로써, 하나의 반도체 칩만이 플립-칩 본딩 방식으로 패키지될 수 있다는 제약을 극복할 수 있다.
또한, 본 실시예의 반도체 패키지(1000)는 와이어 본딩 방식이나 TSV(Through Silicon Via)를 이용하지 않음으로써, 스몰 폼 팩터를 가지고 단순하고 용이한 공정을 통해 저비용으로 다층 반도체 패키지를 구현할 수 있다.
이러한 본 실시예의 반도체 패키지(1000)는 플립-칩 본딩 방식에 기인하여 고속동작이 가능하며, 또한 다수의 반도체 칩이 적층된 다층 반도체 패키지 구조에 기인하여 대용량에 대한 요구를 충족시킬 수 있다.
도 1b는 도 1a의 반도체 패키지에서, 칩 패드의 위치를 고려한 제1 반도체 칩과 제2 반도체 칩의 옵셋 적층 구조를 보여주는 평면도이다.
도 1b를 참조하면, 도시된 바와 같이 제2 반도체 칩(300)은 일부분이 제1 반도체 칩(200)과 겹치고 다른 부분들은 제1 반도체 칩(200)으로부터 돌출되는 옵셋 구조로 적층될 수 있다. 이와 같이 옵셋 구조로 제2 반도체 칩(300)이 제1 반도체 칩(200) 상에 적층됨으로써, 제2 반도체 칩(300)의 제2 칩 패드(320)가 제1 반도체 칩(200)으로부터 노출될 수 있고, 그에 따라, 상부 범프(350)를 통해 상부 배선층(130)으로 연결될 수 있다. 도 1b에서, 점선의 직선은 제1 반도체 칩(200)의 오른쪽 일면을 의미한다.
예컨대, 도시된 바와 같이 제2 반도체 칩(300)의 제2 칩 패드(320)는 제2 반도체 칩(300)의 오른쪽 면을 따라 배치될 수 있다. 이와 같이 제2 칩 패드(320)가 오른쪽 면을 따라 배치됨에 따라, 제2 반도체 칩(300)은 제2 칩 패드(320)가 노출되도록 오른쪽 방향으로 치우쳐 제1 반도체 칩(200) 상에 적층될 수 있다.
한편, 제1 반도체 칩(200)의 제1 칩 패드(220)도 제1 반도체 칩(200)의 어느 일면을 따라 배치될 수 있다. 또한, 그러한 제1 칩 패드(220)는 제2 반도체 칩(300)과 겹치지 않는 부분의 제1 반도체 칩(200)의 일면을 따라 배치될 수 있다. 예컨대, 제1 칩 패드(220)는 제2 반도체 칩(300)과 겹치지 않는 제1 반도체 칩(200)의 왼쪽 면을 따라서 배치될 수 있다.
그러나 제1 반도체 칩(200)의 제1 칩 패드(220)의 배치 위치는 상기 배치 위치에 한정되지 않는다. 제1 반도체 칩(200)의 제1 칩 패드(220)는 제2 반도체 칩(300)의 제2 칩 패드(320)와 달리 다층 기판(100) 사이에 가로막은 부분이 없기 때문에 어떤 부분에 형성되어도 무방하다. 다만, 관통 홀(H1)로 관통 범프(250)가 매립되어야 하므로, 제1 반도체 칩(200)의 제1 칩 패드(220)는 관통 홀(H1)이 형성되는 위치에 대응하여 하여 배치될 수 있다. 예컨대, 관통 홀(H1)이 제1 반도체 칩(200)의 중심에 대응하는 다층 기판(100)의 부분에 형성되는 경우, 제1 칩 패드(220)도 제1 반도체 칩(200)의 중심 부분에 배치될 수 있다.
제1 반도체 칩(200)의 제1 칩 패드(220)와 제2 반도체 칩(300)의 제2 칩 패드(320)가 하나의 열로 배치되고 있지마, 제1 칩 패드(220)와 제2 칩 패드(320)의 배치 구조가 이에 한정되는 것은 아니다. 예컨대, 제1 칩 패드(220)와 제2 칩 패드(320)는 2열 이상으로 배치될 수도 있다.
도 2 내지 도 5는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다. 설명의 편의를 위해 도 1a에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 2를 참조하면, 본 실시예의 반도체 패키지(1000a)는 하부 배선층(120) 및 상부 배선층(130) 상에 별도의 패드가 배치된다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 관통 범프(250)가 배치되는 하부 배선층(120)의 상면 상에는 하부 패드(124)가 형성되고 외부 접속 부재(600)가 배치되는 하부 배선층(120)의 하면 상에는 접속 패드(122)가 배치될 수 있다. 또한, 상부 범프(350)가 배치되는 상부 배선층(130)의 상면 상에 상부 패드(132)가 배치될 수 있다.
하부 패드(124), 접속 패드(122) 및 상부 패드(132)는 알루미늄(Al)이나 구리(Cu) 등의 메탈로 형성될 수 있다. 그러나 패드의 재질이 그에 한정되는 것은 아니다. 또한, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)는 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)는 도금 또는 증착 방법을 통해 구리로 형성될 수 있다.
한편, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)의 수평 단면적은 각각이 결합하는 관통 범프(250), 외부 접속 부재(600) 및 상부 범프(350)의 수평 단면적보다 클 수 있다. 그러나 경우에 따라, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)의 수평 단면적은 각각이 결합하는 관통 범프(250), 외부 접속 부재(600) 및 상부 범프(350)의 수평 단면적과 동일하거나 작을 수 있다. 예컨대, 하부 패드(124)는 관통 홀(H1)의 수평 단면적의 사이즈에 맞도록 형성되고, 그에 따라, 하부 패드(124)의 수평 단면적은 관통 범프(250)의 수평 단면적과 실질적으로 동일할 수 있다.
하부 패드(124), 접속 패드(122) 및 상부 패드(132)는 예컨대, 수 ㎛ 정도의 두께로 형성될 수 있고, 100*100㎛2 이하의 넓이로 형성될 수 있다. 그러나, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)의 사이즈가 상기 수치들에 한정되는 것은 아니다. 즉, 하부 패드(124), 접속 패드(122) 및 상부 패드(132)는 결합하는 관통 범프(250), 외부 접속 부재(600) 및 상부 범프(350)의 사이즈에 따라 다양한 사이즈로 형성될 수 있다.
도 3을 참조하면, 본 실시예의 반도체 패키지(1000b)는 다층 기판(100a)이 세 개의 배선층을 포함한다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 다층 기판(100a)은 중심 절연층(110), 제1 하부 배선층(120), 상부 배선층(130), 하부 절연층(150) 및 제2 하부 배선층(170)을 포함할 수 있다. 여기서, 제1 하부 배선층(120)은 도 1a의 반도체 패키지(1000)에서 하부 배선층(120)에 대응할 수 있다.
하부 절연층(150)은 제1 하부 배선층(120)의 하면으로 배치될 수 있다. 이러한 하부 절연층(150)은 예컨대, 프레프레그(Prepreg)를 통해 형성될 수 있다. 프레프레그는 성형 되기 전의 유리 섬유 등에 열경화성 수지를 침투시켜 B-stage(수지의 반경화 상태)까지 경화시킨 시트(sheet) 모양의 재료를 의미한다.
제2 하부 배선층(170)은 하부 절연층(150)의 하면 상으로 배치될 수 있다. 이러한 제2 하부 배선층(170)은 하부 절연층(150) 상에 동박을 붙이고 상기 동박을 패터닝하여 형성할 수 있다. 제1 하부 배선층(120)과 제2 하부 배선층(170)은 내부 배선(미도시)을 통해 전기적으로 연결될 수 있다. 예컨대, 상기 내부 배선은 하부 절연층(150)을 관통하여 제1 하부 배선층(120)과 제2 하부 배선층(170)을 연결하는 구조를 가질 수 있다.
또한, 제2 하부 배선층(170)은 내부 배선을 통해 상부 배선층(130)에도 전기적으로 연결될 수도 있다. 제2 하부 배선층(170)이 상부 배선층(130)에 연결되는 경우에, 상기 내부 배선은 중심 절연층(110), 제1 하부 배선층(120) 및 하부 절연층(150)을 관통하여 형성될 수 있다. 내부 배선에 대해서는 도 20a 내지 도 20d의 설명 부분에서 좀더 상세히 기술한다.
한편, 도 1a의 반도체 패키지(1000)와 달리 외부 접속 부재(600)는 하부 보호층(142)을 관통하여 제2 하부 배선층(170)에 물리적 및/또는 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000b)에서 다층 기판(100a)이 하부 절연층(150)과 제2 하부 배선층(170) 더 포함하는 구조를 가졌지만, 다층 기판의 구조가 그에 한정되는 것은 아니다. 예컨대, 다층 기판(100a)은 프레프레그를 이용하여 2개 이상의 하부 절연층들을 형성할 수 있고, 또한 그러한 하부 절연층들 각각에 동박을 입혀 패터닝함으로써 2개 이상의 추가 배선층들이 형성되도록 할 수 있다.
일반적으로 반도체 패키지에서 적층되는 반도체 칩의 개수가 증가할수록 그에 대한 배선 연결들이 복잡해지고, 또한 지지 기판, 즉 다층 기판의 배선층이 증가할 수 있다. 본 실시예의 반도체 패키지에서는 적층되는 반도체 칩의 개수에 대응하여 다층 기판의 배선층 수를 증가시켜 복잡한 배선 연결 관계에 대응하도록 할 수 있다.
도 4를 참조하면, 본 실시예의 반도체 패키지(1000c)는 밀봉재(500a)가 제2 반도체 칩(300)의 상면, 즉 제2 면(S2)이 노출되도록 제1 및 제2 반도체 칩(200, 300)을 밀봉한다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다.
참고로, 제2 반도체 칩(300)의 제2 면(S2)은 제2 칩 패드(320)가 형성된 제1 면(S1), 즉 활성면에 반대되는 면으로서 비활성면일 수 있다. 따라서, 제2 반도체 칩(300)의 제2 면(S2)이 외부로 노출되더라도 제2 반도체 칩(300) 내부의 소자들에 아무런 영향을 끼치지 않을 수 있다.
본 실시예의 반도체 패키지(1000c)에서는 밀봉재(500a)의 두께를 매우 얇게 형성하여 제2 반도체 칩(300)의 상면이 노출되도록 할 수 있다. 예컨대, 제1 및 제2 반도체 칩(200, 300)의 측면과 상면을 덮도록 밀봉재를 형성한 후에, 제2 반도체 칩(300)의 상면이 노출되도록 밀봉재의 상부 부분을 그라인딩을 통해 제거함으로써, 본 실시예의 반도체 패키지(1000c)를 구현할 수 있다. 이와 같이, 제2 반도체 칩(300)의 상면이 노출된 구조의 반도체 패키지(1000c)는 얇은 밀봉재의 두께에 기인하여 패키지 전체 두께가 매우 얇게 될 수 있고, 그에 따라, 초박형의 반도체 패키지 구현에 기여할 수 있다.
도 5를 참조하면, 본 실시예의 반도체 패키지(1000d)는 제1 반도체 칩(200)과 다층 기판(100) 사이, 그리고 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이에 접착 매개체가 없다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다.
도 1a의 반도체 패키지(1000)에서 제1 반도체 칩(200)은 다층 기판(100)의 상부 보호층(144) 상에 DAF나 액상 접착제와 같은 접착 매개체(160)가 형성되고, 그러한 접착 매개체(160)를 통해 제1 반도체 칩(200)이 다층 기판(100) 상에 접착 고정된다. 또한, 제2 반도체 칩(300) 역시 접착 매개체(260)를 통해 제1 반도체 칩(200)에 접착 고정된다.
그러나 본 실시예의 반도체 패키지(1000d)에서는 접착 매개체가 형성되지 않는다. 다시 말해서, 제1 반도체 칩(200)은 다층 기판(100)의 상부 보호층(144) 상에 접착 매개체(160) 없이 바로 적층될 수 있다. 이러한 제1 반도체 칩(200)은 관통 범프(250)가 하부 배선층(120)과 결합함으로써, 다층 기판(100)에 일차적으로 고정되고, 차후에 밀봉재(500)에 의해 밀봉됨으로써, 다층 기판(100)에 견고하게 고정될 수 있다.
한편, 제2 반도체 칩(300)도 제1 반도체 칩(200) 상에 접착 매개체(260) 없이 바로 적층될 수 있다. 이러한 제2 반도체 칩(300)은 상부 범프(350)가 상부 배선층(130)과 결합함으로써, 제1 반도체 칩(200)에 일차적으로 고정되고, 차후에 밀봉재(500)에 의해 밀봉됨으로써, 제1 반도체 칩(200)에 견고하게 고정될 수 있다.
덧붙여, 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이에 접착 매개체(260)가 없더라도 상부 범프(350) 결합 중에, 그리고 밀봉재를 형성하는 몰딩 공정 중에 가해지는 열과 압력 등에 기인하여 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이에 열 압착에 의한 결합이 이루어질 수 있다.
참고로, 도 1a의 반도체 패키지(1000)에서도 관통 범프(250)의 결합, 상부 범프(350)의 결합, 그리고 밀봉재에 의한 밀봉에 의해 제1 반도체 칩(200)의 다층 기판(100)으로의 결합과 제2 반도체 칩(300)의 제1 반도체 칩(200)으로의 결합이 좀더 견고해 질 수 있음은 물론이다.
본 실시예의 반도체 패키지(1000d)에서, 제1 반도체 칩(200)과 다층 기판(100) 사이와 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이 둘 다에 접착 매개체(260)가 형성되지 않고 있지만, 둘 중 어느 하나에 접착 매개체(260)가 형성되도록 할 수도 있다. 예컨대, 일반적으로 자주 이용하는 DAF가 제1 반도체 칩(200)의 상면, 즉 제1 칩 패드(220)가 형성된 제1 면(S1)에 반대되는 제2 면(S2) 상에 붙어있고, 그러한 DAF를 접착 매개체(260)로 하여 제2 반도체 칩(300)을 제1 반도체 칩(200) 상에 접착 고정할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도들이다. 설명의 편의를 위해 도 1a 내지 도 5에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 6a를 참조하면, 본 실시예의 반도체 패키지(1000e)는 도 1a의 반도체 패키지(1000)와는 달리 3개의 반도체 칩을 포함할 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000e)는 다층 기판(100), 제1 반도체 칩(200), 제2 반도체 칩(300), 제3 반도체 칩(400), 밀봉재(500) 및 외부 접속 부재(600)를 포함할 수 있다.
제1 반도체 칩(200), 제2 반도체 칩(300), 밀봉재(500) 그리고 외부 접속 부재(600)는 도 1a의 반도체 패키지(1000)에서 설명한 바와 같을 수 있다. 다만, 밀봉재(500)는 제1 내지 3 반도체 칩(200, 300, 400)을 밀봉할 수 있다.
다층 기판(100) 경우, 도시된 같이 2 개의 배선층, 즉 하부 배선층(120)과 상부 배선층(130)을 포함할 수도 있다. 그러나, 다층 기판(100)은 도 3의 반도체 패키지(1000b)에서와 같이 3개의 배선층을 포함할 수도 있다. 또한, 다층 기판(100)은 중심 절연층(110) 내부에 내부 배선층(미도시)이 배치되는 형태로 3개의 배선층을 포함하는 구조를 가질 수도 있다.
제3 반도체 칩(400)은 제1 반도체 칩(200)이나 제2 반도체 칩(300)과 같이 메모리 칩 또는 비메모리 칩일 수 있다. 경우에 따라, 제1 및 제2 반도체 칩(200, 300)은 메모리 칩이고 제3 반도체 칩(400)은 비메모리 칩일 수 있다.
제3 반도체 칩(400)은 와이어 본딩 방법을 통해 다층 기판(100)에 연결될 수 있다. 그에 따라, 제3 반도체 칩(400)의 제3 칩 패드(420)가 다층 기판(100)의 본딩 패드(126)에 금속 와이어(440)를 통해 연결될 수 있다. 금속 와이어(440)는 예컨대, 금(Au), 알루미늄(Al), 구리 등으로 형성될 수 있다.
제3 반도체 칩(400)이 와이어 본딩 방법을 통해 다층 기판(100)에 연결되기 때문에, 제3 반도체 칩(400)은 제3 칩 패드(420)가 형성된 제1 면(S1)이 상부를 향하도록 제2 반도체 칩(300) 상에 적층될 수 있다. 즉, 제3 반도체 칩(400)은 상기 제1 면(S1)에 반대되는 비활성면인 제2 면(S2)이 제2 반도체 칩(300)과 접착 매개체(360)를 통해 접착 고정되도록 적층될 수 있다.
제3 반도체 칩(400)은 제2 반도체 칩(300)으로부터 왼쪽으로 돌출되도록 옵셋 구조로 적층될 수 있다. 제2 반도체 칩(300)을 기준으로 제3 반도체 칩(400)의 돌출 정도는 제1 반도체 칩(200)보다 작을 수 있다. 만약, 제3 반도체 칩(400)이 제1 반도체 칩(200)보다 더 돌출되면, 와이어 본딩을 위한 더 넓은 공간이 요구될 수 있다. 그러나 제3 반도체 칩(400)이 제1 반도체 칩(200)보다 더 돌출되는 구조가 배제되는 것은 아니다. 제3 반도체 칩(400)은 제2 반도체 칩(300) 상에서 다양한 구조로 적층될 수 있는데 그에 대해서는 도 6b 및 도 6c 부분에서 좀더 상세히 기술한다.
제3 반도체 칩(400)과의 와이어 본딩을 위해 상부 배선층(130) 상에는 본딩 패드(126)가 형성될 수 있다. 이러한 본딩 패드(126)는 금속 물질로 형성되고 상부 배선층(130)과 전기적으로 연결될 수 있다. 본딩 패드(126)는 상부 배선층(130)과 연결된 내부 배선(미도시) 및 하부 배선층(120)을 통해 외부 접속 부재(600)로 연결됨으로써, 제3 반도체 칩(400)을 외부 접속 부재(600)로 전기적으로 연결할 수 있다.
본 실시예의 반도체 패키지(1000e)는 와이어 본딩 방법을 이용하여 제3 반도체 칩(400)을 더 적층할 수 있고, 그에 따라 대용량의 반도체 패키지를 구현할 수 있도록 한다. 본 실시예의 반도체 패키지(1000e)에서, 제2 반도체 칩(300) 상에 하나의 반도체 칩, 예컨대 제3 반도체 칩만을 와이어 본딩 방법을 통해 적층하고 있으나, 이에 한하지 않고 2개 이상의 반도체 칩을 와이어 본딩을 통해 적층할 수 있다. 한편, 2개 이상의 반도체 칩을 와이어 본딩을 통해 적층하는 경우에, 와이어 본딩을 위한 공간을 최소화하기 위하여 반도체 칩들은 지그재그 구조나 계단 구조 등 다양한 구조로 적층될 수 있다.
도 6b를 참조하면, 도시된 바와 같이 제1 내지 제3 반도체 칩(200, 300, 400)은 지그재그 구조로 적층될 수 있다. 즉, 제1 반도체 칩(200) 및 제3 반도체 칩(400)은 제2 반도체 칩(300)을 기준으로 왼쪽으로 돌출될 수 있다. 한편, 전술한 바와 같이 제3 반도체 칩(400)은 제1 반도체 칩(200)에 비해 제2 반도체 칩(300)으로부터 돌출 정도가 더 작을 수 있다. 도 6b에서, 점선의 직선은 제1 반도체 칩(200)의 오른쪽 일면을 의미하고, 일점 쇄선의 직선은 제2 반도체 칩(300)의 왼쪽 일면을 의미한다.
제3 반도체 칩(400)의 제3 칩 패드(420)는 제1 반도체 칩(200)의 제1 칩 패드(220)와 유사하게 왼쪽 일면을 따라 배치될 수 있다. 또한, 제3 칩 패드(420)는 도시된 바와 같이 제1 칩 패드(220) 또는 제2 반도체 칩(300)의 제2 칩 패드(320)보다 작은 사이즈를 가질 수 있다. 그러나 제3 칩 패드(420)의 사이즈가 그에 한정되는 것은 아니다. 예컨대, 제3 칩 패드(420)는 제1 칩 패드(220) 또는 제2 칩 패드(320)와 동일하거나 클 수도 있다.
제1 칩 패드(220), 제2 칩 패드(320) 및 제3 칩 패드(420)는 모두 동일 개수로 형성되거나, 또는 적어도 하나가 다른 개수로 형성될 수 있다. 예컨대, 제1 칩 패드(220), 제2 칩 패드(320) 및 제3 칩 패드(420)는 대응하는 각각의 반도체 칩 내에 형성된 소자들의 개수나 기능들에 따라 다양한 개수로 형성될 수 있다. 그에 따라, 동일한 칩인 경우에 동일한 개수의 칩 패드를 포함할 수 있지만, 다른 칩인 경우에는 다른 개수의 칩 패드를 포함할 수 있다.
도 6c를 참조하면, 도 6b의 반도체 패키지(1000e)의 반도체 칩들의 적층 구조와 달리 본 실시예에서의 반도체 칩들의 적층 구조는 제3 반도체 칩(400)의 장축이 제1 반도체 칩(200) 또는 제2 반도체 칩(300)의 장축과 수직으로 엇갈리는 구조를 가질 수 있다. 다시 말해서, 도 6b의 반도체 패키지(1000e)에서 제1 내지 제3 반도체 칩(200, 300, 400)은 장축이 모두 동일 방향을 향하도록 적층 될 수 있다. 그러나 본 실시예에서, 제1 및 제2 반도체 칩(200, 300)은 장축이 x 방향을 향하는 반면, 제3 반도체 칩(400)은 장축이 y 방향을 향할 수 있다.
도 6c에서, 점선의 직선은 제1 반도체 칩(200)의 오른쪽 일면을 의미한다. 한편, 제2 반도체 칩(300)의 왼쪽 일면은 제3 반도체 칩(400)의 왼쪽 측면과 일치한다. 물론, 제2 반도체 칩(300)의 왼쪽 일면과 제3 반도체 칩(400)의 왼쪽 측면이 일치하지 않을 수도 있다.
제3 반도체 칩(400)의 장축이 제1 및 제2 반도체 칩(200, 300)의 장축과 다른 방향으로 적층됨으로써, 제3 반도체 칩(400)의 제3 칩 패드(420)는 하부 쪽(-y방향) 일면을 따라 배치될 수 있다. 제3 칩 패드(420)의 배치는 와이어 본딩 공간을 고려하여 적절하게 배치될 수 있다. 예컨대, 제3 칩 패드(420)는 상부 쪽(y 방향) 일면을 따라 배치될 수 있다.
도 6c에서, 제3 반도체 칩(400)의 하부 쪽 일면이 제1 반도체 칩(200) 또는 제2 반도체 칩(300)의 측면과 일치한다. 그러나 제3 반도체 칩(400)의 하부 쪽 일면이 제1 반도체 칩(200) 또는 제2 반도체 칩(300)의 측면과 일치하지 않을 수도 있다. 예컨대, 제3 반도체 칩(400)의 하부 쪽 일면이 하부 쪽으로 돌출됨으로써, 제3 반도체 칩(400)은 상하 양 방향으로 돌출된 구조를 가질 수 있다.
한편, 실시예에서의 반도체 칩들의 적층 구조에서 제3 반도체 칩(400)의 장축이 제1 및 제2 반도체 칩(200, 300)의 장축과 수직으로 엇갈리도록 제3 반도체 칩(400)이 배치될 수 있다. 그러나 그에 한하지 않고, 제3 반도체 칩(400)은 장축이 제1 및 제2 반도체 칩(200, 300)의 장축과 예각을 가지고 엇갈리도록 배치될 수도 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지들에 대한 단면도들이다. 설명의 편의를 위해, 도 1a 내지 도 6c에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예의 반도체 패키지(1000f)는 제3 반도체 칩(400a)이 플립-칩 본딩 방법으로 다층 기판(100)에 연결된다는 점에서, 도 6a의 반도체 패키지(1000e)와 다를 수 있다. 구체적으로, 제3 반도체 칩(400a)은 제3 칩 패드(420a)가 배치된 제1 면(S1)이 다층 기판(100)을 향하도록 접착 매개체(360)를 통해 제2 반도체 칩(300) 상에 적층될 수 있다. 또한, 제3 반도체 칩(400a)의 제3 칩 패드(420a)는 매개 범프(450)를 통해 상부 배선층(130)에 연결될 수 있다.
매개 범프(450)는 금속 필러(452) 및 솔더(454)를 포함할 수 있다. 이러한 매개 범프(450)의 금속 필러(452) 및 솔더(454)는 도 1a의 반도체 패키지(1000)에서 상부 범프(350)의 금속 필러(352)와 솔더(354)에 대해 설명한 바와 같다. 다만, 매개 범프(450)는 제1 반도체 칩(200)과 제2 반도체 칩(300)의 두께의 합에 대응하는 제3 두께(D3)를 가질 수 있고, 그에 따라, 매개 범프(450)는 제3 칩 패드(420a)를 상부 배선층(130)에 바로 연결할 수 있다.
한편, 매개 범프(450)의 제3 두께(D3)가 제1 반도체 칩(200)과 제2 반도체 칩(300)의 두께의 합에 대응하기 위하여, 금속 필러(452)의 두께가 관통 범프(250)의 금속 필러(252) 또는 상부 범프(350)의 금속 필러(352)의 두께 비해 상당히 두꺼울 수 있다. 이와 같이 두꺼운 매개 범프(450)의 금속 필러(452)를 형성하기 위하여 증착 방법이 이용될 수 있다. 그러나 도금 방법이 배제되는 것은 아니다.
본 실시예의 반도체 패키지(1000f)에서 제3 반도체 칩(400a)은 제1 및 제2 반도체 칩(200, 300)과 마찬가지로 플립-칩 본딩으로 다층 기판(100)에 연결될 수 있다. 그에 따라, 와이어 본딩을 위한 공간이 불필요하고, 따라서 반도체 패키지 사이즈 감소에 기여할 수 있다. 한편, 본 실시예의 반도체 패키지(1000f)에서 하나의 반도체 칩, 즉 제3 반도체 칩(400a)만이 적층되었지만 이에 한하지 않고 2개 이상의 추가 반도체 칩이 적층될 수도 있다. 한편, 2개의 이상의 추가 반도체 칩이 적층되는 경우에 플립-칩 본딩 방법과 함께 와이어 본딩 방법이 복합적으로 이용될 수도 있다.
한편, 본 실시예의 반도체 패키지(1000f)에서 제1 내지 제3 반도체 칩(200 300, 400a)은 장축이 모두 동일 방향을 향하도록 적층되었지만, 도 6c에서와 같이 제3 반도체 칩(400a)은 장축이 제1 및 제2 반도체 칩(200, 300)의 장축과 수직으로 엇갈리도록 배치될 수도 있다. 또한, 2개 이상의 추가 반도체 칩이 적층되는 경우에는, 반도체 패키지의 전체 사이즈를 고려하여 적절한 장축의 방향 및 돌출 정도를 가지고 적층될 수 있다.
도 8을 참조하면, 본 실시예의 반도체 패키지(1000g)는 매개 범프(450a)가 2중 솔더(454a)를 포함한다는 점에서, 도 7의 반도체 패키지(1000f)와 다를 수 있다. 구체적으로, 매개 범프(450a)는 금속 필러(452a)와 2중 솔더(454a)를 포함할 수 있다. 2중 솔더(454a)는 2개의 솔더가 적층되어 형성될 수 있다. 이러한 2중 솔더(454a)는 금속 필러(452a) 상으로 형성된 초기 솔더와 상부 배선층(130) 상에 형성된 상부 솔더가 플립-칩 본딩 공정 중에 결합함으로써 형성될 수 있다. 그러나 2중 솔더(454a)가 처음부터 금속 필러(452a) 상에 형성되는 것을 배제하는 것은 아니다.
2중 솔더(454a)의 두께는 도 7의 반도체 패키지(1000f)에서의 매개 범프(450)의 솔더(454)의 두께보다 2배 가까이 클 수 있다. 그에 따라, 매개 범프(450a)의 금속 필러(452a)는 도 7의 반도체 패키지(1000f)에서의 매개 범프(450)의 금속 필러(452)보다 매우 작은 두께로 형성될 수 있다. 한편, 매개 범프(450a)의 전체 두께는 7의 반도체 패키지(1000f)에서의 매개 범프(450)의 두께인 제3 두께(D3)와 동일할 수 있다.
그 외, 제2 반도체 칩(300) 상에 적층되는 추가 반도체 칩의 개수나 적층 방향, 와이어 본딩 방법을 복합하는 것 등은 도 7의 반도체 패키지(1000f)에 대해서 설명한 바와 같다.
도 9a 및 도 9b는 도 7 또는 도 8의 반도체 패키지에서, 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도들이다. 설명의 편의를 위해, 도 7 또는 도 8에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 9a를 참조하면, 도 7 또는 도 8의 반도체 패키지(1000f, 1000g)는 장축이 모두 동일한 방향으로 계단 형태로 적층될 수 있다. 그에 따라, 가장 왼쪽에 돌출된 것이 제1 반도체 칩(200)이고, 중간 부분의 것이 제2 반도체 칩(300)이며, 가장 오른쪽으로 돌출된 것이 제3 반도체 칩(400)일 수 있다. 여기서, 점선의 직선은 제1 반도체 칩(200)의 오른쪽 일면을 의미하고, 일점 쇄선의 직선은 제2 반도체 칩(300)의 오른쪽 일면을 의미한다.
제1 내지 제3 반도체 칩(200, 300, 400)의 제1 내지 제3 칩 패드(220, 320, 420)는 모두 동일한 사이즈 및 개수를 가질 수 있다. 그러나 제1 내지 제3 칩 패드(220, 320, 420)의 사이즈나 개수는 해당 반도체 칩 내에 형성된 소자들의 개수나 기능들에 따라 달라질 수 있다. 예컨대, 제1 내지 제3 칩 패드(220, 320, 420) 중 적어도 하나의 칩 패드의 개수가 다른 칩 패드들과 다르거나 또는 적어도 하나의 칩 패드의 사이즈가 다른 칩 패드들과 다를 수 있다.
한편, 제1 칩 패드(220)는 제1 반도체 칩(200)의 왼쪽 일면을 따라 배치되고, 제2 칩 패드(320)는 제2 반도체 칩(300)의 오른쪽 일면을 따라 배치되며, 제3 칩 패드(420)는 제3 반도체 칩(400)의 오른쪽 일면을 따라 배치될 수 있다. 제2 칩 패드 및 제3 칩 패드(220, 320)는 다층 기판(100)과의 플립-칩 본딩을 위해 노출된 오른쪽 일면으로 배치되어야 한다. 그러나 제1 칩 패드(220)의 경우는 왼쪽 일면에 제한되는 것은 아니다. 예컨대, 제1 칩 패드(220)의 배치 위치는 다층 기판(100)에 형성되는 관통 홀(H1)의 위치에 다양하게 달라질 수 있다.
도 9b를 참조하면, 도 9a의 반도체 칩들의 적층 구조와 달리 본 실시예에서 제3 반도체 칩(400a)은 장축이 제1 및 제2 반도체 칩(200, 300)의 장축과 수직으로 엇갈리도록 배치될 수 있다. 즉, 제1 및 제2 반도체 칩(200, 300)의 장축은 x 방향을 향하고, 제3 반도체 칩(400a)의 장축은 y 방향을 향하도록 배치될 수 있다. 그에 따라, 본 실시예의 반도체 칩들의 적층 구조는 도 6c의 반도체 칩들의 적층 구조와 유사할 수 있다.
다만, 도 6c의 반도체 칩들의 적층 구조에서 제3 반도체 칩(400)은 제3 칩 패드(420)가 형성된 제1 면(S1)이 상부를 향하도록 적층되었지만, 본 실시예에서는 제3 반도체 칩(400a)의 제1 면(S1)이 다층 기판(100)을 향하도록 적층될 수 있다. 그에 따라, 도 6c의 제3 반도체 칩(400)과 달리 본 실시예에서는 제3 칩 패드(420a)가 점선의 작은 사각형들로 표시되고 있다. 여기서, 점선의 직선은 제1 반도체 칩(200)의 오른쪽 일면을 의미한다.
본 실시예의 반도체 칩들의 적층 구조와 같이 제3 반도체 칩(400a)의 장축을 제1 및 제2 반도체 칩(200, 300)의 장축과 엇갈려 배치함으로써, 반도체 패키지의 공간 활용도를 높여 전체 반도체 패키지의 사이즈를 줄이는데 기여할 수 있다. 한편, 제3 반도체 칩(400a)도 플립-칩 본딩으로 적층된다는 점을 고려하여, 제3 반도체 칩(400a)의 어느 일면은 돌출되도록 배치되어야 하고 그러한 돌출 부분으로 제3 칩 패드(420a)가 되어야 함은 물론이다. 예컨대, 본 실시예에서, 제3 칩 패드(420a)는 돌출된 상부 쪽(y 방향) 일면을 따라 배치될 수 있다. 덧붙여, 도 6c의 반도체 칩들의 적층 구조에서 언급한 바와 같이, 제3 반도체 칩(400a)의 장축과 제1 및 제2 반도체 칩(200, 300)의 장축이 엇갈리는 각도는 수직에 한하지 않고 예각일 수도 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드와 TSV의 위치 관계를 보여주는 평면도들이다. 설명의 편의를 위해, 도 1a 내지 도 9b에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 10a를 참조하면, 본 실시예의 반도체 패키지(1000h)에서 제3 반도체 칩(400a)은 플립-칩 본딩 방식으로 연결되나 도 7 또는 도 8의 반도체 패키지(1000f, 1000g)와는 전혀 다른 구조를 가질 수 있다. 본 실시예의 반도체 패키지(1000h)에서, 제3 반도체 칩(400a)은 제1 반도체 칩(200a)에 형성된 관통 전극(270)을 매개로 하여 다층 기판(100)에 연결될 수 있다.
구체적으로, 제1 반도체 칩(200a)은 어느 일면, 예컨대 왼쪽 일면을 따라 다수의 관통 전극(270)이 형성될 수 있다. 관통 전극(270)의 하면 및 상면 각각에는 패드들(272, 274)이 형성될 수 있다. 한편, 제3 반도체 칩(400a)은 제2 반도체 칩(300)으로부터 왼쪽으로 돌출되도록 적층되고, 제3 칩 패드(420)는 관통 전극(270)에 대응하도록 왼쪽 일면을 따라 배치될 수 있다. 그에 따라, 제3 칩 패드(420)와 관통 전극(270)의 상면 패드(274)가 매개 범프(450)를 통해 플립-칩 본딩 방식으로 연결될 수 있다.
매개 범프(450)는 앞서 도 7 또는 도 8에서의 반도체 패키지(1000f, 1000g)에서 설명한 바와 같이 금속 필러(452)와 솔더(454)를 포함할 수 있다. 다만, 매개 범프(450)는 제2 반도체 칩(300)의 두께에 대응하는 제4 두께(D4)를 가질 수 있다. 만약, 제1 반도체 칩(200a)와 제2 반도체 칩(300)의 두께가 동일한 경우, 매개 범프(450)와 상부 범프(350)의 두께는 거의 동일할 수 있다.
한편, 관통 전극(270)에 대응하여 다층 기판(100)에 다수의 관통 홀(H1')이 형성되어 있고, 그러한 관통 홀(H')에 배치되는 관통 범프(250a)로 관통 전극(270)이 연결될 수 있다. 관통 범프(250a) 역시 금속 필러(252a)와 솔더(254a)를 포함할 수 있다. 관통 범프(250a)의 재질이나 사이즈 등은 도 1a의 반도체 패키지(1000)의 관통 범프(250)에 대해 설명한 바와 같다.
도시하지는 않았지만, 제1 반도체 칩(200a)의 제1 칩 패드(220)는 관통 전극(270)의 주변으로 배치될 수 있고, 또한 제1 칩 패드(220)에 연결되는 관통 범프(250)도 관통 전극(270)에 연결되는 관통 범프(250a)의 주변에 배치될 수 있다. 이러한 제1 칩 패드(220)와 관통 전극(270)의 배치 위치에 대해서는 도 10b 및 도 10c에서 좀더 상세히 기술한다.
본 실시예의 반도체 패키지(1000h)에서, 제3 반도체 칩(400a)은 제1 반도체 칩(200a)에 형성된 관통 전극(270)을 이용하여 플립-칩 본딩 방식으로 연결될 수 있다. 또한, 그 구조상 제3 반도체 칩(400a)은 제2 반도체 칩(300)으로부터 왼쪽으로 돌출되어 제1 반도체 칩(200a)과 거의 같은 위치에 배치될 수 있다. 그에 따라, 반도체 패키지(1000h)의 수평 단면적은 거의 도 1a의 반도체 패키지(1000a)와 동일할 수 있다. 결국, 본 실시예의 반도체 패키지(1000h)는 대용량의 반도체 패키지를 구현함과 동시에 반도체 패키지의 사이즈를 축소하는 데에 크게 기여할 수 있다.
도 10b를 참조하면, 제1 반도체 칩(200a)에는 관통 전극(270)과 제1 칩 패드(220)가 함께 형성될 수 있다. 도 10a에서 실선의 원은 제1 반도체 칩(200a)의 상면으로 노출되는 관통 전극(270) 또는 상면 패드(274)를 의미하고, 점선의 사각형은 제1 반도체 칩(200a)의 하면으로 배치되는 제1 칩 패드(220)를 의미한다. 본 실시예에서, 관통 전극(270)과 제1 칩 패드(220)는 제1 반도체 칩(200a)의 어느 일면, 예컨대 왼쪽 일면을 따라 배치될 수 있고, 또한 서로 번갈아 배치될 수 있다.
다만, 이러한 배치 구조는 제3 반도체 칩(400a)과 제1 반도체 칩(200a)에 배치되는 제3 칩 패드(420) 및 제1 칩 패드(220)의 개수가 비교적 작을 때 적당하다고 할 수 있겠다. 왜냐하면, 제3 칩 패드(420) 및 제1 칩 패드(220)의 개수가 많은 경우에는 그에 대응하여 관통 전극(270)과 제1 칩 패드(220)를 일렬로 배치하기가 힘들기 때문이다. 따라서, 제3 칩 패드(420) 및 제1 칩 패드(220)의 개수가 많은 경우에는 이하의 도 10c의 배치구조를 채용할 수 있다.
도 10c를 참조하면, 본 실시예에서 관통 전극(270)과 제1 칩 패드(220)는 제1 반도체 칩(200b)에서 각각 자신의 열을 따라 배치될 수 있다. 도 10c에서 관통 전극(270)과 제1 칩 패드(220)가 동일한 개수로 각 열에서 동일한 간격으로 배열되고 있는 것으로 도시되고 있지만, 관통 전극(270)과 제1 칩 패드(220)의 개수나 배치 위치가 이에 한정되는 것은 아니다. 예컨대, 관통 전극(270)과 제1 칩 패드(220)의 개수가 서로 다를 수 있고, 또한 그 배열 위치 및 간격도 서로 다를 수 있음은 물론이다.
한편, 관통 전극(270)의 배치 위치는 제3 반도체 칩(400a)의 제3 칩 패드(420)의 배치 위치에 따라 제1 반도체 칩(200b)의 왼쪽 일면을 따라 배치되나, 제1 반도체 칩(200b)의 제1 칩 패드(220)의 배치 위치는 제1 반도체 칩(200b)의 왼쪽 일면에 한정되는 것은 아니다. 즉, 다층 기판(100)의 관통 홀(H1)의 배치 위치가 제한되지 않는 한, 제1 칩 패드(220)는 제1 반도체 칩(200b)의 어느 곳에도 배치될 수 있다. 예컨대, 제1 칩 패드(220)는 제1 반도체 칩(200b)의 중앙 부분을 따라, 또는 상부 및/또는 하부 쪽 일면을 따라 배치될 수 있다. 또한, 제1 칩 패드(220)는 관통 전극(270)에 대향하도록 오른쪽 일면을 따라 배치될 수도 있다.
본 실시예의 반도체 패키지(1000h)에서, 제1 반도체 칩(200a)에 형성되는 관통 전극(270)과 제1 칩 패드(220)의 배치 위치는 제3 반도체 칩(400a)과 제1 반도체 칩(200a) 내의 소자들의 위치와 기능들을 고려하여 적절하게 결정될 수 있다.
도 11 내지 도 15는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다. 설명의 편의를 위해, 도 1a 내지 도 10c에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 11을 참조하면, 본 실시예의 반도체 패키지(2000)는 제1 반도체 칩(200), 제2 반도체 칩(300), 상부 절연층(180), 보호층(185), 배선층(190), 밀봉재(500), 및 외부 접속 부재(600)를 포함할 수 있다.
제1 반도체 칩(200) 및 제2 반도체 칩(300)의 종류나 특성은 도 1a의 반도체 패키지(1000)에서 전술한 바와 같다. 한편, 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 적층 방향은 도 1a의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 제1 반도체 칩(200)은 제1 칩 패드(220)가 형성된 제1 면(S1)이 상방을 향하도록 배치되며, 그러한 제1 반도체 칩(200)의 제1 면(S1) 상으로 제2 반도체 칩(300)이 적층될 수 있다. 제2 반도체 칩(300) 역시 제2 칩 패드(320)가 형성된 제1 면(S1)이 상방을 향하도록 제1 반도체 칩(200) 상에 적층될 수 있다. 즉, 제1 반도체 칩(200)의 제1 면(S1) 상으로 제2 반도체 칩(300)의 제2 면(S2)이 접착 매개체(360)를 통해 접착 고정되어 적층될 수 있다.
밀봉재(500)의 재질 등은 도 1a의 반도체 패키지(1000)에서 전술한 바와 같다. 다만, 제1 반도체 칩(200) 및 제2 반도체 칩(300)이 다층 기판과 같은 지지 부재 상에 적층되는 구조가 아니므로, 밀봉재(500)는 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면과 제2 면만을 밀봉하고, 지지 부재 상면을 덮지는 않는다. 대신, 밀봉재(500)의 상면은 상부 절연층(180)에 접할 수 있다.
상부 절연층(180)은 제2 반도체 칩(300)의 제1 면(S1) 및 밀봉재(500)의 상면 상으로 형성될 수 있다. 상부 절연층(180)은 절연성 물질로 형성되어 제2 반도체 칩(300)의 제1 면(S1)을 외부의 물리적 및/또는 화학적 손상으로부터 보호하는 기능을 할 수 있다. 예컨대, 상부 절연층(180)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 또한, 상부 절연층(180)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
한편, 상부 절연층(180)에는 제2 반도체 칩(300)의 제2 칩 패드(320)를 노출시키는 다수의 개구부(H2)가 형성될 수 있다. 또한, 제1 반도체 칩(200)의 제1 칩 패드(220)를 노출시키기 위한 다수의 개구부(H2')가 형성될 수 있다. 개구부(H2')의 경우, 상부 절연층(180)을 관통하는 부분과 밀봉재(500)를 관통하는 부분이 함께 개구부(H2')를 구성할 수 있다. 이러한 상부 절연층(180)은 제2 반도체 칩(200)의 제2 칩 패드(320)를 제1 반도체 칩(200)의 제1 칩 패드(220)를 매몰된 구조로 노출시킬 수 있다.
경우에 따라, 제2 반도체 칩(300) 및/또는 제1 반도체 칩(200)의 제1 면(S1) 상으로 별도의 보호층(미도시)이 형성될 수 있고, 그러한 보호층이 제2 칩 패드(320)와 제1 칩 패드(220)를 매몰된 구조로 노출시킬 수도 있다. 제2 반도체 칩(300)과 제1 반도체 칩(200)에 별도의 보호층이 형성되는 경우에는 상부 절연층(180)이 생략될 수도 있다.
배선층(190)이 상부 절연층(180)으로 형성될 수 있다. 구체적으로 배선층(190)은 상부 절연층(180)을 관통하여 개구부(H2, H2')의 하면 및 측면에 형성될 수 있고, 상부 절연층(180) 상면 상에서 연장할 수 있다. 배선층(190)의 두께가 두꺼운 경우 개구부(H2, H2')가 배선층(190)에 의해 완전히 채워질 수도 있다. 배선층(190)은 제1 반도체 칩(200)의 제1 칩 패드(220)과 제2 반도체 칩(300)의 제2 칩 패드(320)에 물리적 및/또는 전기적으로 연결될 수 있다.
한편, 중간 부분의 배선층(190)의 경우 칩 패드로 연결되지 않은 것으로 도시되어 있지만 이는 단면도에 따른 것이고 안쪽 내부로 확장되어 있는 배선층(190) 부분이 칩 패드와 연결될 수 있다. 만약, 상부 절연층(180)이 생략된 경우에는 배선층(190)은 칩 패드로부터 밀봉재(500)의 상면으로 연장될 수 있다. 예컨대, 제2 반도체 칩(300)의 제1 면(S1) 상에 전술한 바와 같이 별도의 보호층이 형성된 경우에, 배선층(190)은 그러한 보호층을 거쳐서 밀봉재(500)의 상면으로 연장될 수 있다.
보호층(185)은 상부 절연층(180)과 배선층(190) 상에 형성되고 배선층(190)의 일부를 노출하는 다수의 개구부(H3)를 구비할 수 있다. 보호층(185)은 예컨대, SR 또는 DFR로 형성될 수 있다. 물론, 산화막이나 질화막 계통의 일반적인 절연막이 배제되는 것은 아니다. 보호층(185)의 개구부(H3) 상으로는 외부 접속 부재(600)가 배치되어 배선층(190)에 물리적 및/또는 전기적으로 연결될 수 있다. 외부 접속 부재(600)는 도 1a의 반도체 패키지(1000)에서 설명한 바와 같다.
본 실시예의 반도체 패키지(2000)는 지지 기판 없이 반도체 칩들만으로 구성된 패키지 구조를 가질 수 있다. 또한, 본 실시예의 반도체 패키지(2000)는 반도체 칩보다 반도체 패키지의 사이즈가 큰 팬-아웃(Fan-out) 구조를 가질 수 있다. 지지 기판을 구비하지 않은 반도체 패키지는 크게 팬-인(Fan-in) 및 팬-아웃 구조로 구별될 수 있다. 여기서, 팬-인 구조는 솔더 볼과 같은 외부 접속 부재가 반도체 칩의 제1 면에 대응하는 부분 내에만 배치됨으로써, 반도체 패키지의 전체 사이즈가 반도체 칩의 사이즈에 대응되는 패키지를 의미할 수 있다. 그에 반해, 팬-아웃 구조는 본 실시예의 반도체 패키지(2000)와 같이 배선층(190)을 통해 반도체 칩의 제1 면으로부터 외곽으로 확대되어 외부 접속 부재가 배치됨으로써, 반도체 패키지의 전체 사이즈가 반도체 칩보다 크게 되는 패키지를 의미할 수 있다.
본 실시예의 반도체 패키지(2000)는 2개의 반도체 칩이 옵셋 구조로 적층되고, 그러한 옵셋 적층 구조에 기인하여 매몰 구조의 패드 및 배선층을 이용하여 외부 접속 부재를 배치함으로써, 팬-아웃 구조의 반도체 패키지를 구현할 수 있다. 팬-아웃 구조의 반도체 패키지의 경우 일반적으로 하나의 반도체 칩을 포함하는 구조를 가졌으나, 본 실시예의 반도체 패키지(2000)의 경우 2개의 반도체 칩이 적층된 패-아웃 구조의 반도체 패키지가 구현될 수 있다.
그에 따라, 본 실시예의 반도체 패키지(2000)는 스몰 폼 팩터를 가지고 단순하고 용이한 공정을 통해 저비용으로 패-아웃 구조의 다층 반도체 패키지를 구현할 수 있다. 또한, 본 실시예의 반도체 패키지(2000)는 배선 구조의 특성에 기인하여, 고속동작이 가능하고, 다수의 반도체 칩이 적층된 구조에 기인하여 대용량에 대한 요구를 충족시킬 수 있다.
도 12를 참조하면, 본 실시예의 반도체 패키지(2000a)는 제1 반도체 칩(200)의 제1 칩 패드(220)와 제2 반도체 칩(300)의 제2 칩 패드(320) 상에 별도의 돌출 패드(252, 352)가 형성된다는 점에서, 도 11의 반도체 패키지(2000)와는 다를 수 있다. 다시 말해서, 제1 칩 패드(220)와 제2 칩 패드(320) 각각의 상부에 필러 구조의 돌출 패드(252, 352)가 형성될 수 있는데, 이러한 돌출 패드(252, 352)는 배선층(190)이 상부 절연층(180) 및/또는 밀봉재(500)의 관통하는 깊이를 줄이는 기능을 할 수 있다.
특히, 제1 반도체 칩(200)의 경우, 제1 칩 패드(220)와 상부 절연층(180)의 상면과의 거리가 멀어, 배선층(190)을 형성할 때 어려움이 발생할 있고, 그에 따라 접촉 불량 등과 같은 배선 불량 문제가 발생할 수 있다. 그러나 본 실시예와 같이 돌출 패드(252, 352)가 제1 및 제2 반도체 칩(200, 300) 상에 미리 형성되고, 밀봉재(500)에 의해 밀봉된 후 상부 절연층(180)이 형성됨으로써, 상부 절연층(180)의 상면으로부터 돌출 패드(252, 352) 사이가 비교적 가깝게 될 수 있다. 그에 따라, 배선층(190)의 형성이 용이하고 상기 배선 불량 문제를 효과적으로 해결할 수 있다.
돌출 패드(252, 352)는 솔더 없이 칩 패드 상에 형성된다는 점을 제외하고 도 1a의 반도체 패키지(1000)의 관통 범프(250)나 상부 범프(350)의 금속 필러(252, 352)와 거의 유사할 수 있다. 그에 따라, 돌출 패드(252, 352)는 구리로 형성될 수 있다. 물론, 돌출 패드(252, 352)는 구리에 한정되지 않고, 알루미늄(Al), 니켈(Ni), 금(Au) 또는 이들의 합금 등으로도 형성될 수도 있다. 이러한 돌출 패드(252, 352)는 제1 칩 패드(220) 또는 제2 칩 패드(320) 상에 전해 도금 또는 무전해 도금을 통해 형성될 수 있다. 물론, 증착 방법에 의해 돌출 패드(252, 352)가 형성되는 것이 배제되는 것은 아니다.
도 13을 참조하면, 본 실시예의 반도체 패키지(2000b)는 상부 절연층(180, 182)이 2개 형성되고 또한 배선층(190, 192)도 2개 형성된다는 점에서, 도 11의 반도체 패키지(2000)와 다를 수 있다. 또한, 제2 반도체 칩(300)의 제2 칩 패드(320a)가 중심 부분으로 치우쳐 배치되고 제1 반도체 칩(200)의 제1 칩 패드(220) 상에 돌출 패드(252)가 형성된다는 점도 도 11의 반도체 패키지(2000)와 다를 수 있다.
구체적으로, 제1 상부 절연층(180)이 제2 반도체 칩(300)의 제1 면(S1)과 밀봉재(500) 상에 형성되고, 제1 배선층(190)이 제1 상부 절연층(180)을 관통하여 제1 상부 절연층(180) 상으로 연장하여 형성될 수 있다. 다음, 제2 상부 절연층(182)이 제1 상부 절연층(180)과 제1 배선층(190)을 덮고, 제1 배선층(190)의 소정 부분을 노출시키는 개구부(H4)를 구비하도록 형성될 수 있다. 제2 배선층(192)은 제2 상부 절연층(182)을 관통하여 제2 상부 절연층(182) 상으로 연장하여 형성될 수 있다. 이러한 제2 배선층(192) 상으로 개구부(H3)를 갖는 보호층(185)이 형성되고, 개구부(H3)에 외부 접속 부재(600)가 배치됨으로써, 외부 접속 부재(600)가 제2 배선층(192)에 물리적 및/또는 전기적으로 연결될 수 있다.
한편, 도시된 바와 같이 제1 반도체 칩(200)의 제1 칩 패드(220)로 연결되는 제2 배선층(192)의 경우는 제1 및 제2 상부 절연층(180, 182) 둘 다를 관통하여 돌출 패드(252)에 연결될 수 있다.
본 실시예의 반도체 패키지(2000b)에서는 2개의 상부 절연층(180, 182)과 2개의 배선층(190, 192)을 이용함으로써, 반도체 칩의 칩 패드의 위치와 상관없이 외부 접속 부재(600)의 배치 위치에 대한 넓은 자유도를 제공할 수 있다. 또한, 도 14의 반도체 패키지(2000c)에서와 같이, 반도체 칩의 칩 패드와 외부 접속 부재의 배치 면과의 거리가 비교적 먼 경우에, 2개의 상부 절연층과 2개의 배선층 구조를 이용함으로써, 배선층이 깊게 형성됨에 따라 발생하는 배선 불량 등의 문제를 해결할 수 있다.
도 14를 참조하면, 본 실시예의 반도체 패키지(2000c)는 제1 반도체 칩(200)의 제1 칩 패드(220)가 2개의 배선층(190, 192)을 이용하여 외부 접속 부재(600)로 연결된다는 점에서, 도 11의 반도체 패키지(2000)와 다를 수 있다. 구체적으로, 제1 배선층(190)이 밀봉재(500)를 관통하여 제1 칩 패드(220)와 연결되고 밀봉재(500) 상면 상에서 연장할 수 있다.
상부 절연층(180)은 제2 반도체 칩(300)의 제1 면(S1), 밀봉재(500)의 상면, 그리고 제1 배선층(190)을 덮도록 형성될 수 있고, 제1 배선층(190)의 일부를 노출시키는 개구부(H5)를 구비할 수 있다. 한편, 제2 배선층(192)은 상부 절연층(180)을 관통하여 제2 반도체 칩(300)의 제2 칩 패드(320) 또는 제1 배선층(190)에 연결되고 상부 절연층(180) 상에서 연장할 수 있다. 이러한 제2 배선층(192) 상으로 개구부(H3)를 갖는 보호층(185)이 형성되고, 개구부(H3)에 외부 접속 부재(600)가 배치됨으로써, 외부 접속 부재(600)가 제2 배선층(192)에 물리적 및/또는 전기적으로 연결될 수 있다.
도 11의 반도체 패키지(2000)와 같이 제1 반도체 칩(200)의 제1 칩 패드(220)가 상부 절연층(180) 상면과 상당한 거리를 갖는 경우에, 1개의 배선층(190)만으로는 제1 칩 패드(220)를 외부 접속 부재(600)로 안정적으로 연결하기 힘들 수 있다. 그에 따라, 본 실시예의 반도체 패키지(2000c)에서는, 2개의 배선층(190, 192)을 형성함으로써, 제1 칩 패드(220)와 외부 접속 부재(600) 사이의 연결을 안정적으로 구현할 수 있도록 한다.
도 15를 참조하면, 본 실시예의 반도체 패키지(2000d)는 밀봉재(500a)가 제1 반도체 칩(200)의 제2 면(S2)을 노출하도록 제1 및 제2 반도체 칩(200, 300)을 밀봉한다는 점에서, 도 11의 반도체 패키지(2000)와 다를 수 있다. 즉, 본 실시예의 반도체 패키지(2000d)에서, 밀봉재(500a)는 제1 및 제2 반도체 칩(200, 300), 그리고 제2 반도체 칩(300)의 제2 면(S2)만을 덮고, 제1 반도체 칩(200)의 제2 면(S2)은 덮지 않고 노출시킬 수 있다.
이러한 구조의 반도체 패키지(2000d)는 도 21c와 같이 밀봉재(500)로 제1 및 제2 반도체 칩(200, 300)의 측면과 제2 면(S2)을 덮은 후에, 제1 반도체 칩(200)의 제2 면(S2)이 노출되도록 밀봉재의 상부 부분을 그라인딩을 통해 제거함으로써, 구현될 수 있다. 이와 같이, 제1 반도체 칩(200)의 제2 면(S2)이 노출된 구조의 반도체 패키지(2000d)는 얇은 밀봉재의 두께에 기인하여 패키지 전체 두께가 매우 얇게 될 수 있고, 그에 따라, 초박형의 반도체 패키지 구현에 기여할 수 있다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 3개의 반도체 칩이 적층된 반도체 패키지에 대한 단면도, 및 칩 패드의 위치를 고려한 3개의 반도체 칩의 적층 구조를 보여주는 평면도이다. 설명의 편의를 위해, 도 1a 내지 도 15에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 16a를 참조하면, 본 실시예의 반도체 패키지(2000e)는 제2 반도체 칩(300) 상에 제3 반도체 칩(400)이 더 적층된다는 점에서, 도 12의 반도체 패키지(2000a)와 다를 수 있다. 또한, 본 실시예의 반도체 패키지(2000e)에서는 제1 반도체 칩(200)의 제1 칩 패드(220)를 외부 접속 부재(600)에 연결하기 위하여 2개의 배선층(190, 192)이 형성될 수 있다.
예컨대, 제3 반도체 칩(400)은 제3 칩 패드(420)가 형성된 제1 면(S1)이 상방을 향하도록 접착 매개체(460)를 통해 제3 반도체 칩(400) 상에 접착 고정됨으로써 적층될 수 있다. 한편, 도 10b에서 알 수 있듯이, 제3 반도체 칩(400)은 장축이 제1 및 제2 반도체 칩(200, 300)과 수직으로 엇갈리도록 배치될 수 있다. 따라서, 도 16a에서 제3 반도체 칩(400)의 좌우 방향으로의 길이가 제1 및 제2 반도체 칩(200, 300)에 비해 짧게 도시되고 있다.
제3 반도체 칩(400)이 더 적층됨으로써, 제1 반도체 칩(200)의 제1 칩 패드(220)와 외부 접속 부재(600)의 부착 면과의 거리는 더 멀어질 수 있다. 그에 따라, 본 실시예의 반도체 패키지(2000e)에서는 돌출 패드(252)가 형성되고 또한 2개의 배선층, 즉 제1 배선층(190)과 제2 배선층(192)이 형성될 수 있다. 돌출 패드(252)의 구조나 재질은 도 12에서 설명한 바와 같다. 또한, 제1 배선층(190)과 제2 배선층(192)의 구조나 연결 관계는 도 14에서 설명한 바와 같다. 또한, 제2 반도체 칩(300)의 제2 칩 패드(320)와 외부 접속 부재(600)의 부착 면과의 거리도 멀어짐에 따라, 제2 칩 패드(320) 상에도 돌출 패드(352)가 형성될 수 있다.
한편, 제3 반도체 칩(400)의 제3 칩 패드(420)는 도 16c에서 볼 수 있듯이 단면의 안쪽으로 배치될 수 있고, 그에 따라 점선으로 표시되고 있다. 이러한 제3 칩 패드(420)는, 안쪽에서 점선으로 표시되고 상부 절연층으로 연장하는 제2 배선층(192)에 연결되어 외부 접속 부재(600)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(2000e)는 3개의 반도체 칩이 적층된 팬-아웃 구조의 반도체 패키지를 구현할 수 있도록 한다. 그에 따라, 본 실시예의 반도체 패키지(2000e)는 매우 작은 사이즈를 가지면서도, 배선 구조의 특성에 기인하여 고속동작이 가능하고, 다수의 반도체 칩이 적층된 구조에 기인하여 대용량에 대한 요구를 충족시킬 수 있다. 본 실시예의 반도체 패키지(2000e)에서 3개의 반도체 칩이 적층되는 구조를 예시하였지만, 이에 한정되지 않고 4개 이상의 반도체 칩이 적층될 수 있다. 예컨대, 반도체 칩들의 적층 방향을 적절히 조절하고 또한 상부 절연층과 배선층의 개수나 구조를 적절히 채용함으로써, 4개 이상의 반도체 칩이 적층된 팬-아웃 구조의 반도체 패키지를 구현할 수 있다.
도 16b를 참조하면, 제3 반도체 칩(400)은 장축이 y 방향으로 향하도록 배치되어, 장축이 x 방향으로 배치된 제1 및 제2 반도체 칩(200, 300)과는 수직으로 엇갈려 배치될 수 있다. 한편, 도시된 바와 같이 제3 반도체 칩(400)의 제3 칩 패드(420)는 상부 쪽(y 방향) 일면을 따라 배치될 수 있다. 그러나 제3 반도체 칩(400)의 제3 칩 패드(420)의 배치 위치가 그에 한정되는 것은 아니다.
즉, 제3 반도체 칩(400)은 최상부로 배치되기 때문에 다른 반도체 칩에 의해 막히는 부분이 없으므로, 제3 칩 패드(420)는 제3 반도체 칩(400) 상의 임의의 부분으로 배치될 수 있다. 예컨대, 제3 칩 패드(420)는 하부 쪽(-y 방향) 일면을 따라 배치될 수도 있고, 왼쪽 및/또는 오른쪽 일면을 따라 배치될 수 있다. 물론, 제3 칩 패드(420)의 배치 위치에 따라 대응하는 제2 배선층의 구조가 달라질 수 있다.
도 17a 내지 도 17d는 도 1a의 반도체 패키지의 제조 과정들을 보여주는 단면도들이다. 설명의 편의를 위해, 도 1a에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 17a를 참조하면, 다층 기판(100)을 준비하고, 다층 기판(100)에 관통 홀(H1)을 형성한다. 다층 기판(100)은 중심 절연층(110), 하부 배선층(120), 상부 배선층(130)을 포함할 수 있다. 관통 홀(H1)은 상부 배선층(130) 및 중심 절연층(110)을 관통하여 형성되고, 하부는 하부 배선층(120)에 의해 막힐 수 있다.
도 1a의 반도체 패키지(1000)의 설명에서 전술한 바와 같이, 하부 배선층(120)은 관통 홀(H1) 하부에서 패드 기능을 수행할 수 있다. 물론, 도 2의 반도체 패키지(1000a)와 같이 별도의 패드가 형성될 수도 있다. 관통 홀(H1)을 형성하는 방법은 도 18a 내지 도 19d 부분에서 좀더 상세히 기술한다.
한편, 하부 배선층(120) 및 상부 배선층(130) 각각의 상부에는 보호층, 즉 하부 보호층(142)과 상부 보호층(144)이 형성될 수 있다. 상부 보호층(130)에는 상부 배선층(130)의 소정 부분을 노출하는 개구부(H6)가 형성될 수 있다. 차후, 개구부(H6)의 상부 배선층(130) 상에 상부 범프(350)가 배치될 수 있다. 하부 보호층(142)에는 하부 배선층(120)의 소정 부분을 노출하는 개구부(H7)가 형성될 수 있다. 차후, 개구부(H7)의 하부 배선층(120) 상에 외부 접속 부재(600)가 배치될 수 있다.
도 17b를 참조하면, 다층 기판(100) 상에 제1 반도체 칩(200)을 적층 한다. 제2 반도체 칩(300)은 접착 매개체(160)를 통해 일차적으로 다층 기판(100)의 상부 보호층(144) 상에 접착 고정되고, 다시 관통 범프(250)가 하부 배선층(120)에 결합함으로써 좀더 견고하게 제1 반도체 칩(200)이 다층 기판(100) 상으로 고정되어 적층될 수 있다. 한편, 제1 반도체 칩의 제2 면(S2) 상으로는 DAF와 같은 접착 필름이나 액상 접착제 등의 접착 매개체(260)가 도포될 수 있다.
한편, 제1 반도체 칩(200)은 관통 범프(250)를 통해 하부 배선층(120)으로 바로 연결되고 또한, 제1 반도체 칩(200)은 최소한의 높이를 가지고 다층 기판(100)에 적층될 수 있다. 그에 따라, 관통 범프(250)는 관통 홀(H1)의 깊이, 즉 상부 상부 보호층(144), 배선층(130) 및 중심 절연층(110)의 두께에 해당하는 두께를 가질 수 있다.
도 17c를 참조하면, 제1 반도체 칩(200) 적층 후, 제1 반도체 칩(200) 상으로 제2 반도체 칩(300)을 적층 한다. 제2 반도체 칩(300) 역시 먼저 접착 매개체(260)에 의해 제1 반도체 칩(200) 상에 일차적으로 접착 고정되고, 다시 상부 범프(350)가 상부 배선층(130)과 결합함으로써, 제2 반도체 칩(300)이 제1 반도체 칩(200) 상으로 견고하게 고정되어 적층될 수 있다.
한편, 제2 반도체 칩(300)이 상부 범프(350)를 통해 플립-칩 본딩 방법으로 다층 기판(100)에 연결되기 위하여, 제2 반도체 칩(300)이 제1 반도체 칩(200)으로부터 돌출되는 옵셋 구조로 적층될 수 있다. 또한, 상부 범프(350)를 통해 제2 반도체 칩(300)이 상부 배선층(130)에 직접 연결되도록 하기 위하여 상부 범프(350)의 두께는 제1 반도체 칩(200)의 두께에 대응할 수 있다.
도 17d를 참조하면, 제2 반도체 칩(300) 적층 후, 제1 및 제2 반도체 칩(200, 300)의 측면과 제2 면(S2)을 밀봉재(500)로 밀봉한다. 밀봉재(500) 밀봉 후, 도 4의 반도체 패키지(1000c)와 같이 반도체 패키지의 두께를 얇게 하기 위하여, 그라인딩 공정을 통해 밀봉재(500)의 상부를 제거하여 제2 반도체 칩(300)의 제2 면을 노출시킬 수 있다. 이러한 그라인딩 공정은 선택적으로 수행될 수 있다.
밀봉재(500)로 밀봉 후, 다층 기판(100)의 하면, 즉 하부 보호층(142)의 개구부(H7) 상에 외부 접속 부재(600)를 배치하여, 하부 배선층(130)에 외부 접속 부재를 연결함으로써, 반도체 패키지(1000)를 완성할 수 있다.
지금까지, 하나의 반도체 패키지를 기준으로 반도체 패키지를 제조하는 방법을 설명하였지만, 실제로는 매우 넓은 다층 기판 원판 상으로 다수의 제1 반도체 칩(200)이 배치되고, 제1 반도체 칩(200) 각각에 제2 반도체 칩(300)이 적층될 수 있다. 그 후, 다층 기판 원판 상의 제1 및 제2 반도체 칩(200, 300)의 적층 구조물들 전체에 대해 몰딩 공정을 통해 밀봉재(500)를 형성한 후에 개별 반도체 패키지로 싱귤레이션함으로써, 다수의 반도체 패키지를 한꺼번에 제조할 수 있다.
도 18a 내지 도 18e는 도 17a의 반도체 패키지 제조 과정에서 관통 홀을 형성하는 방법에 대한 제1 실시예를 보여주는 단면도들이다. 설명의 편의를 위해, 도 1a 및 17a에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 18a를 참조하면, 다층 기판(100)을 준비한다. 다층 기판(100)은 중심 절연층(110), 하부 배선층(120), 및 상부 배선층(130)을 포함할 수 있다. 이러한 다층 기판(100)은 예컨대, 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축한 판의 양면으로 동박을 입히고 양면의 동박을 패터닝함으로써 구현할 수 있다.
도 18b를 참조하면, 다층 기판(100)에 관통 홀(H1)을 형성한다. 관통 홀(H1)은 중심 절연층(110), 하부 배선층(120), 및 상부 배선층(130)을 모두 관통하도록 형성될 수 있다. 관통 홀(H1)은 화학적 식각을 통해 형성하거나 레이저에 의한 드릴링을 통해 형성할 수 있다. 일반적으로 레이저 드릴링이 이용되나 동박이 비교적 두꺼울 때 화학적 식각 방법이 이용될 수도 있다.
레이저 드릴링은 예컨대, CO2 레이저 또는 YAG 레이저가 이용될 수 있는데, CO2 레이저는 높은 파워를 가지고 기판을 관통시키는 홀을 형성할 때 이용되며, YAG 레이저는 낮은 파워를 가지고 기판의 일부 층을 뚫을 때 이용될 수 있다. 본 실시예에서는 다층 기판(100) 전체를 관통하도록 관통 홀(H1)을 형성하기 때문에 CO2 레이저가 이용될 수 있다. 물론, 화학적 식각 방법을 통해 관통 홀(H1)을 형성할 수 있음은 물론이다.
도 18c를 참조하면, 관통 홀(H1) 주변의 하부 배선층(120) 및 상부 배선층(130) 부분을 식각하여 제거함으로써, 관통 홀(H1) 주변의 중심 절연층(110)의 상면(Su) 및 하면(Sd)을 노출시킨다. 이와 같이 관통 홀(H1) 주변의 하부 배선층(120) 및 상부 배선층(130)을 식각하는 이유는 차후 관통 범프(250)와 하부 배선층(120)과의 연결 중에 상부 배선층(130)과 원치 않는 컨택이 발생하여 쇼트 등과 같은 불량이 발생하는 것을 미연에 방지하기 위함이다.
도 18d를 참조하면, 관통 홀(H1) 주변의 중심 절연층(110)의 상면(Su) 및 하면(Sd)을 노출시킨 후에, 관통 홀(H1) 하부를 막는 도전층(122)을 형성한다. 이러한 도전층(122)은 하부 배선층(120)의 일부를 이룰 수 있으며, 또한, 패드로서 기능할 수 있다. 이러한 도전층(122)은 개별 동박을 해당 부분으로 붙이는 공정을 통해 형성할 수 있다. 도전층(122)의 형성에 증착이나 도금 등을 이용한 방법이 배제되는 것은 아니다.
도 18e를 참조하면, 도전층(122) 형성 후에, 하부 배선층(120) 및 상부 배선층(130) 전체를 덮는 하부 보호층(142) 및 상부 보호층(144)을 형성한다. 도시된 바와 같이 상부 보호층(144)은 관통 홀(H1) 주변으로 노출된 중심 절연층(110)의 상면(Su)을 덮을 수 있다. 그에 따라, 관통 범프(250)와 하부 배선층(120)과의 연결하는 공정 중에 상부 보호층(144)에 의해 관통 범프(250)가 상부 배선층(130)과 연결되어 불량이 발생하는 문제가 방지될 수 있다. 이후, 하부 보호층(142) 및 상부 보호층(144)이 패터닝되어 개구부들(H6, H7)이 형성됨으로써, 도 17a에서와 같은 관통 홀(H1)이 형성된 다층 기판(100)이 제조될 수 있다. 한편, 개구부들(H6, H7) 형성 공정 중에, 관통 홀(H1) 내에 존재할 수 있는 상부 배선층(130) 물질이 제거될 수 있다.
도 19a 내지 도 19d는 도 17a의 반도체 패키지 제조 과정에서 관통 홀을 형성하는 방법에 대한 제2 실시예를 보여주는 단면도들이다. 설명의 편의를 위해, 도 1a 및 17a에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 19a를 참조하면, 다층 기판(100a, 100b) 2개를 준비한다. 다층 기판(100a, 100b)은 중심 절연층(110a, 100b) 상에 하나의 배선층(130, 120)만이 형성된 단면 기판일 수 있다. 구체적으로, 제1 다층 기판(100a)은 중심 절연층(110a)과 상부 배선층(130)을 포함하고, 제2 다층 기판(100b)은 중심 절연층(110b)과 하부 배선층(120)을 포함할 수 있다. 제1 다층 기판(100a)과 제2 다층 기판(100b)은 동일한 구조를 가지나, 도 19a에서 어느 하나를 뒤집어 도시하고 있다.
도 19b를 참조하면, 제1 다층 기판(100a)에 제1 관통 홀(H1')을 형성하고 제2 다층 기판(100b)에 제2 관통 홀(H1")을 형성한다. 제1 관통 홀(H1')은 제1 다층 기판(100a) 전체, 즉 중심 절연층(110a)과 상부 배선층(130) 모두를 관통하는 형태로 형성될 수 있다. 이러한 제1 관통 홀(H1')은 예컨대 CO2 레이저를 통해 형성할 수 있다. 제2 관통 홀(H1")은 제2 다층 기판(100b)의 중심 절연층(110b)만을 관통하고 하부 배선층(120)은 뚫리지 않는 구조로 형성될 수 있다. 제2 관통 홀(H1")은 화학적 식각 방법을 형성할 수 있다.
도 19c를 참조하면, 제1 다층 기판(100a)의 제1 관통 홀(H1') 주변의 상부 배선층(130) 부분을 식각하여 제거함으로써, 제1 관통 홀(H1') 주변의 중심 절연층(110)의 상면(Su)을 노출시킨다. 이와 같이 제1 관통 홀(H1') 주변의 상부 배선층(130)을 식각하는 이유는 앞서 도 18c에서 설명한 바와 같다.
도 19d를 참조하면, 화살표와 같이 제2 다층 기판(100b)을 제1 다층 기판(100a)으로 접합한다. 접합은 열 압착 등의 방법이 이용될 수 있다. 한편, 접합은 제1 다층 기판(100a)의 제1 관통 홀(H1')과 제2 다층 기판(100b)의 제2 관통 홀(H1")이 일치하도록 접합시킬 수 있다. 그에 따라, 제1 다층 기판(100a)과 제2 다층 기판(100b)의 접합 후의 구조는 도 18d의 관통 홀(H1)이 형성된 다층 기판의 구조와 유사할 수 있다. 이후, 하부 및 상부 보호층(142, 144) 형성하고, 하부 및 상부 보호층(142, 144)을 패터닝함으로써, 도 17a와 같은 관통 홀(H1)이 형성된 다층 기판(100)을 제조할 수 있다.
도 20a 내지 도 20d는 도 1a의 반도체 패키지에서, 상부 배선층과 하부 배선층을 연결하기 위하여 관통 홀에 측벽 도전층을 형성하는 방법을 보여주는 단면도들이다. 설명의 편의를 위해, 도 1a 및 17a에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 20a를 참조하면, 다층 기판(100)을 준비한다. 다층 기판(100)은 다층 기판(100)은 중심 절연층(110), 하부 배선층(120), 및 상부 배선층(130)을 포함할 수 있다.
도 20b를 참조하면, 다층 기판(100)에 관통 홀(H1)을 형성한다. 관통 홀(H1)은 중심 절연층(110), 하부 배선층(120), 및 상부 배선층(130)을 모두 관통하도록 형성될 수 있다. 이러한 관통 홀(H1)은 레이저 또는 화학적 식각을 통해 형성할 수 있다.
도 20c를 참조하면, 관통 홀(H1) 형성 후, 하부 배선층(120) 및 상부 배선층(130)의 소정 부분 상에 보호막(146)을 형성한다. 보호막(146)이 형성되는 부분 상으로는 차후 측벽 도전층이 형성되지 않는 부분일 수 있다. 보호막(146)은 일반적인 산화물 또는 질화물 절연층으로 형성하거나 SR이나 DFR로 형성될 수 있다.
도 20d를 참조하면, 보호막(146)이 형성된 부분을 제외한 하부 배선층(120)의 하면 부분과 상부 배선층(130)의 상면 부분, 그리고 관통 홀(H1)의 측벽 부분에 내벽 도전층(135)을 형성한다. 내벽 도전층(135)은 비전해질 도금 및 전해질 도금을 통해 형성할 수 있다. 구체적으로, 먼저 비전해질 도금이 수행되고 그 후 비전해질 도금층을 씨드 메탈로 하여 전해질 도금이 수행될 수 있다. 비전해질 도금을 통해 관통 홀(H1)의 측벽에 도금층이 형성될 수 있다.
이와 같이 형성된 내벽 도전층(135)을 통해 다층 기판(100)의 하부 배선층(120)과 상부 배선층(130)이 전기적으로 연결될 수 있다. 내벽 도전층(135)은 동박과 같은 구리로 형성될 수 있다. 때에 따라 내벽 도전층(135)은 구리가 아닌 다른 금속으로 형성될 수도 있다. 예컨대, 내벽 도전층(135)은 Ni, Ni/Cu 등으로 형성될 수 있다. 이러한 내벽 도전층(135)은 다층 기판(100)의 내부 배선으로 기능하여 사부 배선층(130)과 하부 배선층(120)을 전기적으로 연결할 수 있다.
도 21a 내지 도 21h는 도 11의 반도체 패키지의 제조 과정들을 보여주는 단면도들이다. 설명의 편의를 위해, 도 11에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 21a를 참조하면, 다수의 제2 반도체 칩(300)을 캐리어(700) 상의 테이프(630)에 접착시킨다. 이때, 접착되는 제2 반도체 칩(300)의 면은 제2 칩 패드(320)가 형성된 제1 면(S1)이다. 캐리어(700)는 캐리어 메탈(710) 및 테이프(630)를 포함하며, 테이프(630)는 차후 분리가 용이한 디태처블(detachable) 테이프일 수 있다. 한편, 제2 반도체 칩(300) 접착 전에, 테이프(630)에 반도체 칩 위치 얼라인을 위한 패터닝 공정이 수행될 수 있다.
좀더 자세히 설명하면, 캐리어(700)는 웨이퍼 정도 또는 웨이퍼보다는 좀더 큰 사이즈를 가지며, 하부의 캐리어 메탈(710) 및 상부의 테이프(730)를 포함할 수 있다. 테이프(730)는 차후에 쉽게 분리 가능한(detachable) 테이프일 수 있다. 예컨대, UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다. 한편, 테이프(730) 상으로 패턴이 형성되게 되는데, 이러한 패턴은 접착되는 다이, 즉 제2 반도체 칩(300)의 얼라인을 위한 표시로서, 형성된 패턴 위치에 제2 반도체 칩(300)이 정확하게 접착됨으로써, 이후의 공정들이 정밀하게 진행될 수 있다.
한편, 캐리어(700) 상으로 접합되는 제2 반도체 칩(300) 간의 거리는 요구되는 반도체 패키지의 사이즈에 따라, 적절히 조절될 수 있다. 현재, 제2 반도체 칩(300) 자체는 축소되고 있지만, 반도체 패키지 사이즈는 표준으로 규정되어 있으므로, 반도체 칩들 간의 거리(D)를 줄이는 것은 어느 정도 한계가 있다. 예컨대, 팬-아웃 구조의 경우에, 반도체 칩이 존재하지 않은 부분으로 상부 절연층 및 배선층이 형성되어 외부 접속 부재가 배치될 수 있다.
참고로, 캐리어(700) 상에 제1 반도체 칩(200)이 아닌 제2 반도체 칩(300)을 먼저 접착시킨다. 그리고 도 21d 이후에서 도면이 뒤집어져 제2 반도체 칩(300)이 상방을 향하게 되고, 제1 반도체 칩(200)이 하부에 위치하게 된다. 그에 따라, 도 11의 반도체 패키지(2000) 구조와 일치되어 이해가 보다 용이할 수 있다.
도 21b를 참조하면, 제2 반도체 칩(300) 상에 제1 반도체 칩(200)을 적층한다. 제1 반도체 칩(200)의 적층은 제2 반도체 칩(300) 상의 접착 매개체(360)를 이용하여 접착 고정함으로써 이루어질 수 있다. 한편, 도시된 바와 같이 제1 반도체 칩(200)은 제1 칩 패드(220)가 형성된 제1 면(S1)이 캐리어(700)를 향하도록 적층될 수 있다. 또한, 제1 칩 패드(220)가 돌출되도록 제1 반도체 칩(200)은 제2 반도체 칩(300)으로부터 돌출되도록 옵셋 구조로 적층될 수 있다.
도 21c를 참조하면, 제1 반도체 칩(200) 적층 후, 에폭시 수지와 같은 밀봉재(500)로 제1 및 제2 반도체 칩(200, 300)을 밀봉한다. 참고로, 제2 반도체 칩(300)의 제1 면(S1)은 캐리어(700)의 테이프(730)로 접착되므로, 제2 반도체 칩(300)의 제2 면(S2) 및 측면만이 밀봉재(500)에 의해 둘러싸일 수 있고, 제2 면(S2)은 밀봉되지 않을 수 있다. 물론, 제1 반도체 칩(200)은 밀봉재(500)에 의해 제1 면(S1), 측면 및 노출된 제2 면(S2)이 밀봉될 수 있다.
도 21d를 참조하면, 밀봉 공정 후, 제1 및 제2 반도체 칩(200, 300) 및 밀봉재(500)를 포함한 패키지 복합체(1500)를 캐리어(700)로부터 분리시킨다. 이러한 분리 공정 후에, 제2 반도체 칩(300)의 제1 면(S)은 밀봉재(500)에서 외부로 노출된다. 한편, 도 11의 반도체 패키지(2000) 구조에 기준하여 이해의 편의를 위해 패키지 복합체(1500)를 상하 뒤집어서 도시한다.
도 21e를 참조하면, 패키지 복합체(1500) 상면, 즉 밀봉재(500) 상면과 제2 반도체 칩(300)의 제1 면 상에 상부 절연층(180)을 형성한다. 상부 절연층(180)은 예컨대, 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 또한, 상부 절연층(180)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다. 이러한 상부 절연층(180)은 제2 반도체 칩(300)의 제1 면(S1)을 외부의 물리적 및/또는 화학적 손상으로부터 보호하는 기능을 할 수 있다.
도 21f를 참조하면, 상부 절연층(180)의 소정 부분을 식각하여 제2 반도체 칩(300)의 제2 칩 패드(320)를 노출시키는 개구부(H2) 및 제1 반도체 칩(200)의 제1 칩 패드(220)를 노출시키는 개구부(H2')를 형성한다. 제2 칩 패드(320)를 노출시키는 개구부(H2)와 제1 칩 패드(220)를 노출시키는 개구부(H2')는 동시에 형성할 수도 있고 따로 개별적으로 형성할 수도 있다. 예컨대, 밀봉재(500)와 상부 절연층(180)이 특정 식각액에 대하여 비슷한 식각 속도를 가질 때, 동시에 개구부를 형성할 수 있다. 그러나 그렇지 않은 경우에는 따로 형성할 수 있다.
도 21g를 참조하면, 상부 절연층(180) 상으로 배선층(190)을 형성하고 패터닝한다. 그에 따라 배선층(190)은 개구부(H2, H2')를 통해 제1 및 제2 칩 패드(220, 320)에 연결되고 상부 절연층(180) 상에서 연장한다. 상부 절연층(180) 및 배선층(190) 상부로 보호층(185)을 형성한다. 보호층(185)은 배선층(190)의 일부를 노출하는 다수의 개구부(H3)를 구비할 수 있다. 보호층(185)은 예컨대, SR 또는 DFR로 형성될 수 있다. 물론, 산화막이나 질화막 계통의 일반적인 절연막이 배제되는 것은 아니다.
도 21h를 참조하면, 보호층(185)의 개구부(H3) 상으로 외부 접속 부재(600)가 배치하여, 배선층(190)에 물리적 및/또는 전기적으로 연결한다. 외부 접속 부재(600)는 예컨대 범프 또는 솔더 볼일 수 있다. 외부 접속 부재(600) 형성 후, 패키지 복합체(1500)를 화살표로 표시된 부분을 따라 각각의 반도체 패키지로 싱귤레이션하여 도 11과 같은 반도체 패키지(2000)를 완성한다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 블럭 구조도이다.
도 22를 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 도 1a, 도 2 ~ 도 6a, 도 7 ~ 도 8, 도 10a, 도 11 ~ 도 16a에 예시된 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi-media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 23은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블럭 구조도이다.
도 23을 참조하면, 전자 시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자 시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자 시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자 시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자 시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 도 1a, 도 2 ~ 도 6a, 도 7 ~ 도 8, 도 10a, 도 11 ~ 도 16a에 예시된 본 발명의 실시예들 중 어느 하나에 따른 멀티-채널 패키지를 포함할 수 있다. 인터페이스(8400)는 전자 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
도 24는 본 발명의 일 실시예에 따른 플립-칩 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 24는 도 23의 전자 시스템(8000)이 모바일 폰(9000)에 적용되는 예를 보여주고 있다. 그밖에, 도 23의 전자 시스템(8000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 다층 기판, 110, 110a, 110b: 중심 절연층, 120: 하부 배선층, 122: 접속 패드, 124: 하부 패드, 126: 본딩 패드, 130: 상부 보호층, 132: 상부 패드, 135: 내벽 도전층, 142: 하부 보호층, 144: 상부 보호층, 146: 보호막, 150: 하부 절연층, 160: 접착 매개체, 170: 제2 하부 배선층, 180: 상부 절연층, 182: 제2 상부 절연층, 185: 보호층, 190: 배선층, 192: 제2 배선층, 200, 200a, 200b: 제1 반도체 칩, 220: 칩 패드, 250, 250a: 관통 범프, 252, 252a: 금속 필러, 254, 254a: 솔더, 260: 접착 매개체, 270: 관통 전극, 274: 상면 패드, 300: 제2 반도체 칩, 320, 320a: 제2 칩 패드, 350: 상부 범프, 352: 금속 필러, 354: 솔더, 360: 접착 매개체, 400, 400a: 제3 반도체 칩, 420, 420a: 제3 칩 패드, 440: 금속 와이어, 450, 450a: 매개 범프, 452, 452a: 금속 필러, 454: 솔더, 454a: 2중 솔더, 500, 500a: 밀봉재, 600: 외부 접속 부재, 700: 캐리어, 710: 캐리어 메탈, 730: 테이프, 1000, 1000a, 1000b, 1000c, 1000d, 1000f, 1000g, 1000h, 2000, 2000a, 2000b, 2000d: 반도체 패키지, 1500: 패키지 복합체, 7000: 카드, 7100: 제어기, 7200: 메모리, 8000: 시스템, 8100: 제어기, 8200: 입/출력 장치, 8300: 메모리, 8400: 인터페이스, 8500: 버스, 9000: 모바일 폰

Claims (20)

  1. 중심 절연층, 상기 중심 절연층 상면에 배치된 상부 배선층, 및 상기 중심 절연층 하면에 배치된 제1 하부 배선층을 구비한 다층 기판;
    상기 상부 배선층 상에 배치되고, 상기 상부 배선층과 중심 절연층을 관통하는 관통 범프를 통해 상기 제1 하부 배선층의 매몰된 하부 패드에 연결된 제1 반도체 칩; 및
    상기 제1 반도체 칩으로부터 수평 방향으로 돌출되도록 상기 제1 반도체 칩 상에 옵셋 구조로 적층되고, 상부 범프를 통해 상기 상부 배선층의 상부 패드에 연결된 제2 반도체 칩;을 포함하고,
    상기 관통 범프는 상기 상부 배선층과 중심 절연층을 관통하는 형태의 관통 홀 내에 배치되고, 상기 관통 범프의 상면은 상기 제1 반도체 칩의 패드에 콘택하고 상기 관통 범프의 하면은 상기 하부 패드에 콘택하는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 다층 기판으로 향하는 상기 제1 반도체 칩의 제1 면 상에 다수의 제1 칩 패드가 배치되고, 상기 관통 범프가 상기 제1 칩 패드와 상기 하부 패드를 연결하며,
    상기 다층 기판으로 향하는 상기 제2 반도체 칩의 상기 제1 면 중 돌출된 부분에 다수의 제2 칩 패드가 배치되고, 상기 상부 범프가 상기 제2 칩 패드와 상기 상부 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 관통 범프는 상기 상부 배선층 및 중심 절연층의 두께에 대응하는 두께를 가지고 상기 제1 반도체 칩의 제1 칩 패드와 상기 하부 패드를 직접 연결하며,
    상기 상부 범프는 상기 제1 반도체 칩의 두께에 대응하는 두께를 가지고, 상기 제2 반도체 칩의 제2 칩 패드와 상기 상부 패드를 직접 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 다층 기판은 상기 상부 배선층을 덮는 상부 보호층과 상기 제1 하부 배선층을 덮는 하부 보호층을 포함하고,
    상기 관통 범프는 상기 상부 보호층, 상부 배선층 및 중심 절연층을 관통하여 상기 하부 패드에 연결되고,
    상기 상부 범프는 상기 상부 보호층을 관통하여 상기 상부 패드에 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 하부 배선층 중 일부가 상기 하부 패드를 구성하거나 또는 상기 제1 하부 배선층 상에 별도로 형성된 도전층이 상기 하부 패드를 구성하며,
    상기 상부 배선층 중 일부가 상기 상부 패드를 구성하거나 또는 상기 제1 하부 배선층 상에 별도로 형성된 도전층이 상기 상부 패드를 구성하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 다층 기판에는 상기 상부 배선층과 중심 절연층을 관통하는 다수의 관통 홀이 형성되어 있고,
    다수의 상기 관통 홀 중 일부에는 상기 상부 배선층과 제1 하부 배선층을 연결하는 측벽 도전층이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체 칩 또는 제2 반도체 칩은 상기 다층 기판 또는 상기 제1 반도체 칩 상에 접착 필름 또는 액상 접착제를 통해 고정되거나, 또는 접착 매개체 없이 적층되고 상기 관통 범프, 상부 범프 및 상기 제1 반도체 칩과 제2 반도체 칩을 밀봉하는 밀봉재에 의해 고정되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 다층 기판은 상기 제1 하부 배선층의 하부에 배치되는 적어도 하나의 하부 절연층을 더 포함하고,
    상기 적어도 하나의 하부 절연층의 하면에 제2 하부 배선층이 배치된 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 배치된 적어도 하나의 상부 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 적어도 하나의 상부 반도체 칩은,
    와이어 본딩을 통해 상기 다층 기판에 연결된 제1 연결 구조,
    상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판으로 직접 연결하는 매개 범프를 통해 상기 다층 기판에 연결된 제2 연결 구조,
    상기 제1 반도체 칩에 관통 전극이 형성되고, 상기 적어도 하나의 상부 반도체 칩을 상기 관통 전극으로 연결하는 매개 범프 및 상기 관통 전극을 통해 상기 다층 기판에 연결된 제3 연결 구조 중 적어도 하나의 구조를 통해 상기 다층 기판에 연결된 것을 특징으로 하는 반도체 패키지.
  11. 한 측면을 따라 제1 면 상에 다수의 제1 칩 패드가 배치된 제1 반도체 칩;
    상기 제1 칩 패드가 노출되도록 상기 제1 반도체 칩의 상기 제1 면 상에 옵셋 구조로 적층된 제2 반도체 칩;
    상기 제1 반도체 칩 및 제2 반도체 칩의 측면을 밀봉하는 밀봉재; 및
    상기 밀봉재 및 제2 반도체 칩을 덮고, 상기 제2 반도체 칩의 제2 칩 패드를 매몰된 구조로 노출시키는 제1 상부 절연층; 및
    상기 제1 상부 절연층을 관통하여 상기 제2 칩 패드에 연결되고, 상기 제1 상부 절연층 상에서 연장하는 제1 배선층;를 포함하고,
    상기 제1 칩 패드는 상기 밀봉재에 의해 덮이고,
    상기 밀봉재 및 제1 상부 절연층을 관통하여 상기 제1 칩 패드에 연결되고, 상기 제1 상부 절연층 상에서 연장하는 제2 배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 삭제
  13. 제11 항에 있어서,
    상기 제1 상부 절연층 및 제1 배선층을 덮고, 상기 제1 배선층의 일부를 노출시키는 개구부를 구비한 보호층을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 삭제
  15. 제11 항에 있어서,
    상기 밀봉재는 상기 제1 면에 반대되는 상기 제1 반도체 칩의 제2 면을 덮거나 또는 상기 제1 반도체 칩의 상기 제2 면이 노출되도록 하는 것을 특징으로 하는 반도체 패키지.
  16. 중심 절연층, 상기 중심 절연층 상면에 배치된 상부 배선층, 및 상기 중심 절연층 하면에 배치된 하부 배선층을 구비하고, 상기 상부 배선층 및 중심 절연층을 관통하는 다수의 관통 홀이 형성된 다층 기판을 준비하는 단계;
    상기 관통 홀에 삽입되는 관통 범프를 통해 제1 반도체 칩이 상기 하부 배선층의 매몰된 하부 패드와 연결되도록 상기 다층 기판 상에 상기 제1 반도체 칩을 적층하는 단계; 및
    상기 제1 반도체 칩으로부터 수평 방향으로 돌출되고, 상부 범프를 통해 제2 반도체 칩이 상기 상부 배선층의 상부 패드에 연결되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 옵셋 구조로 적층하는 단계;를 포함하고,
    상기 관통 범프의 상면은 상기 제1 반도체 칩의 패드에 콘택하고 상기 관통 범프의 하면은 상기 하부 패드에 콘택하는, 반도체 패키지 제조방법.
  17. 제16 항에 있어서,
    상기 다층 기판을 준비하는 단계에서,
    상기 중심 절연층의 양면으로 배선층이 형성된 양면 기판을 준비하고, 상기 중심 절연층과 양면의 배선층을 관통하는 초기 관통 홀을 형성한 후, 상기 양면의 배선층 중 어느 하나의 배선층에 연결되고 상기 초기 관통 홀의 어느 한쪽 입구를 막는 도전층을 형성하거나 또는,
    상기 중심 절연층의 일면으로 배선층이 형성된 단면 기판을 2개 준비하고, 하나의 단면 기판은 상기 중심 절연층과 배선층을 관통하도록 제1 초기 관통 홀을 형성하고 다른 단면 기판은 상기 절연층만 관통하도록 제2 초기 관통 홀을 형성한 후, 상기 제1 초기 관통 홀과 상기 제2 초기 관통 홀이 일치하도록 2개의 상기 단면 기판을 접합함으로써, 상기 관통 홀을 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제16 항에 있어서,
    상기 제2 반도체 칩을 옵셋 구조로 적층하는 단계 후에,
    상기 제2 반도체 칩 상에 적어도 하나의 상부 반도체 칩을 적층하는 단계를 더 포함하고,
    상기 적어도 하나의 상부 반도체 칩을 적층하는 단계에서,
    와이어 본딩을 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결하는 제1 연결 방법,
    매개 범프를 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 직접 연결하는 제2 연결 방법, 및
    상기 제1 반도체 칩에 관통 전극이 형성되고, 상기 관통 전극 및 상기 관통 전극에 연결되는 매개 범프를 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결하는 제3 연결 방법 중 적어도 하나의 방법을 통해 상기 적어도 하나의 상부 반도체 칩을 상기 다층 기판에 연결하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 다수의 제1 칩 패드가 배치된 제1 반도체 칩의 제1 면이 캐리어 기판을 향하도록 상기 제1 반도체 칩을 상기 캐리어 기판 상에 배치하는 단계;
    일 측면을 따라 다수의 제2 칩 패드가 배치된 제2 반도체 칩의 제1 면이 상기 캐리어 기판을 향하도록 배치하되, 상기 제2 반도체 칩의 상기 제1 면 중 상기 제2 칩 패드가 노출되도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 옵셋 구조로 배치하는 단계;
    상기 캐리어 기판 상에 상기 제1 반도체 칩 및 제2 반도체 칩의 측면과 상기 제1 면에 반대되는 제2 면을 밀봉하는 밀봉재를 형성하는 단계;
    상기 캐리어 기판을 상기 제1 반도체 칩 및 밀봉재로부터 분리하는 단계;
    상기 밀봉재 및 제1 반도체 칩의 상기 제1 면을 덮고, 상기 제1 칩 패드를 매몰된 구조로 노출시키는 상부 절연층을 형성하는 단계;
    상기 상부 절연층을 관통하여 상기 제1 칩 패드에 연결되고, 상기 상부 절연층 상에서 연장하는 제1 배선층을 형성하는 단계; 및
    상기 상부 절연층 및 제1 배선층을 덮고, 상기 제1 배선층의 일부를 노출시키는 개구부를 구비한 보호층을 형성하는 단계;를 포함하고,
    상기 밀봉재를 형성하는 단계에서 상기 제2 칩 패드가 상기 밀봉재에 의해 덮이며,
    상기 제1 배선층을 형성하는 단계는,
    상기 밀봉재 및 상부 절연층을 관통하여 상기 제2 칩 패드에 연결되고, 상기 상부 절연층 상에서 연장하는 제2 배선층을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 삭제
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