KR20210044508A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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KR20210044508A
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chip
circuit board
printed circuit
semiconductor package
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박홍범
박정현
이석원
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판의 일면 상에 배치되는 인쇄회로기판; 상기 인쇄회로기판 일측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 인쇄회로기판과 가까워지는 제1 오프셋 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택; 상기 제1 칩 스택 상에 배치되고 상기 인쇄회로기판과 멀어지는 제2 오프셋 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택; 상기 인쇄회로기판 타측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 제2 오프셋 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택; 및 상기 상기 제3 칩 스택 상에 배치되고, 상기 제1 오프셋 방향으로 오프셋 적층되는 제4 칩 스택을 포함하고, 상기 제2 및 제4 칩 스택은 상기 인쇄회로기판을 통하여 상기 베이스 기판과 전기적으로 연결될 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 용량을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 반도체 패키지가 실장되는 어플리케이션의 요구에 따라 지정된 크기 또는 그보다 작게 만들 것이 요구된다.
본 발명의 실시예들이 해결하고자 하는 과제는, 면적이 감소되면서 고성능 및 고용량을 만족시킬 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판의 일면 상에 배치되는 인쇄회로기판; 상기 인쇄회로기판 일측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 인쇄회로기판과 가까워지는 제1 오프셋 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택; 상기 제1 칩 스택 상에 배치되고 상기 인쇄회로기판과 멀어지는 제2 오프셋 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택; 상기 인쇄회로기판 타측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 제2 오프셋 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택; 및 상기 상기 제3 칩 스택 상에 배치되고, 상기 제1 오프셋 방향으로 오프셋 적층되는 제4 칩 스택을 포함하고, 상기 제2 및 제4 칩 스택은 상기 인쇄회로기판을 통하여 상기 베이스 기판과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 의하면, 면적이 감소되면서 고성능 및 고용량을 만족시킬 수 있는 반도체 패키지를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 패키지를 위에서 본 평면도이다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 4a, 도 4b 및 도 4c는 도 3의 제1 내지 제3 배선층 각각에 대한 평면도이다.
도 5는 도 3의 도전성 구조물의 형상을 예시적으로 보여주는 사시도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 도 6의 반도체 패키지를 위에서 본 평면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 패키지를 위에서 본 평면도이다. 도 1은 도 2의 X1-X1' 선에 따른 단면을 나타낸다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 패키지는 베이스 기판(100)과, 베이스 기판(100) 상에 배치되는 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150)과, 베이스 기판(100) 상에서 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150)을 덮는 몰딩층(160)을 포함할 수 있다.
베이스 기판(100)은 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150)이 배치될 수 있는 제1 면(101) 예컨대, 상면과, 제1 면(101)의 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(180)가 배치될 수 있는 제2 면(102) 예컨대, 하면을 가질 수 있다.
베이스 기판(100)은 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150)과, 외부 접속 단자(180) 사이의 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 포함할 수 있다. 일례로서, 베이스 기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB), 재배선층(redistribution layer) 등을 포함할 수 있다.
베이스 기판(100)은, 제1 면(101) 상의 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150)을 베이스 기판(100)과 전기적으로 연결시키기 위하여 제1 면(101)에 배치되는 도전 패드(103-1, 103-2, 103-3, 103-4), 및 제2 면(102) 상의 외부 접속 단자(180)를 베이스 기판(100)과 전기적으로 연결시키기 위하여 제2 면(102)에 배치되는 도전 패드(104)를 포함할 수 있다. 참고로, 도전 패드는, 베이스 기판(100)을 다른 구성 요소와 접속시키기 위하여 베이스 기판(100)의 표면을 통하여 노출되는 전기 도전성 요소 또는 단자를 의미할 수 있다. 이러한 도전 패드들(103-1, 103-2, 103-3, 103-4, 104)은 베이스 기판(100) 내부의 회로 및/또는 배선 구조와 연결될 수 있다.
제1 면(101)의 도전 패드(103-1, 103-2, 103-3, 103-4)는, 제1 칩 스택(110), 제2 칩 스택(120), 제3 칩 스택(130) 및 제4 칩 스택(140) 각각과의 연결을 위한 제1 내지 제4 도전 패드(103-1, 103-2, 103-3, 103-4)로 구분될 수 있다. 여기서, 제1 및 제3 도전 패드(103-1, 103-3)는 제1 칩 스택(110) 및 제3 칩 스택(130)과 와이어 본딩으로 연결되기 위한 본딩 핑거(bonding finger)일 수 있다. 제2 및 제4 도전 패드(103-2, 103-4)는 제2 및 제4 칩 스택(120, 140)이 전기적으로 연결되는 인쇄회로기판(150)의 접속 단자(156-1, 156-2) 예컨대, 솔더 볼(solder ball)과의 접속을 위한 볼 랜드(ball land)일 수 있다. 제2 면(102)의 도전 패드(104)는 외부 접속 단자(180)로서 예컨대, 솔더 볼과의 접속을 위한 볼 랜드일 수 있다.
제1 칩 스택(110)은 베이스 기판(100) 상에서 인쇄회로기판(150)의 일측 예컨대, 좌측에 인쇄회로기판(150)과 이격하여 배치될 수 있다. 제1 칩 스택(110)은 베이스 기판(100)의 제1 면(101)에 대하여 수직 방향으로 적층된 복수의 제1 반도체 칩(110-1 내지 110-4)을 포함할 수 있다. 본 실시예에서는, 제1 칩 스택(110)이 4개의 제1 반도체 칩(110-1 내지 110-4)을 포함하는 경우를 나타내었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 칩 스택(110)에 포함되는 반도체 칩의 개수는 2개, 8개 등 다양하게 변형될 수 있다. 이하, 설명의 편의를 위하여, 제1 반도체 칩(110-1 내지 110-4) 각각에 대하여 베이스 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 110-1 내지 110-4로 표기하였다.
제1 반도체 칩(110-1 내지 110-4)은 서로 동일한 칩 특히, 서로 동일한 메모리 칩일 수 있다. 예컨대, 제1 반도체 칩(110-1 내지 110-4) 각각은 NAND 플래시 메모리일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 반도체 칩(110-1 내지 110-4) 각각은 PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory) 등과 같은 비휘발성 메모리 칩 또는 DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리 칩일 수 있다.
제1 반도체 칩(110-1 내지 110-4) 각각은 제1 칩 패드(114)가 배치되는 활성면(111), 활성면(111)과 반대편에 위치하는 비활성면(112) 및 이들 사이를 연결하는 측면을 포함할 수 있다. 활성면(111) 또는 비활성면(112)과 평행하면서 X1-X1' 선과 평행한 방향을 제1 방향이라 할 때, 제1 칩 패드(114)는 활성면(111)의 제1 방향의 양측 가장자리 영역 중 일측 가장자리 영역 예컨대, 좌측 가장자리 영역에 배치될 수 있다. 즉, 제1 칩 패드(114)는 에지 패드(edge-pad) 타입으로 배치될 수 있다. 활성면(111) 또는 비활성면(112)과 평행하면서 제1 방향과 교차하는 방향을 제2 방향이라 할 때, 복수의 제1 칩 패드(114)는 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며 제1 칩 패드(114)는 제1 방향의 일측 가장자리 영역에서 다양한 형태로 배열될 수 있다.
제1 반도체 칩(110-1 내지 110-4)은 비활성면(112)이 베이스 기판(100)과 대향하고 활성면(111)이 비활성면(112)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 베이스 기판(100) 상에 적층될 수 있다. 여기서, 제1 반도체 칩(110-1 내지 110-4) 각각의 비활성면(112) 상에는 접착층(117)이 더 형성될 수 있다. 이 접착층(117)에 의하여 제1 반도체 칩(110-1 내지 110-4) 각각은 자신의 하부에 위치하는 제1 반도체 칩(110-1 내지 110-3) 또는 베이스 기판(100)의 제1 면(101)에 부착될 수 있다. 접착층(117)은 DAF(Die Attach Film) 등과 같은 절연성의 접착 물질을 포함할 수 있다.
또한, 제1 반도체 칩(110-1 내지 110-4)은 제1 칩 패드(114)가 모두 노출되는 형태로 적층될 수 있다. 구체적으로, 제1 반도체 칩(110-1 내지 110-4)은 제1 방향에서 제1 칩 패드(114)가 배치되는 일측 예컨대, 좌측으로부터 일측과 반대편에 위치하는 타측 예컨대, 우측을 향하여 소정 오프셋(offset)을 가지고 적층될 수 있다. 제1 반도체 칩(110-1 내지 110-4)의 오프셋 방향을 이하, 제1 오프셋 방향이라 하기로 한다.
이와 같은 오프셋 적층에 따라, 제1 반도체 칩(110-1 내지 110-4) 중 어느 하나는 자신의 바로 위에 위치하는 다른 하나에 비하여 제1 오프셋 방향과 반대편에 위치하는 일측 단부 예컨대, 좌측 단부가 돌출된 상태일 수 있다. 이 돌출부 상에 제1 칩 패드(114)가 배치되어 노출된 상태이므로, 제1 칩 패드(114)와 접속하는 제1 인터커넥터(115) 예컨대, 본딩 와이어 형성이 가능할 수 있다. 한편, 후술하겠으나, 제1 칩 스택(110)의 최상부에 위치하는 제1 반도체 칩(110-4)의 일측 단부 예컨대, 좌측 단부는 자신의 바로 위에 위치하는 제2 칩 스택(120)의 최하부에 위치하는 제2 반도체 칩(120-1)보다 더 돌출될 수 있다.
제1 인터커넥터(115)는 제1 칩 스택(110)의 일측 예컨대, 좌측에 형성될 수 있다. 제1 인터커넥터(115)는 제1 반도체 칩(110-1 내지 110-4)을 서로 전기적으로 연결시키면서 제1 칩 스택(110)을 베이스 기판(100)과 전기적으로 연결시킬 수 있다. 본 실시예에서, 제1 인터커넥터(115)는 수직 방향에서 인접하는 제1 칩 패드(114)를 서로 접속시키면서 최하부의 제1 반도체 칩(110-1)의 제1 칩 패드(114)를 제1 도전 패드(103-1)에 접속시키는 본딩 와이어일 수 있다. 즉, 제1 칩 스택(110)은 와이어 본딩으로 베이스 기판(100)에 전기적으로 연결될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 인터커넥터(115)로 리드(lead), 도전성 테이프, 도전성 페이스트 등 다양한 형태의 전기적 인터커넥터가 이용될 수 있다.
제1 칩 스택(110)의 두께 즉, 베이스 기판(100)의 제1 면(101)으로부터 최상부의 제1 반도체 칩(110-4)의 활성면(111)까지의 거리를 제1 두께(H1)라 하기로 한다. 제1 두께(H1)는 후술할 인쇄회로기판(150)의 두께와 실질적으로 동일할 수 있다.
제2 칩 스택(120)은 제1 칩 스택(110) 상에 배치될 수 있다. 제2 칩 스택(120)은 수직 방향으로 적층된 복수의 제2 반도체 칩(120-1 내지 120-4)을 포함할 수 있다. 본 실시예에서는, 제2 칩 스택(120)이 4개의 제2 반도체 칩(120-1 내지 120-4)을 포함하는 경우를 나타내었으나, 제2 칩 스택(120)에 포함되는 제2 반도체 칩의 개수는 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 제2 칩 스택(120)에 포함되는 제2 반도체 칩의 개수와 제1 칩 스택(110)에 포함되는 반도체 칩의 개수가 서로 동일하나, 이들 개수는 상이할 수도 있다. 설명의 편의를 위하여, 제2 반도체 칩(120-1 내지 120-4) 각각에 대하여 베이스 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 120-1 내지 120-4로 표기하였다.
제2 반도체 칩(120-1 내지 120-4)은 서로 동일한 칩 특히, 서로 동일한 메모리 칩일 수 있다. 예컨대, 제2 반도체 칩(120-1 내지 120-4) 각각은 NAND 플래시 메모리일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 반도체 칩(120-1 내지 120-4) 각각은 PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory) 등과 같은 비휘발성 메모리 칩 또는 DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리 칩일 수 있다. 나아가, 제2 반도체 칩(120-1 내지 120-4)은 제1 반도체 칩(110-1 내지 110-4)과 동일한 칩일 수도 있다.
제2 반도체 칩(120-1 내지 120-4) 각각은 제2 칩 패드(124)가 배치되는 활성면(121), 활성면(121)과 반대편에 위치하는 비활성면(122) 및 이들 사이를 연결하는 측면을 포함할 수 있다. 제2 칩 패드(124)는, 제1 칩 패드(114)의 위치와 반대로, 활성면(121)의 제1 방향의 양측 가장자리 영역 중 타측 가장자리 영역 예컨대, 우측 가장자리 영역에 배치될 수 있다. 즉, 제2 칩 패드(124)는 에지 패드(edge-pad) 타입으로 배치될 수 있다. 복수의 제2 칩 패드(124)는 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며 제2 칩 패드(124)는 제1 방향의 타측 가장자리 영역에서 다양한 형태로 배열될 수 있다.
제2 반도체 칩(120-1 내지 120-4)이 제1 반도체 칩(110-1 내지 110-4)과 동일한 칩인 경우, 제2 반도체 칩(120-1 내지 120-4)는 제1 반도체 칩(110-1 내지 110-4)을 수직 방향과 평행한 일 축을 중심으로 180도 회전시킨 상태와 동일할 수 있다. 이 경우, 제2 반도체 칩(120-1 내지 120-4)는 제1 반도체 칩(110-1 내지 110-4)과, 칩 패드의 위치가 반대인 것을 제외하고는, 서로 동일한 형상, 구조 등을 가질 수 있다.
복수의 제2 반도체 칩(120-1 내지 120-4)은 비활성면(122)이 베이스 기판(100)과 대향하고 활성면(121)이 비활성면(122)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 제1 칩 스택(110) 상에 적층될 수 있다. 여기서, 제2 반도체 칩(120-1 내지 120-4) 각각의 비활성면(122) 상에는 접착층(127)이 더 형성될 수 있다. 이 접착층(127)에 의하여 제2 반도체 칩(120-1 내지 120-4) 각각은 자신의 하부에 위치하는 제2 반도체 칩(120-1 내지 120-3), 제1 칩 스택(110) 최상부의 제1 반도체 칩(110-4)의 활성면(111) 및/또는 인쇄회로기판(150)의 상면에 부착될 수 있다.
제2 반도체 칩(120-1 내지 120-4)은 제2 칩 패드(124)가 모두 노출되는 형태로 적층될 수 있다. 구체적으로, 제2 반도체 칩(120-1 내지 120-4)은 제1 방향에서 제2 칩 패드(124)가 배치되는 타측 예컨대, 우측으로부터 타측과 반대편에 위치하는 일측 예컨대, 좌측을 향하여 소정 오프셋을 가지고 적층될 수 있다. 제2 반도체 칩(120-1 내지 120-4)의 오프셋 방향을 이하, 제2 오프셋 방향이라 한다. 제2 오프셋 방향은 제1 오프셋 방향과 반대일 수 있다.
이와 같은 오프셋 적층에 따라, 제2 반도체 칩(120-1 내지 120-4) 중 어느 하나는 자신의 바로 위에 위치하는 다른 하나에 비하여 제2 오프셋 방향과 반대편에 위치하는 타측 단부 예컨대, 우측 단부가 돌출된 상태일 수 있다. 이 돌출부 상에 제2 칩 패드(124)가 배치되어 노출된 상태이므로, 제2 칩 패드(124)와 접속하는 제2 인터커넥터(125) 예컨대, 본딩 와이어 형성이 가능할 수 있다. 나아가, 제2 칩 스택(120)의 최하부의 제2 반도체 칩(120-1)은, 제1 칩 스택(110)의 최상부의 제1 반도체 칩(110-4)의 제1 칩 패드(114)가 노출되도록, 제1 칩 스택(110)의 최상부의 제1 반도체 칩(110-4)보다 우측으로 더 돌출된 단부를 가질 수 있다. 이와 같이 제1 칩 스택(110)의 최상부의 제1 반도체 칩(110-4)보다 돌출된 제2 반도체 칩(120-1)의 우측 단부의 일부는 인쇄회로기판(150)과 중첩할 수 있다.
제2 인터커넥터(125)는 제2 칩 스택(120)의 타측 예컨대, 우측에 형성될 수 있다. 제2 인터커넥터(125)는 제2 반도체 칩(120-1 내지 120-4)을 서로 전기적으로 연결시키면서 제2 칩 스택(120)을 인쇄회로기판(150)과 전기적으로 연결시킬 수 있다. 본 실시예에서, 제2 인터커넥터(125)는 수직 방향에서 인접하는 제2 칩 패드(124)를 서로 접속시키면서 최하부의 제2 반도체 칩(120-1)의 제2 칩 패드(124)를 인쇄회로기판(150)의 제1 본딩 핑거(152-1)에 접속시키는 본딩 와이어일 수 있다. 즉, 제2 칩 스택(120)은 와이어 본딩으로 인쇄회로기판(150)에 전기적으로 연결될 수 있다. 제2 칩 스택(120)은 인쇄회로기판(150)을 통하여 베이스 기판(100) 특히, 제2 도전 패드(103-2)과 전기적으로 연결될 수 있다. 인쇄회로기판(150) 및 이를 통한 제2 칩 스택(120)과 베이스 기판(100)의 연결에 대하여는 후술하기로 한다.
제2 칩 스택(120)의 두께는 제1 칩 스택(110)의 두께(H1)와 동일할 수 있다. 그러나, 이들 두께는 서로 달라질 수도 있다.
이로써, 제1 칩 스택(110)과 제2 칩 스택(120)의 적층 구조물은 제1 오프셋 방향으로 향하는, 또는, 제1 방향에서 인쇄회로기판(150)으로 향하는 화살표(arrow) 형상을 가질 수 있다.
제3 칩 스택(130)은 베이스 기판(100) 상에서 인쇄회로기판(150)을 사이에 두고 제1 칩 스택(110)과 반대편에 위치할 수 있다. 예컨대, 제1 칩 스택(110)이 인쇄회로기판(150)의 좌측에 위치하는 경우 제3 칩 스택(130)은 인쇄회로기판(150)의 우측에 인쇄회로기판(150)과 이격하여 배치될 수 있다. 본 실시예에서는, 제3 칩 스택(130)이 4개의 제3 반도체 칩(130-1 내지 130-4)을 포함하는 경우를 나타내었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제3 칩 스택(130)에 포함되는 반도체 칩의 개수는 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 제3 칩 스택(130)에 포함되는 반도체 칩의 개수가 제1 칩 스택(110)에 포함되는 반도체 칩의 개수와 서로 동일하나, 이들 개수는 서로 상이할 수도 있다. 단, 제3 칩 스택(130)의 두께는 제1 칩 스택(110)의 두께(H1)와 실질적으로 동일할 수 있다. 이하, 설명의 편의를 위하여, 제3 반도체 칩(130-1 내지 130-4) 각각에 대하여 베이스 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 130-1 내지 130-4로 표기하였다.
제3 반도체 칩(130-1 내지 130-4)은 서로 동일한 칩 특히, 서로 동일한 메모리 칩일 수 있다. 나아가, 제3 반도체 칩(130-1 내지 130-4)은 제1 반도체 칩(110-1 내지 110-4) 및/또는 제2 반도체 칩(120-1 내지 120-4)와 동일한 칩일 수 있다.
제3 반도체 칩(130-1 내지 130-4) 각각은 제3 칩 패드(134)가 배치되는 활성면(131), 활성면(131)과 반대편에 위치하는 비활성면(132) 및 이들 사이를 연결하는 측면을 포함할 수 있다. 제3 칩 패드(134)는, 제1 칩 패드(114)의 위치와 반대로, 활성면(131)의 제1 방향의 양측 가장자리 영역 중 타측 가장자리 영역 예컨대, 우측 가장자리 영역에 배치될 수 있다. 제3 반도체 칩(130-1 내지 130-4)이 제1 반도체 칩(110-1 내지 110-4)과 동일한 칩인 경우, 제3 반도체 칩(120-1 내지 120-4)은 제1 반도체 칩(110-1 내지 110-4)을 수직 방향과 평행한 일 축을 중심으로 180도 회전시킨 상태와 동일할 수 있다.
제3 반도체 칩(130-1 내지 130-4)은 비활성면(132)이 베이스 기판(100)과 대향하고 활성면(131)이 비활성면(132)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 베이스 기판(100) 상에 적층될 수 있다. 여기서, 제3 반도체 칩(130-1 내지 130-4) 각각의 비활성면(132) 상에는 접착층(137)이 더 형성될 수 있다.
복수의 제3 반도체 칩(130-1 내지 130-4)은 제3 칩 패드(134)가 모두 노출되는 형태로 적층될 수 있다. 구체적으로, 복수의 제3 반도체 칩(130-1 내지 130-4)은 제1 방향에서 제3 칩 패드(134)가 배치되는 타측 예컨대, 우측으로부터 타측과 반대편에 위치하는 일측 예컨대, 좌측을 향하여 소정 오프셋을 가지고 적층될 수 있다. 즉, 복수의 제3 반도체 칩(130-1 내지 130-4)는 제2 오프셋 방향으로 적층될 수 있다.
이와 같은 오프셋 적층에 따라, 제3 반도체 칩(130-1 내지 130-4) 중 어느 하나는 자신의 바로 위에 위치하는 다른 하나에 비하여 제2 오프셋 방향과 반대편에 위치하는 타측 단부 예컨대, 우측 단부가 돌출된 상태일 수 있다. 이 돌출부 상에 제3 칩 패드(134)가 배치되어 노출된 상태이므로, 제3 칩 패드(134)와 접속하는 제3 인터커넥터(135) 형성이 가능할 수 있다.
제3 인터커넥터(135)는 제3 칩 스택(130)의 타측 예컨대, 우측에 형성될 수 있다. 제3 인터커넥터(135)는 제3 반도체 칩(130-1 내지 130-4)을 서로 전기적으로 연결시키면서 제3 칩 스택(130)을 베이스 기판(100)과 전기적으로 연결시킬 수 있다. 본 실시예에서, 제3 인터커넥터(135)는 수직 방향에서 인접하는 제3 칩 패드(134)를 서로 접속시키면서 최하부의 제3 반도체 칩(130-1)의 제3 칩 패드(134)를 제3 도전 패드(103-3)에 접속시키는 본딩 와이어일 수 있다. 즉, 제3 칩 스택(130)은 와이어 본딩으로 베이스 기판(100)에 전기적으로 연결될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제3 인터커넥터(135)로 리드(lead), 도전성 테이프, 도전성 스페이서, 관통 전극 등 다양한 형태의 전기적 인터커넥터가 이용될 수 있다.
제4 칩 스택(140)은 제3 칩 스택(130) 상에 배치될 수 있다. 본 실시예에서는, 제4 칩 스택(140)이 4개의 제4 반도체 칩(140-1 내지 140-4)을 포함하는 경우를 나타내었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제4 칩 스택(140)에 포함되는 반도체 칩의 개수는 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 제4 칩 스택(140)에 포함되는 반도체 칩의 개수가 제1 칩 스택(110)에 포함되는 반도체 칩의 개수와 서로 동일하나, 이들 개수는 상이할 수도 있다. 나아가 제4 칩 스택(140)의 두께는 제1 및 제2 칩 스택(110, 120)의 두께와 동일한 것으로 도시되어 있으나, 이들 두께와 상이할 수도 있다. 이하, 설명의 편의를 위하여, 제4 반도체 칩(140-1 내지 140-4) 각각에 대하여 베이스 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 140-1 내지 140-4로 표기하였다.
제4 반도체 칩(140-1 내지 140-4)은 서로 동일한 칩 특히, 서로 동일한 메모리 칩일 수 있다. 나아가, 제4 반도체 칩(140-1 내지 140-4)은 제1 반도체 칩(110-1 내지 110-4)과 동일한 칩일 수 있다.
제4 반도체 칩(140-1 내지 140-4) 각각은 제4 칩 패드(144)가 배치되는 활성면(141), 활성면(141)과 반대편에 위치하는 비활성면(142) 및 이들 사이를 연결하는 측면을 포함할 수 있다. 제4 칩 패드(144)는, 제1 칩 패드(114)의 위치와 마찬가지로, 활성면(141)의 제1 방향의 양측 가장자리 영역 중 일측 가장자리 영역 예컨대, 좌측 가장자리 영역에 배치될 수 있다. 제4 반도체 칩(140-1 내지 140-4)이 제1 반도체 칩(110-1 내지 110-4)과 동일한 칩인 경우, 제1 칩 스택(110)의 제1 반도체 칩(110-1 내지 110-4)과 동일한 상태로 적층될 수 있다.
제4 반도체 칩(140-1 내지 140-4)은 비활성면(142)이 베이스 기판(100)과 대향하고 활성면(141)이 비활성면(142)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 제3 칩 스택(130) 상에 적층될 수 있다. 여기서, 제4 반도체 칩(140-1 내지 140-4) 각각의 비활성면(142) 상에는 접착층(147)이 더 형성될 수 있다. 이 접착층(147)에 의하여 제4 반도체 칩(140-1 내지 140-4) 각각은 자신의 하부에 위치하는 제4 반도체 칩(140-1 내지 140-3), 제3 칩 스택(130) 최상부의 제3 반도체 칩(130-4)의 활성면(131) 및/또는 인쇄회로기판(150)의 상면에 부착될 수 있다.
제4 반도체 칩(140-1 내지 140-4)은 제4 칩 패드(144)가 모두 노출되는 형태로 적층될 수 있다. 구체적으로, 제4 반도체 칩(140-1 내지 140-4)은 제1 방향에서 제4 칩 패드(144)가 배치되는 일측 예컨대, 좌측으로부터 일측과 반대편에 위치하는 타측 예컨대, 우측을 향하여 소정 오프셋을 가지고 적층될 수 있다. 즉, 제4 반도체 칩(140-1 내지 140-4)은 제1 오프셋 방향으로 적층될 수 있다.
이와 같은 오프셋 적층에 따라, 제4 반도체 칩(140-1 내지 140-4) 중 어느 하나는 자신의 바로 위에 위치하는 다른 하나에 비하여 제1 오프셋 방향과 반대편에 위치하는 일측 단부 예컨대, 좌측 단부가 돌출된 상태일 수 있다. 이 돌출부 상에 제4 칩 패드(144)가 배치되어 노출된 상태이므로, 제4 칩 패드(144)와 접속하는 제4 인터커넥터(145) 형성이 가능할 수 있다. 나아가, 제4 칩 스택(140)의 최하부의 제4 반도체 칩(140-1)은, 제3 칩 스택(130)의 최상부의 제3 반도체 칩(130-4)의 제3 칩 패드(134)가 노출되도록, 제3 칩 스택(130)의 최상부의 제3 반도체 칩(130-4)보다 좌측으로 더 돌출된 단부를 가질 수 있다. 이와 같이 제3 칩 스택(130)의 최상부의 제3 반도체 칩(130-4)보다 돌출된 제4 반도체 칩(140-1)의 좌측 단부의 일부는 인쇄회로기판(150)과 중첩할 수 있다.
제4 인터커넥터(145)는 제4 칩 스택(140)의 일측 예컨대, 좌측에 형성될 수 있다. 제4 인터커넥터(145)는 제4 반도체 칩(140-1 내지 140-4)을 서로 전기적으로 연결시키면서 제4 칩 스택(140)을 인쇄회로기판(150)과 전기적으로 연결시킬 수 있다. 본 실시예에서, 제4 인터커넥터(145)는 수직 방향에서 인접하는 제4 칩 패드(144)를 서로 접속시키면서 최하부의 제4 반도체 칩(140-1)의 제4 칩 패드(144)를 인쇄회로기판(150)의 제2 본딩 핑거(152-2)에 접속시키는 본딩 와이어일 수 있다. 즉, 제4 칩 스택(140)은 와이어 본딩으로 인쇄회로기판(150)에 전기적으로 연결될 수 있다. 제4 칩 스택(140)은 인쇄회로기판(150)을 통하여 베이스 기판(100) 특히, 제4 도전 패드(103-4)와 전기적으로 연결될 수 있다. 인쇄회로기판(150) 및 이를 통한 제4 칩 스택(140)과 베이스 기판(100)의 연결에 대하여는 후술하기로 한다.
이로써, 제3 칩 스택(130)과 제4 칩 스택(140)의 적층 구조물은 제2 오프셋 방향으로 향하는, 또는, 제1 방향에서 인쇄회로기판(150)으로 향하는 화살표 형상을 가질 수 있다.
결과적으로, 베이스 기판(100) 상에 X자 형상 또는 이와 유사한 형상을 갖는 제1 내지 제4 칩 스택(110, 120, 130, 140)이 형성될 수 있다. 이러한 X자 형상에 의해 정의되는 중앙 하부의 영역에 인쇄회로기판(150)이 위치할 수 있다. 인쇄회로기판(150)의 양측에 위치하는 제1 및 제3 칩 스택(110, 130) 각각이 제1 방향에서 인쇄회로기판(150)과 가까워지는 방향으로 오프셋 적층되고 인쇄회로기판(150)과 실질적으로 동일한 두께를 갖기만 하면, 제1 및 제3 칩 스택(110, 130) 각각에 포함되는 칩의 개수, 종류 등은 다양하게 변형될 수 있다. 제1 칩 스택(110), 인쇄회로기판(150) 및 제3 칩 스택(130)이 동일한 두께는 갖는 경우, 제2 칩 스택(120) 및 제4 칩 스택(140)은, 제1 칩 스택(110)의 상면, 인쇄회로기판(150)의 상면 및 제3 칩 스택(130)의 상면을 포함하는 평면 상에 위치할 수 있다. 또한, 제2 및 제4 칩 스택(120, 140) 각각이 제1 및 제3 칩 스택(110, 130)보다 돌출된 부분을 가짐으로써 인쇄회로기판(150)과 일부가 중첩하면서 인쇄회로기판(150)과 멀어지는 방향으로 오프셋 적층되기만 하면, 제2 및 제4 칩 스택(120, 140) 각각의 두께, 이들 각각에 포함되는 칩의 개수, 종류 등은 다양하게 변형될 수 있다. 제1 내지 제4 칩 스택(110, 120, 130, 140)은 인쇄회로기판(150)을 중심으로 대칭 구조를 가질 수 있으나, 제2 칩 스택(120)과 제4 칩 스택(140)의 두께가 상이한 경우 비대칭 구조를 가질 수도 있다.
인쇄회로기판(150)은 전술한 바와 같이 제2 칩 스택(120) 및 제4 칩 스택(140)을 베이스 기판(100)에 전기적으로 연결시키는 기능을 할 수 있다. 이를 위하여 인쇄회로기판(150)은 제2 인터커넥터(125)와 접속하는 제1 본딩 핑거(152-1)로부터 인쇄회로기판(150)을 관통하여 인쇄회로기판(150)의 제1 접속 단자(156-1)까지 연장하는 제1 도전성 구조물(154-1)과, 제4 인터커넥터(145)와 접속하는 제2 본딩 핑거(152-2)로부터 인쇄회로기판(150)을 관통하여 인쇄회로기판(150)의 제2 접속 단자(156-2)까지 연장하는 제2 도전성 구조물(154-2)을 포함할 수 있다. 제1 및 제2 접속 단자(156-1, 156-2)는 각각 제2 및 제4 도전 패드(103-2, 103-4)에 접속될 수 있다. 이로써, 제2 칩 스택(120)은 제1 도전성 구조물(154-1) 및 제1 접속 단자(156-1)를 통하여 베이스 기판(100)에 전기적으로 연결될 수 있고, 제4 칩 스택(140)은 제2 도전성 구조물(154-2) 및 제2 접속 단자(156-2)를 통하여 베이스 기판(100)에 전기적으로 연결될 수 있다.
여기서, 제1 본딩 핑거(152-1)는 제1 방향에서 제2 칩 스택(120)과 소정 간격 이격하면서 제2 본딩 핑거(152-2)에 비하여 제2 칩 스택(120)에 더 가깝게 배치될 수 있고, 제2 방향을 따라 일렬로 배열될 수 있다. 제2 본딩 핑거(152-2)는 제1 방향에서 제4 칩 스택(140)과 소정 간격 이격하면서 제1 본딩 핑거(152-1)에 비하여 제4 칩 스택(140)에 더 가깝게 배치될 수 있고, 제2 방향을 따라 일렬로 배열될 수 있다. 그에 따라, 인쇄회로기판(150)의 상면에는 제2 칩 스택(120)과 제4 칩 스택(140) 사이에 제1 방향에서 2열로 배치되는 제1 및 제2 본딩 핑거(152-1, 152-2)가 형성될 수 있다.
아울러, 인쇄회로기판(150)은 제1 칩 스택(110)으로부터 타측 예컨대, 우측으로 일부분이 돌출된 제2 칩 스택(120)의 하면 일부와 중첩하고, 제3 칩 스택(130)으로부터 일측 예컨대, 좌측으로 일부분이 돌출된 제4 칩 스택(140)의 하면 일부와 중첩할 수 있다. 이로써, 인쇄회로기판(150)은 제2 칩 스택(120) 및 제4 칩 스택(140)을 지지하는 역할을 할 수 있다. 인쇄회로기판(150)과 제2 및 제4 칩 스택(120, 140)과의 중첩 면적이 클수록 지지 역할이 강화되어 구조적 안정성이 확보될 수 있다. 특히, 제2 및 제4 칩 스택(120, 140)의 제2 및 제4 칩 패드(124, 144)가 배치되는 영역과 인쇄회로기판(150)이 중첩한다면 와이어 본딩시의 작업 안정성도 확보할 수 있다.
본 실시예에서, 제2 칩 스택(120) 및 제4 칩 스택(140)을 베이스 기판(100)에 연결시키기 위한 소자로서 이와 같은 인쇄회로기판(150)을 이용하는 이유는 다음과 같다. 만약 제2 칩 스택(120) 및 제4 칩 스택(140)을 베이스 기판(100)까지 본딩 와이어로 연결한다면 와이어의 길이가 너무 길어지므로, 와이어 스위핑(sweeping) 등과 같은 공정상의 불량이 발생할 수 있고, 와이어 길이에 따른 저항 증가로 패키지의 전기적 특성이 저하될 수 있다. 또는, 만약 제2 칩 스택(120) 및 제4 칩 스택(140)을 베이스 기판(100)까지 도전 비아 예컨대, TSV(Through Silicon Via)를 포함하는 인터포저(interposer) 구조물을 이용하여 연결한다면, 제2 칩 스택(120) 및 제4 칩 스택(140)과 베이스 기판(100) 사이의 거리가 증가하는 경우 비아의 높이도 함께 증가하여야 하는 반면, 비아의 지름은 제2 및 제4 칩 스택(120, 140)의 제2 및 제4 칩 패드(124, 144)의 피치에 의해 제약을 받으므로 일정 크기 이상 확대하는 것이 제한될 수 있다. 비아를 형성하기 위한 에칭 공정 및 도금 공정에서 종횡비 제약이 있으므로, 일정 높이 이상의 비아 형성은 사실상 어려운 문제가 있다. 따라서, 본 실시예에서는 위와 같은 문제를 해결하기 위하여 인쇄회로기판(150)을 이용할 수 있다.
한편, 본 실시예의 인쇄회로기판(150)에서 제1 및 제2 본딩 핑거(152-1, 152-2)의 피치는 제2 및 제4 칩 패드(124, 144)의 피치를 고려하여 결정될 수 있다. 반면, 인쇄회로기판(150)을 베이스 기판(100)과 접속시키기 위한 접속 단자(156-1, 156-2)로서 예컨대, 솔더 볼 등은 사이즈 감소에 한계가 있으므로, 이 솔더 볼이 접속되는 인쇄회로기판(150)의 볼 랜드(미도시됨)의 피치가 제1 및 제2 본딩 핑거(152-1, 152-2)의 피치에 비하여 수 배 정도 클 수 있다. 구체적으로, 솔더 볼과 같은 접속 단자는 리플로우 공정 과정에서 인쇄회로기판의 뒤틀림이나 휨 현상으로 인한 단자들의 비접촉(non-contact)을 막기 위해 일정 이상의 크기를 가질 것이 요구된다. 반면, 본딩 와이어는 리플로우 공정을 통해 접합되지 않으므로 이러한 제약이 없다. 따라서, 본딩 핑거의 피치는 볼 랜드보다 상대적으로 미세 피치로 제작이 가능하다. 이와 같은 피치의 차이 때문에, 도 1에 도시된 바와 같이, 제1 및 제2 도전성 구조물(154-1, 154-2)는 인쇄회로기판(150)의 상면으로부터 하면까지 일직선의 수직 경로를 가질 수 없고, 제1 및 제2 본딩 핑거(152-1, 152-2)로부터 수직 하방으로 뻗은 제1 수직 경로, 볼 랜드로부터 수직 상방으로 뻗은 제2 수직 경로 및 이를 연결하는 수평 경로가 존재하도록 굽은 형상을 가질 수 있다. 이하, 도 3 내지 도 5를 참조하여 본 실시예의 인쇄회로기판(150)의 일례에 대하여 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타내는 단면도이고, 도 4a, 도 4b 및 도 4c는 도 3의 제1 내지 제3 배선층 각각에 대한 평면도이고, 도 5는 도 3의 도전성 구조물의 형상을 예시적으로 보여주는 사시도이다. 도 3의 제1 배선층은 도 4a의 M1-M1'선에 따른 단면을 보여주고, 도 3의 제2 배선층은 도 4b의 M2-M2'선에 따른 단면을 보여주고, 도 3의 제3 배선층은 도 4c의 M3-M3'선에 따른 단면을 보여준다.
도 3 내지 도 5를 참조하면, 본 실시예의 인쇄회로기판은, 제1 베이스층(210), 제2 베이스층(220), 제1 절연층(230), 제2 절연층(240), 및 제1 내지 제3 도전층(L1, L2, L3)을 포함할 수 있다.
제1 베이스층(210)은 제1 도전층(L1) 및 제1 절연층(230)이 형성되는 제1 면(211), 및 제1 면(211)과 반대편에 위치하고 제2 베이스층(220)의 제1 면(221)과 마주하는 제2 면(212)을 포함할 수 있다. 제2 베이스층(220)은 제1 면(221) 및 제1 면(221)과 반대편에 위치하고 제3 도전층(L3) 및 제2 절연층(240)이 형성되는 제2 면(222)을 포함할 수 있다. 이러한 제1 및 제2 베이스층(210, 220)은 인쇄회로기판의 몸체 또는 코어(core)를 형성할 수 있고, 에폭시 수지, 폴리이미드 등의 물질을 포함할 수 있다.
제1 절연층(230)은 제1 베이스층(210)의 제1 면(211) 상에 형성되면서 제1 도전층(L1)의 일부 특히, 본딩 핑거(250A)를 노출시키는 개구를 가질 수 있다. 또한, 제2 절연층(240)은 제2 베이스층(220)의 제2 면(222) 상에 형성되면서 제3 도전층(L3)의 일부 특히, 볼 랜드(270A)를 노출시키는 개구를 가질 수 있다. 제1 및 제2 절연층(230, 240)은 솔더 레지스트(solder resist) 등 다양한 절연 물질을 포함할 수 있다.
제1 도전층(L1)은 제1 베이스층(210)의 제1 면(211) 상에 형성되고 서로 이격하는 복수의 제1 도전 패턴(250)을 포함할 수 있다. 제1 도전 패턴(250) 각각은 본딩 와이어 등이 접속할 수 있는 부분 즉, 본딩 핑거(250A)와, 본딩 핑거(250A)로부터 연장되고 상대적으로 좁은 폭을 갖는 제1 라인부(250B) 및 제1 라인부(250B)의 끝단에 위치하여 제1 라인부(250B)보다 큰 폭을 갖는 제1 단부(250C)를 포함할 수 있다. 제1 단부(250C)는 제1 도전 비아(255)와 중첩하면서 제1 도전 비아(255)의 일단 예컨대, 상단과 접속할 수 있다.
제2 도전층(L2)은 제2 베이스층(220)의 제1 면(221) 상에 형성됨으로써 제1 베이스층(210) 내에서 제1 베이스층(210)의 제2 면(212)을 통하여 노출되는 표면을 갖도록 형성되고, 서로 이격하는 복수의 제2 도전 패턴(260)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서 제2 도전층(L2)은 제1 베이스층(210)의 제2 면(212) 상에 형성됨으로써 제2 베이스층(220) 내에서 제2 베이스층(220)의 제1 면(221)을 통하여 노출되는 표면을 가질 수도 있다. 제2 도전 패턴(260) 각각은 상대적으로 좁은 폭을 갖는 제2 라인부(260B) 및 제2 라인부(260B)의 양측 끝단에 각각 위치하면서 제2 라인부(260B)보다 큰 폭을 갖는 일측 제2 단부(260A) 및 타측 제2 단부(260C)를 포함할 수 있다. 일측 제2 단부(260A)는 제1 도전 비아(255)와 중첩하여 제1 도전 비아(255)의 타단 예컨대, 하단과 접속할 수 있다. 타측 제2 단부(260C)는 제2 도전 비아(265)와 중첩하여 제2 도전 비아(265)의 일단 예컨대, 상단과 접속할 수 있다.
제3 도전층(L3)은 제2 베이스층(210)의 제2 면(222) 상에 형성되고 서로 이격하는 복수의 제3 도전 패턴(270)을 포함할 수 있다. 제3 도전 패턴(270) 각각은 솔더 볼 등의 접속 단자(280)와 접속할 수 있는 부분 예컨대, 볼 랜드(270A)와, 볼 랜드(270A)로부터 연장되고 상대적으로 좁은 폭을 갖는 제3 라인부(270B)와, 제3 라인부(270B)의 끝단에 위치하여 제3 라인부(270B)보다 큰 폭을 갖는 제3 단부(270C)를 포함할 수 있다. 제3 단부(270C)는 제2 도전 비아(265)와 중첩하면서 제2 도전 비아(265)의 타단 예컨대, 하단과 접속할 수 있다.
제1 도전 비아(255)는 제1 베이스층(210)을 관통하여 수직 방향으로 연장하면서, 서로 중첩하는 제1 도전 패턴(250)의 제1 단부(250C) 및 제2 도전 패턴(260)의 일측 제2 단부(260A)를 연결시킴으로써 제1 도전 패턴(250)과 대응하는 제2 도전 패턴(260)을 전기적으로 연결시킬 수 있다. 즉, 제1 도전 비아(255)는 제1 도전층(L1)과 제2 도전층(L2) 사이의 전기적 연결을 제공할 수 있다. 제2 도전 비아(265)는 제2 베이스층(220)을 관통하여 수직 방향으로 연장하면서, 서로 중첩하는 제2 도전 패턴(260)의 타측 제2 단부(260C)와 제3 도전 패턴(270)의 제3 단부(270C)를 연결시킴으로써 제2 도전 패턴(260)과 대응하는 제3 도전 패턴(270)을 전기적으로 연결시킬 수 있다. 즉, 제2 도전 비아(265)는 제2 도전층(L2)과 제3 도전층(L3) 사이의 전기적 연결을 제공할 수 있다.
이로써, 인쇄회로기판 내에 본딩 핑거(250A)에서 볼 랜드(270A) 까지의 전기적 연결을 제공하고, 제1 도전 패턴(250), 제1 도전 비아(255), 제2 도전 패턴(260), 제2 도전 비아(265) 및 제3 도전 패턴(270)을 포함하는 도전성 구조물이 형성될 수 있다. 제1 도전 비아(255)는 본딩 핑거(250A)를 포함하는 제1 도전 패턴(250)으로부터 수직 하방으로 뻗은 수직 경로를 제공할 수 있고, 제2 도전 비아(265)는 볼 랜드(270A)를 포함하는 제3 도전 패턴(170)으로부터 수직 상방으로 뻗은 수직 경로를 제공할 수 있고, 이들 사이의 제2 도전 패턴(160)은 제1 도전 비아(255)와 제2 도전 비아(265)를 연결하는 수평 경로를 제공할 수 있다.
이상으로 설명한 인쇄회로기판에 의하면, 제1 도전층(L1)의 본딩 핑거(250A)의 피치(P1)가 제3 도전층(L3)의 볼 랜드(270A)의 피치(P2)보다 작아 이들을 직접 연결하기는 어렵더라도, 제1 도전층(L1)과 제3 도전층(L3)의 사이에 제2 도전층(L2)을 제공하여 이러한 피치의 차이를 보상할 수 있다.
본 실시예의 본딩 핑거(250A)는 도 2에서 설명된 제1 및 제2 본딩 핑거(512-1, 512-2)와 실질적으로 동일할 수 있다. 또한, 제1 도전 패턴(250), 제1 도전 비아(255), 제2 도전 패턴(260), 제2 도전 비아(265) 및 제3 도전 패턴(270)을 포함하는 도전성 구조물은 도 1에서 설명된 제1 및 제2 도전성 구조물(154-1, 154-2)과 대응할 수 있다. 또한, 접속 단자(280)는 도 1에서 설명된 제1 및 제2 접속 단자(156-1, 156-2)와 대응할 수 있다.
이상으로 설명한 반도체 패키지에 의하면 아래와 같은 효과가 획득될 수 있다.
반도체 칩을 X자 형상 또는 이와 유사한 형상으로 적층함으로써, 많은 수의 반도체 칩 적층이 가능하여 고용량/고성능의 반도체 패키지를 구현할 수 있다. 특히, 일정 높이까지는 일정 오프셋 방향으로 반도체 칩을 적층하고 그 이상의 높이에서는 반대의 오프셋 방향으로 반도체 칩을 적층함으로써 반도체 패키지의 평면 면적을 감소시킬 수 있다.
또한, 하부의 칩 스택은 베이스 기판과 와이어 본딩 등으로 직접 연결하고 상부의 칩 스택은 인쇄회로기판을 통하여 베이스 기판과 연결함으로써, 와이어를 길게 형성하여 공정상의 불량이 발생하거나 전기적 특성이 열화되는 제약을 개선할 수 있다.
또한, 본딩 핑거와 볼 랜드 사이의 피치 차이를 보상하는 중간층을 포함하는 인쇄회로기판을 제공함으로써, 인쇄회로기판을 통한 상부의 칩 스택과 베이스 기판 사이의 연결이 용이할 수 있다.
나아가, 인쇄회로기판이 상부 칩 스택 특히 칩 패드 아래를 지지함으로써 와이어 본딩 등의 공정시 작업성이 향상되고 구조적 안정성이 확보될 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 7은 도 6의 반도체 패키지를 위에서 본 평면도이다. 도 7은 도 6의 X2-X2' 선에 따른 단면을 나타낸다. 본 실시예를 설명함에 있어서, 전술한 도 1 및 도 2의 실시예와 실질적으로 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 본 실시예의 반도체 패키지는 베이스 기판(100)과, 베이스 기판(100) 상에 배치되는 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150')과, 베이스 기판(100) 상에서 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 인쇄회로기판(150')을 덮는 몰딩층(160)을 포함할 수 있다.
여기서, 인쇄회로기판(150') 상면의 본딩 핑거(152-1', 152-2', 152-3')는 전술한 실시예와 달리 제2 방향을 따라 일렬로 배열될 수 있다. 제2 칩 스택(120)과 전기적으로 연결되는 본딩 핑거(152-1')를 이하, 제1 본딩 핑거(152-1')라 하고, 제4 칩 스택(140)과 전기적으로 연결되는 본딩 핑거(152-2')를 이하, 제2 본딩 핑거(152-2')라 하고, 제2 및 제4 칩 스택(120, 140)과 공통적으로 연결되는 본딩 핑거(152-3')를 이하, 제3 본딩 핑거(152-3')라 하기로 한다.
이러한 제1 내지 제3 본딩 핑거(152-1', 152-2', 152-3')는 제2 칩 스택(120) 및 제4 칩 스택(140)과 중첩하지 않는 영역에 배열될 수 있다. 제1 본딩 핑거(152-1')는 제2 칩 스택(120)과의 입출력 신호가 인가되는 부분이고, 제2 본딩 핑거(152-2')는 제4 칩 스택(140)과의 입출력 신호가 인가되는 부분일 수 있다. 제3 본딩 핑거(152-3')는 전원 또는 접지 전압이 인가되는 부분일 수 있다.
제1 내지 제3 본딩 핑거(152-1', 152-2', 152-3')의 개수는, 제2 방향으로 배열되는 제2 칩 패드(124)의 개수 및/또는 제2 방향으로 배열되는 제4 칩 패드(144)의 개수보다 많기 때문에, 제2 칩 패드(124) 및 제4 칩 패드(144)와 제1 내지 제3 본딩 핑거(152-1', 152-2', 152-3') 중 적어도 일부는 제1 방향으로 연장하는 일직선 상에 배치될 수 없다. 다시 말하면, 제2 칩 패드(124) 및 제4 칩 패드(144)의 제2 방향의 위치와 이와 연결되는 제1 내지 제3 본딩 핑거(152-1', 152-2', 152-3') 중 적어도 일부의 제2 방향의 위치는 서로 상이할 수 있다.
인쇄회로기판(150)은 제1 본딩 핑거(152-1')로부터 인쇄회로기판(150')을 관통하여 인쇄회로기판(150')의 제1 접속 단자(156-1')까지 연장하는 제1 도전성 구조물(154-1')과, 제2 본딩 핑거(152-2')로부터 인쇄회로기판(150')을 관통하여 인쇄회로기판(150')의 제2 접속 단자(156-2')까지 연장하는 제2 도전성 구조물(154-2')과, 제3 본딩 핑거(152-3')로부터 인쇄회로기판(150')을 관통하여 인쇄회로기판(150')의 또다른 접속 단자(미도시됨)까지 연장하는 제3 도전성 구조물을 포함할 수 있다.
본 실시예에 의하는 경우, 본딩 핑거(152-1', 152-2', 152-3')가 차지하는 면적이 전술한 실시예에 비하여 더 작기 때문에, 제1 및 제2 칩 스택(110, 120)을 우측으로 좀더 이동시킬 수 있다. 즉, 제2 칩 스택(120)과 인쇄회로기판(150')의 중첩 면적을 증가시킬 수 있다. 유사하게 제3 및 제4 칩 스택(130, 140)을 좌측으로 좀더 이동시켜 제4 칩 스택(140)과 인쇄회로기판(150')의 중첩 면적을 증가시킬 수 있다.
이러한 경우, 인쇄회로기판(150')의 지지 역할이 강화되므로, 구조적 안정성 및 공정 작업성이 더욱 향상될 수 있다. 아울러, 제2 칩 스택(120)과 인쇄회로기판(150')의 중첩 면적 및 제4 칩 스택(140)과 인쇄회로기판(150')의 중첩 면적이 증가하기 때문에, 반도체 패키지의 평면 면적이 감소할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 베이스 기판 110: 제1 칩 스택
120: 제2 칩 스택 130: 제3 칩 스택
140: 제4 칩 스택 150: 인쇄회로기판
160: 몰딩층

Claims (21)

  1. 베이스 기판;
    상기 베이스 기판의 일면 상에 배치되는 인쇄회로기판;
    상기 인쇄회로기판 일측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 인쇄회로기판과 가까워지는 제1 오프셋 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택;
    상기 제1 칩 스택 상에 배치되고 상기 인쇄회로기판과 멀어지는 제2 오프셋 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택;
    상기 인쇄회로기판 타측의 상기 베이스 기판의 상기 일면 상에 배치되고, 상기 제2 오프셋 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택; 및
    상기 상기 제3 칩 스택 상에 배치되고, 상기 제1 오프셋 방향으로 오프셋 적층되는 제4 칩 스택을 포함하고,
    상기 제2 및 제4 칩 스택은 상기 인쇄회로기판을 통하여 상기 베이스 기판과 전기적으로 연결되는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 인쇄회로기판은,
    상기 제2 칩 스택과 전기적으로 연결되면서 상기 인쇄회로기판을 관통하는 제1 도전성 구조물; 및
    상기 제4 칩 스택과 전기적으로 연결되면서 상기 인쇄회로기판을 관통하는 제2 도전성 구조물을 포함하고,
    상기 제1 및 제2 도전성 구조물 각각은, 상기 베이스 기판의 상기 일면과 수직인 수직 방향으로 배치되는 수직 패턴과, 상기 베이스 기판의 상기 일면과 평행한 수평 방향으로 배치되는 수평 패턴의 조합을 포함하는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 인쇄회로기판은,
    상기 수직 방향으로 적층된 제1 및 제2 베이스층을 포함하고,
    상기 제1 및 제2 도전성 구조물 각각은,
    상기 제1 베이스층과 상기 제2 베이스층 사이의 계면에 배치되는 제2 도전 패턴;
    상기 계면과 반대편에 위치하는 상기 제1 베이스층의 일면 상에 배치되는 제1 도전 패턴;
    상기 계면과 반대편에 위치하는 상기 제2 베이스층의 일면 상에 배치되는 제3 도전 패턴;
    상기 제1 베이스층을 관통하여 상기 제1 도전 패턴의 일부와 상기 제2 도전 패턴의 일부를 접속시키는 제1 도전 비아; 및
    상기 제2 베이스층을 관통하여 상기 제2 도전 패턴의 일부와 상기 제3 도전 패턴의 일부를 접속시키는 제2 도전 비아를 포함하는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 도전 비아와 상기 제2 도전 비아는 서로 중첩하지 않는 위치에 배치되는
    반도체 패키지.
  5. 제3 항에 있어서,
    상기 제1 도전 패턴의 피치와 상기 제3 도전 패턴의 피치는 서로 상이한
    반도체 패키지.
  6. 제3 항에 있어서,
    상기 인쇄회로기판은,
    상기 제1 베이스층의 상기 일면 상에 배치되고 상기 제1 도전 패턴의 일부를 노출시키는 개구를 갖는 제1 절연층;
    상기 제2 베이스층의 상기 일면 상에 배치되고 상기 제3 도전 패턴의 일부를 노출시키는 개구를 갖는 제2 절연층; 및
    상기 제2 절연층의 상기 개구를 통하여 상기 제3 도전 패턴과 접속하는 접속 단자를 더 포함하고,
    상기 접속 단자는 상기 베이스 기판과 전기적으로 연결되는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 및 제4 칩 스택은, 상기 제1 절연층의 상기 개구를 통하여 상기 제1 도전 패턴에 와이어 본딩으로 접속되고,
    상기 접속 단자는, 솔더 볼인
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 칩 스택은, 상기 제1 오프셋 방향에서 상기 제1 칩 스택보다 돌출된 제1 단부를 갖고,
    상기 제4 칩 스택은, 상기 제2 오프셋 방향에서 상기 제3 칩 스택보다 돌출된 제2 단부를 갖고,
    상기 제1 단부의 일부 및 상기 제2 단부의 일부는 상기 인쇄회로기판과 중첩하는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 인쇄회로기판은, 상기 제1 단부의 일부 및 상기 제2 단부의 일부를 지지하는
    반도체 패키지.
  10. 제8 항에 있어서,
    상기 제2 칩 스택은, 상기 제1 단부의 일부 상에 배치되고 와이어가 본딩되는 제2 칩 패드를 더 포함하고,
    상기 제4 칩 스택은, 상기 제2 단부의 일부 상에 배치되고 와이어가 본딩되는 제4 칩 패드를 더 포함하는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 인쇄회로기판은,
    제2 인터커넥터를 통하여 상기 제2 칩 스택과 접속하는 제1 본딩 핑거; 및
    제4 인터커넥터를 통하여 상기 제4 칩 스택과 접속하는 제2 본딩 핑거를 포함하고,
    상기 제1 본딩 핑거는, 상기 제2 칩 스택과 상기 제4 칩 스택의 사이에서 제4 칩 스택보다 상기 제2 칩 스택에 상대적으로 가까운 영역에 배치되고,
    상기 제2 본딩 핑거는, 상기 제2 칩 스택과 상기 제4 칩 스택의 사이에서 상기 제2 칩 스택보다 상기 제4 칩 스택에 상대적으로 가까운 영역에 상기 제1 본딩 핑거와 이격하여 배치되는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 및 제2 본딩 핑거는, 각각 일렬로 배열되는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 인쇄회로기판은,
    제2 인터커넥터를 통하여 상기 제2 칩 스택과 접속하는 제1 본딩 핑거;
    제4 인터커넥터를 통하여 상기 제4 칩 스택과 접속하는 제2 본딩 핑거; 및
    상기 제2 및 제4 인터커넥터를 통하여 상기 제2 및 제4 칩 스택과 동시에 접속하는 제3 본딩 핑거를 포함하는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 제1 내지 제3 본딩 핑거는, 상기 제2 칩 스택과 상기 제4 칩 스택의 사이에서 일렬로 배열되는
    반도체 패키지.
  15. 제13 항에 있어서,
    상기 제1 본딩 핑거 및 상기 제2 본딩 핑거는, 신호가 인가되고,
    상기 제3 본딩 핑거는, 전원 또는 접지 전압이 인가되는
    반도체 패키지.
  16. 제1 항에 있어서,
    상기 제1 칩 스택, 상기 제3 칩 스택, 및 상기 인쇄회로기판은, 서로 동일한 두께를 갖는
    반도체 패키지.
  17. 제16 항에 있어서,
    상기 제2 칩 스택 및 상기 제4 칩 스택은, 상기 제1 칩 스택의 상면, 상기 제3 칩 스택의 상면 및 상기 인쇄회로기판의 상면을 포함하는 평면 상에 위치하는
    반도체 패키지.
  18. 제1 항에 있어서,
    상기 제1 및 제2 칩 스택과, 상기 제3 및 제4 칩 스택은, 상기 인쇄회로기판을 중심으로 대칭 구조를 갖는
    반도체 패키지.
  19. 제1 항에 있어서,
    상기 제1 내지 제4 반도체 칩 중 선택된 적어도 두개는, 서로 동일한 메모리 칩인
    반도체 패키지.
  20. 제1 항에 있어서,
    상기 제2 또는 상기 제3 반도체 칩이 상기 제1 반도체 칩과 동일한 칩인 경우,
    상기 제2 또는 상기 제3 반도체 칩은, 상기 제1 반도체 칩을 상기 베이스 기판의 상기 일면과 수직한 방향의 일축을 중심으로 180도 회전된 상태로 오프셋 적층되는
    반도체 패키지.
  21. 제1 항에 있어서,
    상기 제1 칩 스택은, 제1 인터커넥터를 통하여 상기 베이스 기판과 직접 연결되고,
    상기 제3 칩 스택은, 제3 인터커넥터를 통하여 상기 베이스 기판과 직접 연결되는
    반도체 패키지.
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