JP6989426B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6989426B2
JP6989426B2 JP2018055029A JP2018055029A JP6989426B2 JP 6989426 B2 JP6989426 B2 JP 6989426B2 JP 2018055029 A JP2018055029 A JP 2018055029A JP 2018055029 A JP2018055029 A JP 2018055029A JP 6989426 B2 JP6989426 B2 JP 6989426B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
functional layer
semiconductor
wafer
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018055029A
Other languages
English (en)
Other versions
JP2019169556A (ja
Inventor
一茂 河崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018055029A priority Critical patent/JP6989426B2/ja
Priority to TW107124040A priority patent/TWI673852B/zh
Priority to CN201821206107.1U priority patent/CN208767302U/zh
Priority to CN201810847601.4A priority patent/CN110299364A/zh
Priority to US16/121,186 priority patent/US10777529B2/en
Publication of JP2019169556A publication Critical patent/JP2019169556A/ja
Application granted granted Critical
Publication of JP6989426B2 publication Critical patent/JP6989426B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

実施形態は、半導体装置およびその製造方法に関する。
例えば、基板上に積層された複数の半導体メモリチップを樹脂モールドした構造を有する半導体メモリデバイスがある。このような、半導体装置では、記憶容量の大容量化に伴い、チップの積層数が増大し、デバイスのサイズが大きくなると共に製造コストが上昇する。
特開２０１５−１７６９５８号公報
実施形態は、小型化および低コスト化が可能な半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、ベース部材と、前記ベース部材の表面と交差する第１方向に交互に積層された第１半導体チップと第２半導体チップとを含む第１積層体と、前記ベース部材の前記表面に沿った第２方向に、前記第１積層体と並べて配置され、前記第１方向に交互に積層された別の第１半導体チップと別の第２半導体チップとを含む第２積層体と、を備える。前記第１積層体は、前記ベース部材に接続された最下層の第１半導体チップを含み、前記第２積層体は、前記ベース部材に接続された最下層の第２半導体チップを含む。前記第１半導体チップおよび前記第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に設けられた機能層と、前記機能層上に設けられた接合パッドと、前記半導体基板の前記機能層とは反対側の裏面側に設けられた接続パッドと、を有する。前記第１積層体および前記第２積層体は、前記第１半導体チップの機能層と、前記第２半導体チップの機能層と、を向き合わせて接合した第１接合部と、前記第１半導体チップの半導体基板と、前記第２半導体チップの半導体基板と、を向き合わせて接合した第２接合部と、を含む。前記第１接合部は、前記第１半導体チップの接合パッドと、前記第２半導体チップの接合パッドと、を直接接続した部分を含み、前記第２接合部は、前記第１半導体チップの接続パッドと、前記第２半導体チップの接続パッドとを、接続部材を介して接続した部分を含む。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の構成を示す模式図である。 実施形態に係る半導体装置に含まれる半導体チップを示す模式断面図である。 実施形態に係る半導体装置の製造方法を示す模式断面図である。 比較例に係る半導体装置の構成を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、半導体装置１の構造を示す断面図であり、図１（ｂ）は、半導体装置１の上面を示す模式平面図である。
半導体装置１は、例えば、大容量の不揮発性記憶装置であり、ベース部材１０と、積層体２０Ａと、積層体２０Ｂと、を含む。積層体２０Ａおよび２０Ｂは、ベース部材１０の上に配置される。
積層体２０Ａおよび２０Ｂは、ベース部材１０の上面に沿ったＸ方向に並べて配置される。積層体２０Ａおよび２０Ｂは、ベース部材１０の上面と交差する方向、例えば、Ｚ方向に交互に積層された複数の半導体チップＣＡと複数の半導体チップＣＢとをそれぞれ含む。積層体２０Ａおよび２０Ｂは、例えば、ベース部材１０の上に樹脂モールドされる。
積層体２０Ａは、ベース部材１０に接続された最下層に位置する半導体チップＣＡを含む。また、積層体２０Ｂは、ベース部材１０に接続された最下層に位置する半導体チップＣＢを含む。
図１（ａ）に示すように、半導体装置１は、ロジックチップ３０をさらに含む。ロジックチップ３０は、例えば、ベース部材１０の下面にフリップチップバンプ（以下、ＦＣバンプ３３）を介して接続される。
ベース部材１０は、例えば、実装基板であり、接続パッド１３と、配線１５と、ビアコンタクト１７と、を含む。配線１５は、ベース部材１０の上面側に設けられ、接続パッド１３は、ベース部材１０の下面側に設けられる。ビアコンタクト１７は、ベース部材１０の下面から上面へ貫通し、接続パッド１３と配線１５とを電気的に接続する。
半導体チップＣＡおよびＣＢは、ビアコンタクト２１および２３をそれぞれ含む。ビアコンタクト２１および２３は、例えば、半導体チップＣＡおよびＣＢのそれぞれの基板を裏面から表面へ貫通するように設けられる。ビアコンタクト２１および２３は、半導体チップＣＡおよびＣＢの機能層（図２（ａ）参照）にそれぞれ接続される。積層体２０Ａおよび２０Ｂのそれぞれに含まれる半導体チップＣＡおよびＣＢは、ビアコンタクト２１および２３を介して相互に電気的に接続される。
図１（ａ）に示すように、最下層の半導体チップＣＡおよびＣＢは、例えば、接続バンプ４３を介して配線１５にそれぞれ電気的に接続される。すなわち、接続バンプ４３は、最下層の半導体チップＣＡおよびＣＢのビアコンタクト２１および２３をそれぞれ配線１５に接続する。
ロジックチップ３０は、ＦＣバンプ３３が接続された接続パッド１３およびビアコンタクト１７を介して配線１５に電気的に接続される。これにより、積層体２０Ａとロジックチップ３０との間、および、積層体２０Ｂとロジックチップ３０との間が電気的に接続される。
半導体装置１は、ベース部材１０の下面に配置された接続部材、例えば、ハンダバンプ５０をさらに含む。ハンダバンプ５０は、接続パッド１３上に設けられ、ビアコンタクト１７を介して配線１５に電気的に接続される。ハンダバンプ５０は、例えば、積層体２０Ａおよび２０Ｂに接続された配線１５とは別の配線１５に電気的に接続される。ハンダバンプ５０は、例えば、外部回路に接続され、ロジックチップ３０と外部回路を電気的に接続する。
図１（ｂ）に示すように、積層体２０Ａは、Ｚ方向に見て、ロジックチップ３０の一部とオーバラップするように配置される。また、積層体２０Ｂは、Ｚ方向に見て、ロジックチップ３０の別の一部とオーバラップするように配置される。
例えば、積層体２０Ａおよび２０Ｂのビアコンタクト２１および２３は、ロジックチップ３０の上方に配置される。これにより、積層体２０Ａおよび２０Ｂとロジックチップ３０との間を最短距離で接続することが可能となる。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１の構成を示す模式図である。図２（ａ）は、半導体装置１の部分断面を示す模式図である。図２（ｂ）は、半導体チップＣＡおよびＣＢの端子配置を示す模式図である。
図２（ａ）に示すように、半導体チップＣＡは、半導体基板ＳＳと、機能層ＦＬＡと、接合層ＷＢＬと、を含む。また、半導体チップＣＢは、半導体基板ＳＳと、機能層ＦＬＢと、接合層ＷＢＬと、を含む。また、半導体チップＣＡおよびＣＢの裏面（機能層ＦＬとは反対側の面）には、それぞれ接続パッド４５もしくは接続パッド４７が設けられる。
図２（ａ）に示すように、半導体チップＣＡおよびＣＢは、それぞれの接合層ＷＢＬが向き合うように接合される。積層体２０Ａは、半導体チップＣＡおよびＣＢを貼り合わせた積層チップＳＣ１をＺ方向に積層した構造を有する。積層体２０Ｂは、半導体チップＣＡおよびＣＢを貼り合わせた積層チップＳＣ２をＺ方向に積層した構造を有する。
積層チップＳＣ１は、半導体チップＣＡの裏面上に接続パッド４７を介して設けられた接続バンプ４３を有するように構成される。そして、積層体２０Ａは、半導体チップＣＢの裏面（機能層ＦＬＢとは反対側の面）と、半導体チップＣＡの裏面とが、接続バンプ４３、接続パッド４５および４７を介して接続されるように構成される。
積層チップＳＣ２は、半導体チップＣＢの裏面に接続パッド４７を介して設けられた接続バンプ４３を有するように構成される。そして、積層体２０Ｂは、半導体チップＣＢの裏面と、半導体チップＣＡの裏面とが、接続バンプ４３、接続パッド４５および４７を介して接続されるように構成される。
このように、半導体チップＣＡと半導体チップＣＢとを接合層ＷＢＬを介して貼り合わせることにより、全チップを接続バンプを介して積層する場合に比べて、積層体２０Ａおよび２０Ｂのサイズ（高さ）を縮小することができる。これにより、半導体装置１を小型化することができる。
なお、図２（ａ）では、半導体チップＣＡおよびＣＢを貫くビアコンタクト２１および２３を省略している。また、積層体２０Ａおよび２０Ｂは、それぞれベース部材１０の接続パッド１３、配線１５およびビアコンタクト１７を介してロジックチップ３０およびハンダバンプ５０に接続される。
図２（ｂ）に示すように、半導体チップＣＡおよびＣＢは、それぞれデータ端子０〜７、および、コマンド端子０〜３を有する。半導体チップＣＡのデータ端子およびコマンド端子は、例えば、ビアコンタクト２１であり、半導体チップＣＢのデータ端子およびコマンド端子は、例えば、ビアコンタクト２３である。半導体チップＣＡおよびＣＢのデータ端子およびコマンド端子は、ロジックチップ３０のデータ端子およびコマンド端子に接続される。
例えば、データ端子およびコマンド端子は、半導体チップＣＡおよびＣＢのそれぞれの外縁に沿って一列に並べて配置される。また、半導体チップＣＡおよびＣＢは、それぞれのデータ端子およびコマンド端子が最短距離で向き合うように配置される。Ｘ方向において隣接する半導体チップＣＡおよびＣＢは、相互に向き合う側面に沿って配置されたデータ端子およびコマンド端子を有し、Ｘ方向において、両者のデータ端子が並び、コマンド端子が並ぶように配置される。
さらに、半導体チップＣＡの上に貼り合わせられる半導体チップＣＢにおいて、データ端子は、下層のデータ端子に接続される位置に配置され、コマンド端子は、下層のコマンド端子に接続される位置に配置される。半導体チップＣＢの上に貼り合わせられる半導体チップＣＡにおいても同様である。
このように、積層体２０Ａおよび２０Ｂにおいて、データ端子およびコマンド端子を、それぞれ所定の領域に配置することにより、積層体２０Ａおよび２０Ｂと、ロジックチップ３０との間の接続が容易になる。
例えば、図５（ａ）および（ｂ）に示す半導体装置２は、ベース部材１０の上に積層体２０Ａおよび２０Ｂを配置し、ベース部材１０の裏面側にロジックチップ３０を配置した構造を有する。積層体２０Ａおよび２０Ｂは、共に、積層チップＳＣ１をＺ方向に積層した構造を有する。また、積層体２０Ａおよび２０Ｂは、ベース部材１０の接続パッド１３、配線１５およびビアコンタクト１７を介してロジックチップ３０に接続される。
図５（ｂ）に示すように、半導体装置２では、隣接する半導体チップＣＡの相互に向き合う側面に沿って配置されたデータ端子およびコマンド端子の配列がＹ方向において反転する。このため、データ端子およびコマンド端子がＸ方向において隣接して配置される部分が生じる。このため、積層体２０Ａおよび２０Ｂの端子と、ロジックチップ３０の端子とを接続する配線が、図２（ｂ）に示す半導体装置１よりも複雑になる。
すなわち、積層体２０Ａおよび２０Ｂの端子配列と、ロジックチップ３０の端子配列を一致させることができず、例えば、ベース部材１０の配線１５を相互に接続可能なパターンに変更する必要が生じる。また、ロジックチップ３０として、端子配列を積層体２０Ａおよび２０Ｂの端子配列に合わせて変更した専用チップを用いる必要が生じる。このため、製造コストが上昇する。
本実施形態に係る半導体装置１では、ロジックチップ３０に端子配列に合わせて、積層体２０Ａおよび２０Ｂのデータ端子およびコマンド端子を配列することが可能であり、製造コストを低減することができる。
図３（ａ）〜（ｄ）は、実施形態に係る半導体装置１に含まれる半導体チップＣＡおよびＣＢを示す模式断面図である。例えば、接続バンプ４３の有無を含む構成を区別すれば、半導体装置１は、４種類の半導体チップＣＡ１、ＣＡ２、ＣＢ１およびＣＢ２を含む。
図３（ａ）〜（ｄ）に示すように、接合層ＷＢＬは、接合パッド５１と絶縁膜５３とを含む。接合パッド５１は、例えば、機能層ＦＬＡもしくはＦＬＢに電気的に接続される。絶縁膜５３は、例えば、シリコン酸化膜であり、機能層ＦＬＡもしくはＦＬＢを保護する。機能層ＦＬＡおよびＦＬＢは、例えば、ＮＡＮＤ型メモリ素子のメモリセルアレイおよび周辺回路を含む。
図３（ａ）および図３（ｃ）に示すように、半導体チップＣＡ１およびＣＢ１は、裏面側に接続バンプ４３を有する。一方、図３（ｂ）および（ｄ）に示す半導体チップＣＡ２およびＣＢ２は、裏面側に接続バンプ４３を有しない。
積層体２０Ａは、半導体チップＣＡ１と半導体チップＣＢ２とを貼り合わせた積層チップＳＣ１を含む。積層体２０Ｂは、半導体チップＣＡ２と半導体チップＣＢ１とを貼り合わせた積層チップＳＣ２を含む。
次に、図４（ａ）〜（ｅ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図４（ａ）〜（ｅ）は、半導体装置１の製造過程を順に示す模式断面図である。なお、図４（ａ）〜（ｅ）においても、ビアコンタクト２１および２３を省略している。
図４（ａ）に示すように、機能層ＦＬＡと機能層ＦＬＢとを含むウェーハ１００を形成する。機能層ＦＬＡおよび機能層ＦＬＢは、例えば、半導体基板ＳＳの上に形成されるメモリ素子である。機能層ＦＬＡおよび機能層ＦＬＢは、半導体基板ＳＳの表面に沿って交互に配置される。
さらに、機能層ＦＬＡおよびＦＬＢを覆う接合層ＷＢＬを形成する。接合層ＷＢＬは、例えば、接合パッド５１および絶縁膜５３を含む。接合パッド５１は、例えば、銅を含む金属層である。絶縁膜５３は、例えば、シリコン酸化膜である。
図４（ｂ）に示すように、半導体基板ＳＳの裏面に接続バンプ４３を有するウェーハ１１０を形成する。ウェーハ１１０は、ウェーハ１００の裏面に接続バンプ４３を形成したものである。接続バンプ４３は、例えば、接続パッド４７を介して半導体基板ＳＳの裏面に接続される。接続バンプ４３は、例えば、ハンダ材などの接続部材を用いて形成される。接続パッド４７は、例えば、銅などを含む金属層である。接続バンプ４３は、ハンダ材に限らず、例えば、接続パッド４７よりも低融点の金属材料を用いても良い。
また、半導体基板ＳＳの裏面上には、スペーサＳＡが形成される。スペーサＳＡは、例えば、樹脂部材である。スペーサＳＡを配置することにより、接続バンプ４３を用いて接続される積層チップＳＣ１もしくはＳＣ２の相互の間隔を一定に保持することができる（図１（ａ）参照）。
図４（ｃ）に示すように、半導体基板ＳＳの裏面に接続パッド４５を有するウェーハ１２０を形成する。接続パッド４５は、例えば、銅などを含む金属層である。ウェーハ１２０は、ウェーハ１００の裏面に接続パッド４５を形成したものである。
図４（ｄ）に示すように、ウェーハ１１０とウェーハ１２０とを貼り合わせる。例えば、ウェーハ１１０の接合層ＷＢＬと、ウェーハ１２０の接合層ＷＢＬと、が向き合うように配置した後、ウェーハ１１０とウェーハ１２０を接触させ、例えば、高温下で加圧することにより、両者を貼り合わせる。
この際、ウェーハ１１０の接合パッド５１とウェーハ１２０の接合パッド５１とが接触し、また、両者の絶縁膜５３が接触することにより貼合される。また、ウェーハ１１０とウェーハ１２０は、機能層ＦＬＡと機能層ＦＬＢとが向き合うように接合される。
図４（ｅ）に示すように、貼合したウェーハ１１０とウェーハ１２０とを、例えば、ダイサーにより切断し、積層チップＳＣ１およびＳＣ２を切り出す。その後、ベース部材１０の上に、複数の積層チップＳＣ１を、接続バンプ４３を介して積層することにより、積層体２０Ａを形成する。同様に、複数の積層チップＳＣ２を、接続バンプ４３を介して積層することにより、積層体２０Ｂを形成する（図１（ａ）参照）。
上記の製造方法では、機能層ＦＬＡと機能層ＦＬＢとを、例えば、Ｘ方向およびＹ方向のうちの少なくとも１つの方向に交互に配置した２枚のウェーハ１００を貼合することにより、積層チップＳＣ１およびＳＣ２を形成することができる。これにより、半導体装置１を低コストで製造することができる。例えば、機能層ＦＬＡを含むウェーハ、および、機能層ＦＬＢを含むウェーハの２種類を製作するには、２つのマスクセットが必要となるが、本実施形態に係る製造方法では、１つのマスクセットを用いて、積層チップＳＣ１およびＳＣ２を製作することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０…ベース部材、 １３、４５、４７…接続パッド、 １５…配線、 １７、２１、２３…ビアコンタクト、 ２０Ａ、２０Ｂ…積層体、 ３０…ロジックチップ、 ３３…ＦＣバンプ、 ４３…接続バンプ、 ５０…ハンダバンプ、 ５１…接合パッド、 ５３…絶縁膜、 １００、１１０、１２０…ウェーハ、 ＣＡ、ＣＡ１、ＣＡ２、ＣＢ、ＣＢ１、ＣＢ２…半導体チップ、 ＦＬＡ、ＦＬＢ…機能層、 ＷＢＬ…接合層、 ＳＳ…半導体基板、 ＳＡ…スペーサ、 ＳＣ１…積層チップ、 ＳＣ２…積層チップ

Claims (7)

  1. ベース部材と、
    前記ベース部材の表面と交差する第１方向に交互に積層された第１半導体チップと第２半導体チップとを含む第１積層体と、
    前記ベース部材の前記表面に沿った第２方向に、前記第１積層体と並べて配置され、前記第１方向に交互に積層された別の第１半導体チップと別の第２半導体チップとを含む第２積層体と、
    を備え、
    前記第１積層体は、前記ベース部材に接続された最下層の第１半導体チップを含み、
    前記第２積層体は、前記ベース部材に接続された最下層の第２半導体チップを含み、
    前記第１半導体チップおよび前記第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に設けられた機能層と、前記機能層上に設けられた接合パッドと、前記半導体基板の前記機能層とは反対側の裏面側に設けられた接続パッドと、を有し、
    前記第１積層体および前記第２積層体は、前記第１半導体チップの機能層と、前記第２半導体チップの機能層と、を向き合わせて接合した第１接合部と、前記第１半導体チップの半導体基板と、前記第２半導体チップの半導体基板と、を向き合わせて接合した第２接合部と、を含み、
    前記第１接合部は、前記第１半導体チップの接合パッドと、前記第２半導体チップの接合パッドと、を直接接続した部分を含み、
    前記第２接合部は、前記第１半導体チップの接続パッドと、前記第２半導体チップの接続パッドとを、接続部材を介して接続した部分を含む半導体装置。
  2. ベース部材と、
    前記ベース部材の表面と交差する第１方向に交互に積層された第１半導体チップと第２半導体チップとを含む第１積層体と、
    前記ベース部材の前記表面に沿った第２方向に、前記第１積層体と並べて配置され、前記第１方向に交互に積層された別の第１半導体チップと別の第２半導体チップとを含む第２積層体と、
    前記第１積層体および前記第２積層体に電気的に接続された第３半導体チップと、
    を備え、
    前記第１積層体は、前記ベース部材に接続された最下層の第１半導体チップを含み、
    前記第２積層体は、前記ベース部材に接続された最下層の第２半導体チップを含み、
    前記第３半導体チップは、コマンド端子とデータ端子とを有し、
    前記第１積層体および前記第２積層体は、それぞれ、前記コマンド端子に接続される第１端子と、前記データ端子に接続される第２端子と、を有し、
    前記第１積層体の第１端子と前記第２積層体の第１端子は、前記第２方向に並べて配置され、
    前記第１積層体の第２端子と前記第２積層体の第２端子は、前記第２方向に並べて配置される半導体装置。
  3. 前記第１半導体チップおよび前記第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に設けられた機能層と、を有し、
    前記第１積層体および前記第２積層体は、前記第１半導体チップの機能層と、前記第２半導体チップの機能層と、を向き合わせて接合した第１接合部と、前記第１半導体チップの半導体基板と、前記第２半導体チップの半導体基板と、を向き合わせて接合した第２接合部と、を含む請求項２記載の半導体装置。
  4. 前記第１半導体チップおよび前記第２半導体チップは、それぞれ、前記機能層上に設けられた接合パッドと、前記半導体基板の前記機能層とは反対側の裏面側に設けられた接続パッドと、を有し、
    前記第１接合部は、前記第１半導体チップの接合パッドと、前記第２半導体チップの接合パッドと、を直接接続した部分を含み、
    前記第２接合部は、前記第１半導体チップの接続パッドと、前記第２半導体チップの接続パッドとを、接続部材を介して接続した部分を含む請求項３記載の半導体装置。
  5. 第１機能層と、前記第１機能層と交互に並べて配置された第２機能層と、を含む第１面と、前記第１面とは反対側の第２面を有する第１ウェーハを形成し、
    第１機能層と、前記第１機能層と交互に並べて配置された第２機能層と、を含む第１面と、前記第１面とは反対側の第２面を有する第２ウェーハを形成し、
    前記第１ウェーハの第１機能層と前記第２ウェーハの第２機能層とが接合され、前記第１ウェーハの第２機能層と前記第２ウェーハの第１機能層とが接合されるように、前記第１ウェーハの第１面と前記第２ウェーハの第１面とを貼り合わせたウェーハ接合体を形成し、
    前記ウェーハ接合体を、前記第１ウェーハの第１機能層と前記第１ウェーハの第１機能層に接合された前記第２ウェーハの第２機能層とをそれぞれ含む複数の第１積層チップと、前記第２ウェーハの第１機能層と前記第２ウェーハの第１機能層に接合された前記第１
    ウェーハの第２機能層とをそれぞれ含む複数の第２積層チップと、に分割する半導体装置の製造方法。
  6. 前記第１ウェーハの前記第２面に第１接続パッドを形成し、
    前記第２ウェーハの前記第２面に第２接続パッドを形成し、
    前記第１積層チップおよび前記第２積層チップは、前記第１ウェーハの一部である第１基板と、前記第２ウェーハの一部である第２基板と、を有し、
    前記第１接続パッドと前記第２接続パッドとが対向するように複数の前記第１積層チップを積層し、前記第１接続パッドと前記第２接続パッドとの間を導体により接続して第１積層体を形成し、
    前記第１接続パッドと前記第２接続パッドとが対向するように複数の前記第２積層チップを積層し、前記第１接続パッドと前記第２接続パッドとの間を導体により接続して第２積層体を形成する請求項５記載の半導体装置の製造方法。
  7. 複数の前記第１積層チップを含む第１積層体、および、複数の前記第２積層チップを含む第２積層体をベース部材上に形成する請求項５記載の半導体装置の製造方法。
JP2018055029A 2018-03-22 2018-03-22 半導体装置およびその製造方法 Active JP6989426B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018055029A JP6989426B2 (ja) 2018-03-22 2018-03-22 半導体装置およびその製造方法
TW107124040A TWI673852B (zh) 2018-03-22 2018-07-12 半導體裝置及其製造方法
CN201821206107.1U CN208767302U (zh) 2018-03-22 2018-07-27 半导体装置
CN201810847601.4A CN110299364A (zh) 2018-03-22 2018-07-27 半导体装置及其制造方法
US16/121,186 US10777529B2 (en) 2018-03-22 2018-09-04 Semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018055029A JP6989426B2 (ja) 2018-03-22 2018-03-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2019169556A JP2019169556A (ja) 2019-10-03
JP6989426B2 true JP6989426B2 (ja) 2022-01-05

Family

ID=66130729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018055029A Active JP6989426B2 (ja) 2018-03-22 2018-03-22 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10777529B2 (ja)
JP (1) JP6989426B2 (ja)
CN (2) CN208767302U (ja)
TW (1) TWI673852B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6989426B2 (ja) * 2018-03-22 2022-01-05 キオクシア株式会社 半導体装置およびその製造方法
JP2023044255A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3529326B2 (ja) * 2000-06-12 2004-05-24 エヌイーシーコンピュータテクノ株式会社 表面実装用のパッケージ基板および表面実装方法
JP3896112B2 (ja) * 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
JP2008270367A (ja) 2007-04-17 2008-11-06 Denso Corp 半導体装置
JP5264332B2 (ja) 2008-07-09 2013-08-14 ラピスセミコンダクタ株式会社 接合ウエハ、その製造方法、及び半導体装置の製造方法
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
TWI502723B (zh) 2010-06-18 2015-10-01 Chipmos Technologies Inc 多晶粒堆疊封裝結構
JP2014022395A (ja) 2012-07-12 2014-02-03 Toppan Printing Co Ltd 半導体パッケージ用透明基板および半導体パッケージの製造方法
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
JP5847749B2 (ja) * 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2015173139A (ja) * 2014-03-11 2015-10-01 マイクロン テクノロジー， インク． 半導体装置の製造方法、および半導体チップ積層体
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2015177007A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法及び半導体装置
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
JP6753743B2 (ja) * 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
JP6989426B2 (ja) * 2018-03-22 2022-01-05 キオクシア株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201941397A (zh) 2019-10-16
US10777529B2 (en) 2020-09-15
CN110299364A (zh) 2019-10-01
JP2019169556A (ja) 2019-10-03
TWI673852B (zh) 2019-10-01
CN208767302U (zh) 2019-04-19
US20190295985A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
US8766425B2 (en) Semiconductor device
US9875955B2 (en) Low cost hybrid high density package
US7557439B1 (en) Layered chip package that implements memory device
US20080036082A1 (en) Multi-chip package having a stacked plurality of different sized semiconductor chips, and method of manufacturing the same
JP4704800B2 (ja) 積層型半導体装置及びその製造方法
KR101245454B1 (ko) 비대칭적으로 배열된 다이 및 몰딩을 포함하는 멀티패키지 모듈
JPS6347259B2 (ja)
US9305912B2 (en) Stack package and method for manufacturing the same
JP6989426B2 (ja) 半導体装置およびその製造方法
US20130307145A1 (en) Semiconductor package and method of fabricating the same
KR100791576B1 (ko) 볼 그리드 어레이 유형의 적층 패키지
KR20150122679A (ko) 위치 반전을 갖는 마이크로 전자 유닛 및 패키지
KR102507961B1 (ko) 반도체 칩 스택 배열체 및 이러한 반도체 칩 스택 배열체를 제조하기 위한 반도체 칩
KR20200033020A (ko) 부분 중첩 반도체 다이 스택 패키지
TWI797701B (zh) 半導體裝置及其製造方法
CN101465341B (zh) 堆叠式芯片封装结构
WO2023032323A1 (ja) 半導体装置及び半導体装置の製造方法
TW201739004A (zh) 半導體模組以及製造其的方法
US9761535B1 (en) Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same
TW202412202A (zh) 半導體裝置及其製造方法
KR100668847B1 (ko) 패키지 스택
CN115020387A (zh) 芯片堆叠封装结构及芯片堆叠封装方法
JP2006080258A (ja) 半導体装置
JP2014036096A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211202

R150 Certificate of patent or registration of utility model

Ref document number: 6989426

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150