JP2023044255A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】製造工程が簡素化された半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、間隔を有して第１方向に並ぶ複数の第１導電層と、前記複数の第１導電層内を前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の第１導電層との間の第１絶縁膜と、前記複数の第１導電層の上方に設けられ、前記第１半導体層に接する第２半導体層４１と、前記第２半導体層の上方に接して設けられた第１電極ＰＤ３ａとを含む第１チップ４０を含み、前記第１電極に接する第２電極ＰＤ４と、前記第２電極に接する第２導電層５１とを含む第２チップ５０を含む。【選択図】図３

Description

実施形態は、半導体記憶装置に関する。
メモリセルが３次元状に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０２１－０４８２４９号公報
製造工程が簡素化された半導体記憶装置を提供する。
実施形態の半導体記憶装置は、間隔を有して第１方向に並ぶ複数の第１導電層と、前記複数の第１導電層内を前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の第１導電層との間の第１絶縁膜と、前記複数の第１導電層の上方に設けられ、前記第１半導体層に接する第２半導体層と、前記第２半導体層の上方に接して設けられた第１電極とを含む第１チップを含み、前記第１電極に接する第２電極と、前記第２電極に接する第２導電層とを含む第２チップを含む。
第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置の断面の構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の別の断面の構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の２つの積層体の構造の詳細を説明するための断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態に係る半導体記憶装置を製造する或る工程の一例を示す断面図。 第１実施形態の比較例に係る半導体記憶装置の断面の構造の一例を示す断面図。 第１実施形態の第１変形例に係る半導体記憶装置の断面の構造の一例を示す断面図。 第１実施形態の第２変形例に係る半導体記憶装置の断面の構造の一例を示す断面図。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。
各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。
＜第１実施形態＞
以下、第１実施形態に係る半導体記憶装置１について説明する。
［構成例］
（１）半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせは、１つの半導体記憶装置であるメモリシステム３を構成し得る。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、または、ＳＳＤ（Solid State Drive）等である。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えば、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、およびデータＤＡＴ等を含み得る。以下、書込みデータおよび読出しデータのいずれにも、参照符号ＤＡＴを付して説明を行う。半導体記憶装置１は、入出力信号Ｉ／Ｏを介して、メモリコントローラ２からコマンドＣＭＤ、アドレス情報ＡＤＤ、および書込みデータＤＡＴを受信する。
コマンドラッチイネーブル信号ＣＬＥは、信号Ｉ／Ｏを介してコマンドＣＭＤが送信される期間を半導体記憶装置１に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、信号Ｉ／Ｏを介してアドレス情報ＡＤＤが送信される期間を半導体記憶装置１に通知するために使用される。ライトイネーブル信号ＷＥｎは、半導体記憶装置１による信号Ｉ／Ｏの入力を可能にするために使用される。リードイネーブル信号ＲＥｎは、半導体記憶装置１による信号Ｉ／Ｏの出力を可能にするために使用される。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態とビジー状態とのいずれにあるかをメモリコントローラ２に通知するために使用される。レディ状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを受け付ける。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からのコマンドを、例外を除き受け付けない。
半導体記憶装置１は、メモリセルアレイ１１および周辺回路ＰＲＣを含む。周辺回路ＰＲＣは、ロウデコーダ１２、センスアンプ１３、およびシーケンサ１４を含む。
メモリセルアレイ１１は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。
シーケンサ１４は、受信されたコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１４は、ロウデコーダ１２およびセンスアンプ１３等を制御して、書込み動作および読出し動作等の各種動作を実行する。書込み動作では、受信された書込みデータＤＡＴがメモリセルアレイ１１に記憶される。読出し動作では、メモリセルアレイ１１から読出しデータＤＡＴが読み出される。
ロウデコーダ１２は、受信されたアドレス情報ＡＤＤに基づいて、読出し動作および書込み動作等の各種動作を実行する対象の或るブロックＢＬＫを選択する。ロウデコーダ１２は、当該選択したブロックＢＬＫに係るワード線に電圧を転送する。
センスアンプ１３は、受信されたアドレス情報ＡＤＤに基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプ１３は、書込み動作において、受信された書込みデータＤＡＴを保持し、当該書込みデータＤＡＴに基づいてビット線に電圧を印加する。センスアンプ１３は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ１１に記憶されるデータを読出しデータＤＡＴとして読み出し、読出しデータＤＡＴをメモリコントローラ２に出力する。
（２）メモリセルアレイ
図２は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１の或るブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１の他のブロックＢＬＫは各々、例えば、図２に示されるのと同様の回路構成を有する。
当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳは、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは１以上の整数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、当該ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
選択トランジスタＳＴ１およびＳＴ２、ならびに、メモリセルトランジスタＭＴ０～ＭＴ７、それぞれのゲートに接続される配線について、整数ｊおよび整数ｋを用いて説明する。次の説明は、図２の例では、ｊが０から３の整数の各々のケースについて、また、ｋが０から７の整数の各々のケースについて、当てはまる。
ストリングユニットＳＵｊに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｊに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのメモリセルトランジスタＭＴｋのゲートは、ワード線ＷＬｋに共通して接続される。
各ビット線ＢＬは、当該ブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースに共通して接続されることにより、当該ブロックＢＬＫのストリングユニットＳＵ間で共有される。当該ソース線ＳＬは、例えば、異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴそれぞれに保持される同位の１ビットのデータの集合を、例えば「１ページデータ」と称する。例えばＭＬＣ方式等により各メモリセルに複数ビットのデータが保持される場合には、１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。
以上、メモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。
（３）半導体記憶装置の構造
第１実施形態に係る半導体記憶装置１の構造について図面を参照しながら説明する。以下で参照する図面に示される構造は一例に過ぎず、半導体記憶装置１の構造は、図示されているものに限定されない。物体Ａと物体Ｂとが接するように示された図面を参照して、物体Ａの上面上に物体Ｂが設けられていると説明される場合、物体Ａと物体Ｂは例えば接しているが、物体Ａと物体Ｂとの間に他の物体が存在しないと明示的に言及しない限りは、物体Ａと物体Ｂとの間に他の物体が介在することを除外しない。また、物体Ｃが或る元素または化合物を含むと説明される場合、例えば、物体Ｃが実質的にその元素または化合物からなることが意図されている。実質的との表記は、設計の範囲での誤差が許容されることを意図して用いられている。
図３は、第１実施形態に係る半導体記憶装置１の断面の構造の一例を示す断面図である。
半導体記憶装置１は、周辺回路チップ３０、セルチップ４０、およびセルチップ５０が貼り合わされた構造を有する。周辺回路チップ３０には、周辺回路ＰＲＣが設けられている。セルチップ４０およびセルチップ５０の各々には、メモリセルアレイ１１の一部が設けられている。
以下、参照を容易にする目的で、周辺回路チップ３０が含む半導体基板ＳＢ１を基準に方向を定義する。半導体基板ＳＢ１の或る面に平行な例えば互いに直交する２方向をＸ方向およびＹ方向として定義する。当該面に交わり当該面を基準に周辺回路素子が形成される方向をＺ方向として定義する。Ｚ方向は、Ｘ方向およびＹ方向に直交するものとして説明するが、必ずしもこれに限定されない。以下、Ｚ方向を「上」とし、Ｚ方向と反対方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。
周辺回路チップ３０、セルチップ４０、およびセルチップ５０は、Ｚ方向に沿って、周辺回路チップ３０、セルチップ４０、セルチップ５０の順で順次隣り合うように設けられている。
先ず、周辺回路チップ３０の構造を説明する。
周辺回路チップ３０が含む半導体基板ＳＢ１は、例えばシリコン（Ｓｉ）を含む。半導体基板ＳＢ１の上面上に、周辺回路ＰＲＣに含まれる周辺回路素子としてのＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒが複数設けられている。各トランジスタＴｒは、半導体基板ＳＢ１の上面上のゲート絶縁体、ゲート絶縁体の上面上のゲート電極、半導体基板ＳＢ１のうちの、ゲート絶縁体下方の領域を挟む１対のソース／ドレイン領域を含む。
当該トランジスタＴｒの上方に、金属配線層Ｄ０、Ｄ１、ＤＸ、Ｄ２、およびＤ３が設けられている。各金属配線層は、互いに絶縁された複数の配線を含む。このような配線を介して、各トランジスタＴｒのソース、ドレイン、およびゲートをそれぞれ他の構成要素に電気的に接続することが可能とされる。図３では、金属配線層が５層設けられる場合について説明したが、必ずしもこれに限定されるものではない。
具体的には、例えば、或るトランジスタＴｒのソース／ドレイン領域の上面上にコンタクトプラグＣ０が設けられている。当該コンタクトプラグＣ０の上面は、金属配線層Ｄ０中の或る配線に接触する。当該配線の上面上には例えばコンタクトプラグＣ１が設けられている。当該コンタクトプラグＣ１の上面は、金属配線層Ｄ１中の或る配線に接触する。当該配線の上面上には例えばコンタクトプラグＣＸが設けられている。当該コンタクトプラグＣＸの上面は、金属配線層ＤＸ中の或る配線に接触する。当該配線の上面上には例えばコンタクトプラグＣ２が設けられている。当該コンタクトプラグＣ２の上面は、金属配線層Ｄ２中の或る配線に接触する。当該配線の上面上には例えばコンタクトプラグＣ３が設けられている。当該コンタクトプラグＣ３の上面は、金属配線層Ｄ３中の或る配線に接触する。当該配線の上面上には導電体ＰＤ１が設けられている。導電体ＰＤ１は、例えば銅（Ｃｕ）等の金属材料を含む。導電体ＰＤ１の上面は、周辺回路チップ３０の上面の一部を構成し、周辺回路チップ３０の上面とＺ方向で実質的に同じ位置にある。導電体ＰＤ１は、他のチップとの電気的な接続に用いられる電極パッドとして機能する。以下、周辺回路チップ３０の上面に設けられ電極パッドとして機能する導電体のことを導電体ＰＤ１と総称する。以降の説明では、このように電極パッドとして機能する導電体には符号ＰＤを付する。本明細書では、コンタクトプラグＣ２と金属配線層Ｄ２中の配線とを区別しているが、接触されて示されているコンタクトプラグＣ２と金属配線層Ｄ２中の配線は、例えば一体化されている。コンタクトプラグＣ３と金属配線層Ｄ３中の配線についても同様である。他の箇所のコンタクトプラグと配線との組み合わせも、同じように一体化されていてもよい。
上記で説明した、金属配線層Ｄ０、Ｄ１、ＤＸ、Ｄ２、およびＤ３中の配線を介した接続は、一例に過ぎない。周辺回路チップ３０では、上記で説明したような各種コンタクトプラグ、金属配線層Ｄ０、Ｄ１、ＤＸ、Ｄ２、およびＤ３中の配線、ならびに、導電体ＰＤ１、が他にも設けられている。図３では、参照を容易にするため、このような各種コンタクトプラグ、金属配線層Ｄ０、Ｄ１、ＤＸ、Ｄ２、およびＤ３中の配線、ならびに、導電体ＰＤ１のすべてが必ずしも示されてはいない。
半導体基板ＳＢ１と、周辺回路チップ３０の上面との間で、トランジスタＴｒ、各種コンタクトプラグ、金属配線層Ｄ０、Ｄ１、ＤＸ、Ｄ２、およびＤ３中の配線、ならびに導電体ＰＤ１が設けられていない部分には、絶縁体３１が設けられている。絶縁体３１は、例えば酸化シリコン（ＳｉＯ２）を含む。
続いて、セルチップ４０の構造を説明する。セルチップ４０は、周辺回路チップ３０の上面上に設けられている。セルチップ４０は、メモリセルアレイ１１の一部として機能する積層体ＭＳ１を含む。より具体的には、積層体ＭＳ１に含まれるメモリピラーの各々が、例えば１つのＮＡＮＤストリングＮＳとして機能する。
セルチップ４０の下面に、導電体ＰＤ２が複数設けられている。より具体的には次の通りである。周辺回路チップ３０の導電体ＰＤ１の各々について、当該導電体ＰＤ１の上面に接触するように導電体ＰＤ２が設けられている。ゆえに、導電体ＰＤ２の下面は、セルチップ４０の下面の一部を構成し、セルチップ４０の下面とＺ方向で実質的に同じ位置にある。導電体ＰＤ２は、例えば銅（Ｃｕ）等の金属材料を含む。以下、セルチップ４０の下面に設けられ電極パッドとして機能する導電体のことを導電体ＰＤ２と総称する。
或る導電体ＰＤ２の上面は、例えば、金属配線層群ＩＬＧ１の最下の金属配線層中の或る配線に接触する。当該配線は、金属配線層群ＩＬＧ１の他の金属配線層中の配線を介して、例えば、金属配線層群ＩＬＧ１の最上の金属配線層中の或る配線に電気的に接続される。当該配線は、例えば、金属配線層群ＩＬＧ１の上方の或るコンタクトプラグＣＨに電気的に接続される。このようにして、当該導電体ＰＤ２が当該コンタクトプラグＣＨに電気的に接続される。当該コンタクトプラグＣＨの上面は、積層体ＭＳ１の或るメモリピラーの下端に接触する。金属配線層群ＩＬＧ１中の配線のうち、このようにコンタクトプラグＣＨに電気的に接続される配線は各々、ビット線ＢＬの一部として機能する。
別の導電体ＰＤ２は、コンタクトプラグＣＨに電気的に接続される導電体ＰＤ２と同様、金属配線層群ＩＬＧ１の各配線層中の配線を介して、金属配線層群ＩＬＧ１の上方の或るコンタクトプラグＣＣに電気的に接続される。当該コンタクトプラグＣＣの上面は、積層体ＭＳ１中の或る導電層の下面に接触する。図３では、参照を容易にする目的で、このような導電体ＰＤ２からコンタクトプラグＣＣまでの接続関係が２つだけ示されている。金属配線層群ＩＬＧ１中の配線のうち、このようにコンタクトプラグＣＣに電気的に接続される配線は各々、ワード線ＷＬ、ならびに、セレクトゲート線ＳＧＤおよびＳＧＳ、のいずれかの一部として機能する。
積層体ＭＳ１の上面上に導電体４１が設けられている。導電体４１は、例えば、半導体からなり、ポリシリコン（Ｓｉ）を含む。導電体４１はソース線ＳＬの一部として機能する。図３の例では、２つの導電体４１が間隔を有して設けられている。当該間隔により、例えばプレーン分断が行われる。
導電体４１の上面上に導電体ＰＤ３ａが設けられている。導電体ＰＤ３ａは、例えば銅（Ｃｕ）等の金属材料を含む。導電体ＰＤ３ａの上面は、セルチップ４０の上面の一部を構成し、セルチップ４０の上面とＺ方向で実質的に同じ位置にある。導電体４１の上面上に導電体ＰＤ３ａが設けられていると説明したが、本実施形態はこれに限定されない。例えば、導電体４１と導電体ＰＤ３ａとの間に他の導電体が設けられていてもよい。この場合、例えば導電体ＰＤ３ａと当該他の導電体との組み合わせが電極パッドとして機能するとみなされ得る。他の導電体ＰＤについても同様である。
さらに別の導電体ＰＤ２は、金属配線層群ＩＬＧ１の各配線層中の配線を介して、金属配線層群ＩＬＧ１の上方の別のコンタクトプラグＣＣに電気的に接続される。当該コンタクトプラグＣＣは、上方から見られた場合に積層体ＭＳ１と重ならない位置にある。当該コンタクトプラグＣＣの上面は、積層体ＭＳ１の上面とＺ方向で実質的に同じ位置にある。当該コンタクトプラグＣＣの上面上に導電体ＰＤ３ｂが設けられている。導電体ＰＤ３ｂは、例えば銅（Ｃｕ）等の金属材料を含む。導電体ＰＤ３ｂの上面は、セルチップ４０の上面の一部を構成し、セルチップ４０の上面とＺ方向で実質的に同じ位置にある。
以下、導電体ＰＤ３ａおよびＰＤ３ｂのように、セルチップ４０の上面に設けられ電極パッドとして機能する導電体のことを、導電体ＰＤ３と総称する。導電体ＰＤ３は各々、上述したように、例えば銅（Ｃｕ）等の金属材料を含む。
セルチップ４０の下面と上面との間で、導電体ＰＤ２、金属配線層群ＩＬＧ１の各配線層中の配線、各種コンタクトプラグ、積層体ＭＳ１、導電体４１、ならびに導電体ＰＤ３が設けられていない部分には、絶縁体４２が設けられている。絶縁体４２は、例えば酸化シリコン（ＳｉＯ２）を含む。
次に、セルチップ５０の構造を説明する。セルチップ５０は、セルチップ４０の上面上に設けられている。セルチップ５０は、積層体ＭＳ１と同様にメモリセルアレイ１１の一部として機能する積層体ＭＳ２を含む。
セルチップ５０の下面に、導電体ＰＤ４が複数設けられている。より具体的には次の通りである。セルチップ４０の導電体ＰＤ３の各々について、当該導電体ＰＤ３の上面に接触するように導電体ＰＤ４が設けられている。ゆえに、導電体ＰＤ４の下面は、セルチップ５０の下面の一部を構成し、セルチップ５０の下面とＺ方向で実質的に同じ位置にある。導電体ＰＤ４は、例えば銅（Ｃｕ）等の金属材料を含む。以下、セルチップ５０の下面に設けられ電極パッドとして機能する導電体のことを導電体ＰＤ４と総称する。導電体ＰＤ４は各々、上述したように、例えば銅（Ｃｕ）等の金属材料を含む。
複数の導電体ＰＤ４の上面上に、導電体５１が設けられている。導電体５１は、例えば、Ｘ方向およびＹ方向に平行な平面状に広がっている。導電体５１は、例えば銅（Ｃｕ）を含む。導電体５１はソース線ＳＬの一部として機能する。本明細書では、導電体５１が例えば銅（Ｃｕ）を含むものとして説明するが、導電体５１は、例えばアルミニウム（Ａｌ）を含むものであってもよい。
導電体５１の上方に金属配線層群ＩＬＧ２が設けられている。
金属配線層群ＩＬＧ２中の或る配線は、例えば、金属配線層群ＩＬＧ２の上方の或るコンタクトプラグＣＨに電気的に接続される。当該コンタクトプラグＣＨの上面は、積層体ＭＳ２の或るメモリピラーの下端に接触する。金属配線層群ＩＬＧ２中の配線のうち、このようにコンタクトプラグＣＨに電気的に接続される配線は各々、ビット線ＢＬの一部として機能する。
金属配線層群ＩＬＧ２中の或る配線は、例えば、金属配線層群ＩＬＧ２の上方の或るコンタクトプラグＣＣに電気的に接続される。当該コンタクトプラグＣＣの上面は、積層体ＭＳ２中の或る導電層の下面に接触する。図３では、参照を容易にする目的で、このようなコンタクトプラグＣＣが２つだけ示されている。金属配線層群ＩＬＧ２中の配線のうち、このようにコンタクトプラグＣＣに電気的に接続される配線は各々、ワード線ＷＬ、ならびに、セレクトゲート線ＳＧＤおよびＳＧＳ、のいずれかの一部として機能する。
導電体５１は、導電体５１の上面上に設けられている或るコンタクトプラグＶＩｂ、当該コンタクトプラグＶＩｂの上面上に設けられている或る配線Ｌ０、および、当該配線Ｌ０の上面上に設けられている或るコンタクトプラグＶＩａを介して、例えば、金属配線層群ＩＬＧ２の最下の金属配線層中の或る配線に電気的に接続される。当該配線は、金属配線層群ＩＬＧ２の他の金属配線層中の配線を介して、例えば、金属配線層群ＩＬＧ２の最上の金属配線層中の或る配線に電気的に接続される。当該配線は、例えば、金属配線層群ＩＬＧ２の上方の別のコンタクトプラグＣＣに電気的に接続される。このようにして、導電体５１が当該コンタクトプラグＣＣに電気的に接続される。当該コンタクトプラグＣＣは、上方から見られた場合に積層体ＭＳ２と重ならない位置にある。当該コンタクトプラグＣＣの上面は、積層体ＭＳ２の上面とＺ方向で実質的に同じ位置にある。
積層体ＭＳ２の上面上に導電体５２が設けられている。導電体５２は、例えば、半導体からなり、ポリシリコン（Ｓｉ）を含む。導電体５２はソース線ＳＬの一部として機能する。図３の例では、２つの導電体５２が間隔を有して設けられている。当該間隔により、例えばプレーン分断が行われる。
導電体５２の上面上、および、導電体５１に電気的に接続されるコンタクトプラグＣＣの上面上に、導電体５３が設けられている。導電体５３は、例えば、上方から見られた場合に導電体５２に重なる領域において、Ｘ方向およびＹ方向に平行な平面状に広がっている。導電体５３は、例えばアルミニウム（Ａｌ）を含む。導電体５３は、例えばソース線ＳＬの一部として機能する。
セルチップ５０の上面は、導電体５３の上端より上方にある。セルチップ５０の下面と上面との間で、導電体ＰＤ４、導電体５１、配線Ｌ０、金属配線層群ＩＬＧ２の各配線層中の配線、各種コンタクトプラグ、積層体ＭＳ２、導電体５２、および導電体５３が設けられていない部分には、絶縁体５４が設けられている。絶縁体５４は、例えば酸化シリコン（ＳｉＯ２）を含む。
以上で説明した構造では、ソース線ＳＬの一部として機能する平面状の金属配線が、セルチップ４０中には存在しないが、セルチップ５０中には存在する。具体的には、セルチップ５０中に、導電体５１および導電体５３が存在する。
以上で説明した構造では、周辺回路チップ３０、セルチップ４０、およびセルチップ５０が電極パッドを介して接続されることにより、ソース線ＳＬの一部として機能する各配線が周辺回路チップ３０のトランジスタＴｒに電気的に接続される。さらに、ビット線ＢＬ、ワード線ＷＬ、ならびに、セレクトゲート線ＳＧＤおよびＳＧＳ、の一部として機能する配線も、周辺回路チップ３０のトランジスタＴｒに電気的に接続される。
図４は、第１実施形態に係る半導体記憶装置１の別の断面の構造の一例を示す断面図である。図４では、参照を容易にするため、図３に示された断面図の一部も並べて示されている。
セルチップ４０に設けられる或るコンタクトプラグＣＣに着目して説明を行う。当該コンタクトプラグＣＣの上面は、積層体ＭＳ１の上面とＺ方向で実質的に同じ位置にある。当該コンタクトプラグＣＣの上面上に或る導電体ＰＤ３が設けられている。
次に、セルチップ５０に設けられる構成のうち、当該コンタクトプラグＣＣに電気的に接続されるものについて説明する。
セルチップ５０の下面に、当該導電体ＰＤ３の上面に接触するように或る導電体ＰＤ４が設けられている。当該導電体ＰＤ４の上面上に、導電体５１ａが設けられている。導電体５１ａは、導電体５１と同一の金属配線層に設けられ、導電体５１と同様に例えば銅（Ｃｕ）を含む。導電体５１ａは、導電体５１ａの上面上に設けられている或るコンタクトプラグＶＩｂ、当該コンタクトプラグＶＩｂの上面上に設けられている或る配線Ｌ０、当該配線Ｌ０の上面上に設けられている或るコンタクトプラグＶＩａ、および、金属配線層群ＩＬＧ２の各配線層中の配線を介して、金属配線層群ＩＬＧ２の上方の或るコンタクトプラグＣＣに電気的に接続される。当該コンタクトプラグＣＣの上面は、積層体ＭＳ２の上面とＺ方向で実質的に同じ位置にある。
当該コンタクトプラグＣＣの上面上に、導電体５３ａが設けられている。導電体５３ａは、導電体５３と同様に例えばアルミニウム（Ａｌ）を含む。
セルチップ５０の上面は、導電体５３ａの上端より上方にあるが、セルチップ５０の上面では導電体５３ａの一部分が露出している。当該部分が、例えば、半導体記憶装置１の入出力信号の伝達のためのパッド（ＩＯパッド）、または、半導体記憶装置１への電源電圧の供給のためのパッド（電源パッド）、として機能する。
以上で説明した構造では、周辺回路チップ３０、セルチップ４０、およびセルチップ５０が電極パッドを介して接続されることにより、ＩＯパッドおよび電源パッドが各々、周辺回路チップ３０のトランジスタＴｒに電気的に接続される。
図５は、第１実施形態に係る半導体記憶装置１の積層体ＭＳ１およびＭＳ２の構造の詳細を説明するための断面図である。図５は、図３に示された断面に平行な或る断面の断面図を示す。
先ず、積層体ＭＳ１の構造を説明する。
積層体ＭＳ１は、絶縁体４３および導電体４４が交互に積層された構造と、当該構造内のメモリピラーＭＰ１とを含む。絶縁体４３は、例えば酸化シリコン（ＳｉＯ２）を含む。導電体４４は、例えばタングステン（Ｗ）を含む。
図５の例では、上方から順に、絶縁体４３、導電体４４の順の積層が８回繰り返されている。最上の絶縁体４３の上面上に、図３に示された導電体４１が設けられている。導電体４４は各々、ワード線ＷＬ、ならびに、セレクトゲート線ＳＧＤおよびＳＧＳ、のいずれかの一部として機能する。導電体４４の各々について、当該導電体４４と当該導電体４４の上面上の１つの絶縁体４３とが１つの組を構成する。各組を１つの段として、導電体４４および絶縁体４３は階段状の形状を有する。当該階段状の形状では、下方から見られた場合に、各組の導電体４４の下面が、当該組より下方の組に重ならない領域を有する。当該領域に、図３を参照して説明したコンタクトプラグＣＣが接触する。
絶縁体４３と導電体４４との積層中にメモリピラーＭＰ１が設けられている。メモリピラーＭＰ１は、例えばＺ方向に延びる。メモリピラーＭＰ１の上端は導電体４１に達し、メモリピラーＭＰ１の下端は最下の導電体４４より下方にある。
メモリピラーＭＰ１は、例えば、コア部４５１、半導体４５２、トンネル酸化膜４５３、絶縁膜４５４、ブロック絶縁膜４５５、および半導体４５６を含む。具体的には次の通りである。ピラー状のコア部４５１の上端が最上の導電体４４の上面より上方にあり、コア部４５１の下端が最下の導電体４４の下面より下方にある。コア部４５１の側面および上面が、半導体４５２により覆われている。半導体４５２の上端は導電体４１に接触する。例えば、コア部４５１および半導体４５２の下端に接するように半導体４５６が設けられている。例えば、半導体４５２および半導体４５６の側面上に、トンネル酸化膜４５３、絶縁膜４５４、およびブロック絶縁膜４５５が、トンネル酸化膜４５３、絶縁膜４５４、ブロック絶縁膜４５５の順で順次設けられている。半導体４５２および４５６は、例えばシリコン（Ｓｉ）を含む。コア部４５１、トンネル酸化膜４５３、およびブロック絶縁膜４５５は各々、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁膜４５４は、例えば窒化シリコン（ＳｉＮ）を含み、電荷蓄積膜として機能する。
メモリピラーＭＰ１のうち導電体４４とそれぞれ交わる部分が各々、メモリセルトランジスタＭＴおよび選択トランジスタＳＴのいずれかとして機能する。
メモリピラーＭＰ１の下端に、図３に示されたコンタクトプラグＣＨが接触する。
続いて、積層体ＭＳ２の構造を説明する。
積層体ＭＳ２については、上述した積層体ＭＳ１についての説明と同様の説明が成り立つ。より具体的には、上述した積層体ＭＳ１についての説明において、導電体４１を導電体５２に、絶縁体４３を絶縁体５５に、導電体４４を導電体５６に、メモリピラーＭＰ１をメモリピラーＭＰ２に置き換えた説明が成り立つ。メモリピラーＭＰ１からメモリピラーＭＰ２への置き換えでは、コア部４５１をコア部５７１に、半導体４５２を半導体５７２に、トンネル酸化膜４５３をトンネル酸化膜５７３に、絶縁膜４５４を絶縁膜５７４に、ブロック絶縁膜４５５をブロック絶縁膜５７５に、半導体４５６を半導体５７６に置き換える。
次に、積層体ＭＳ１の或る導電体４４に接触する或るコンタクトプラグＣＣに着目して説明を行う。
当該コンタクトプラグＣＣは、例えば、金属配線層群ＩＬＧ１中の或る配線ＩＣ１に接続される。配線ＩＣ１は、例えばＸ方向に延びる。配線ＩＣ１は、例えば、図５に示された断面からＸ方向と反対の方向で、金属配線層群ＩＬＧ１の上方の別のコンタクトプラグＣＣ（図５では破線で示されている。）に接続される。当該コンタクトプラグＣＣの上面上に或る導電体ＰＤ３が設けられている。
当該導電体ＰＤ３の上面に接触するように或る導電体ＰＤ４が設けられている。当該導電体ＰＤ４の上面は、例えば、金属配線層群ＩＬＧ２の或る金属配線層中の或る配線ＩＣ２に接続される。配線ＩＣ２は、例えば、図５に示された断面からＸ方向と反対の方向で、金属配線層群ＩＬＧ２の別の金属配線層中の例えばＸ方向に延びる或る配線ＩＣ３に電気的に接続される。配線ＩＣ３は、例えば、金属配線層群ＩＬＧ２の上方の或るコンタクトプラグＣＣに接続される。当該コンタクトプラグＣＣが、上述したように、積層体ＭＳ２の或る導電体５６に接触する。
このように、積層体ＭＳ１の或る導電体４４が積層体ＭＳ２の或る導電体５６に電気的に接続される。当該導電体４４と当該導電体５６は、例えば同一のワード線ＷＬの一部として機能する。
以上、積層体ＭＳ１の１つの導電体４４に接触するコンタクトプラグＣＣに着目して説明を行ったが、他の導電体４４にそれぞれ接触するコンタクトプラグＣＣについても同様である。
［製造方法］
図６から図２２は、第１実施形態に係る半導体記憶装置１を製造する工程を順次示す断面図である。
先ず、図６に示される周辺回路チップ３０が製造される。
続いて、図７に示される構造が製造される。具体的には次の通りである。
半導体基板ＳＢ２の上面上に絶縁体４６が形成される。半導体基板ＳＢ２は、例えばシリコン（Ｓｉ）を含む。絶縁体４６は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁体４６の上面上に導電体４１ａが形成される。導電体４１ａは、例えば、半導体からなり、ポリシリコン（Ｓｉ）を含む。
導電体４１ａの上面上に、図５に示された積層体ＭＳ１に相当する構造が形成される。より具体的には次の通りである。
導電体４１ａの上面上に、絶縁体４３と置換部材とが交互に積層される。置換部材は、例えば窒化シリコン（ＳｉＮ）を含む。続いて、例えばリソグラフィ工程およびエッチングにより、絶縁体４３と置換部材とが交互に積層された構造において階段状の形状が形成される。当該階段状の形状では、各置換部材の上面が、当該置換部材より上方にある置換部材および絶縁体４３に重ならない領域を有する。続いて、最上の置換部材より上方まで絶縁体４２ａが形成される。絶縁体４２ａは、例えば酸化シリコン（ＳｉＯ２）を含む。
続いて、絶縁体４３と置換部材とが交互に積層された構造中にメモリピラーＭＰ１が形成される。続いて、スリットを介したウェットエッチングにより置換部材が選択的に除去され、置換部材が除去された空間に導電体４４が形成される。
このように形成された、絶縁体４３と導電体４４とが交互に積層された構造、および、メモリピラーＭＰ１が、図５に示された積層体ＭＳ１に相当する。
以上の工程で製造された構造において、各メモリピラーＭＰ１の上面上にコンタクトプラグＣＨが形成され、各導電体４４の上面のうち、当該導電体４４より上方にある導電体４４および絶縁体４３に重ならない領域上に、コンタクトプラグＣＣが形成される。さらに、導電体４１ａ上にもコンタクトプラグＣＣが形成される。
続いて、各種コンタクトプラグの上方に金属配線層群ＩＬＧ１が形成される。例えば、金属配線層群ＩＬＧ１より上方まで絶縁体４２ａが形成され、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングおよびダマシン加工により、例えば、金属配線層群ＩＬＧ１の最上の金属配線層中の配線の上面上に導電体ＰＤ２が複数形成される。導電体ＰＤ２の上面は、絶縁体４２ａの上面とＺ方向で実質的に同じ位置となるように例えばＣＭＰ（Chemical Mechanical Polishing）により平坦化される。導電体ＰＤ２は各々、金属配線層群ＩＬＧ１の各配線層中の配線を介して、上述したように形成された各種コンタクトプラグのいずれかに電気的に接続される。
次に、このように製造された構造の上面が、図８に示されるように、図６に示された周辺回路チップ３０の上面に貼り合わされる。当該貼合では、周辺回路チップ３０の導電体ＰＤ１の各々について、当該導電体ＰＤ１の上面にいずれかの導電体ＰＤ２が接触される。当該貼合により、例えば、図７を参照して説明した工程で製造された構造が上下逆転される。
続いて、図９に示されるように、半導体基板ＳＢ２が例えばＣＭＰにより除去される。
続いて、図１０に示されるように、例えば、リソグラフィ工程により絶縁体４６に開口が設けられ、当該開口が設けられた絶縁体４６をマスクとして用いたＲＩＥ法等の異方性エッチングにより、導電体４１ａがプレーン分断のために分断され、さらに、導電体４１ａのうち例えばコンタクトプラグＣＣに接触している部分が除去される。当該分断および当該除去後の導電体４１ａは、図３に示された導電体４１に相当する。導電体４１ａのうちプレーン分断で除去された部分に接触していたメモリピラーＭＰ１は各々、メモリセルトランジスタＭＴとして用いられる部分が含まれないダミーピラーに相当する。なお、導電体４１ａの分断は、図７を参照して説明した導電体４１ａの形成に続いて行われてもよい。
続いて、図１１に示されるように、例えば、これまでの工程で製造された構造上の全面に絶縁体が形成され、当該絶縁体の形成後の構造がＣＭＰにより、導電体４１の上面が露出するまで平坦化され、その後、導電体４１の上方まで絶縁体が形成される。図１１では、このように形成された絶縁体が絶縁体４２ｂとして示されている。絶縁体４２ｂは、例えば酸化シリコン（ＳｉＯ２）を含む。
続いて、図１２に示されるように、ＲＩＥ法等の異方性エッチングおよびダマシン加工により、導電体４１の上面上に導電体ＰＤ３ａが形成され、絶縁体４２ｂに接触していたコンタクトプラグＣＣの上面上に導電体ＰＤ３ｂが形成される。導電体ＰＤ３ａおよびＰＤ３ｂの上面は、絶縁体４２ｂの上面とＺ方向で実質的に同じ位置となるように例えばＣＭＰにより平坦化される。このようにして、図３から図５に示された導電体ＰＤ３が形成される。この時点での絶縁体４２ａと絶縁体４２ｂとの組み合わせは、図３に示された絶縁体４２に相当する。さらに、このように周辺回路チップ３０上に製造された構造は、図３に示されたセルチップ４０に相当する。
次に、図１３に示される構造が製造される。
当該構造の製造については、図７を参照して行った金属配線層群ＩＬＧ１の形成までの説明と同様の説明が成り立つ。より具体的には、図７に係る当該説明において、半導体基板ＳＢ２を半導体基板ＳＢ３に、絶縁体４６を絶縁体５８に、導電体４１ａを導電体５２ａに、積層体ＭＳ１を積層体ＭＳ２に、メモリピラーＭＰ１をメモリピラーＭＰ２に、絶縁体４３を絶縁体５５に、導電体４４を導電体５６に、金属配線層群ＩＬＧ１を金属配線層群ＩＬＧ２に、絶縁体４２ａを絶縁体５４ａに置き換えた説明が成り立つ。このように製造された構造では、例えば、金属配線層群ＩＬＧ２の最上の金属配線層中の配線の上面と実質的に同じ位置まで、絶縁体５４ａが形成されている。
続いて、図１４に示される構造が製造される。具体的には次の通りである。
金属配線層群ＩＬＧ２の最上の金属配線層中の或る配線の上面上に或るコンタクトプラグＶＩａが、当該コンタクトプラグＶＩａの上面上に或る配線Ｌ０が、当該配線Ｌ０の上面上に或るコンタクトプラグＶＩｂが形成される。このように、各種コンタクトプラグおよび配線Ｌ０が形成される。このように製造された構造では、例えば、コンタクトプラグＶＩｂの上面と実質的に同じ位置まで、絶縁体５４ａが形成されている。コンタクトプラグＶＩｂ、配線Ｌ０、およびコンタクトプラグＶＩａは、金属配線層群ＩＬＧ２の各配線層中の配線を介して、導電体５２ａ上に形成されたコンタクトプラグＣＣに電気的に接続される。
続いて、図１５に示されるように、これまでの工程で製造された構造の上面に絶縁体５４ｂが形成される。絶縁体５４ｂは、例えば酸化シリコン（ＳｉＯ２）を含む。
続いて、図１６に示されるように、ＲＩＥ法等の異方性エッチングにより、絶縁体５４ｂのうち例えばコンタクトプラグＶＩｂに接触している部分等が除去される。
続いて、図１７に示されるように、ダマシン加工により、当該除去により生じた空間に導電体５１が形成される。導電体５１の上面は、絶縁体５４ｂの上面とＺ方向で実質的に同じ位置となるように例えばＣＭＰにより平坦化される。当該ダマシン加工では、図４に示された導電体５１ａも形成される。
なお、図１４から図１７を用いて説明した導電体５１は、いわゆるシングルダマシン加工により形成されているが、導電体５１の形成方法はこれに限らない。例えば、導電体５１を、コンタクトプラグＶＩｂとともに、いわゆるデュアルダマシン加工により、一括形成することも可能である。
続いて、図１８に示されるように、これまでの工程で製造された構造の上面に絶縁体５４ｂが形成される。
続いて、図１９に示されるように、ＲＩＥ法等の異方性エッチングおよびダマシン加工により、導電体５１の上面上に導電体ＰＤ４が複数形成される。導電体ＰＤ４の上面は、絶縁体５４ｂの上面とＺ方向で実質的に同じ位置となるように例えばＣＭＰにより平坦化される。このようにして、図３から図５に示された導電体ＰＤ４が形成される。
次に、このように製造された構造の上面が、図２０に示されるように、図１２に示されたセルチップ４０の上面に貼り合わされる。当該貼合では、セルチップ４０の導電体ＰＤ３の各々について、当該導電体ＰＤ３の上面にいずれかの導電体ＰＤ４が接触される。当該貼合により、例えば、図１３から図１９を参照して説明した工程で製造された構造が上下逆転される。
続いて、図２１に示されるように、半導体基板ＳＢ３が例えばＣＭＰにより除去される。
続いて、図２２に示されるように、例えば、リソグラフィ工程により絶縁体５８に開口が設けられ、当該開口が設けられた絶縁体５８をマスクとして用いたＲＩＥ法等の異方性エッチングにより、導電体５２ａがプレーン分断のために分断され、さらに、導電体５２ａのうち例えばコンタクトプラグＣＣに接触している部分が除去される。当該分断および当該除去後の導電体５２ａは、図３に示された導電体５２に相当する。導電体５２ａのうちプレーン分断で除去された部分に接触していたメモリピラーＭＰ２は各々、メモリセルトランジスタＭＴとして用いられる部分が含まれないダミーピラーに相当する。なお、導電体５２ａの分断は、図１３を参照して説明した導電体５２ａの形成に続いて行われてもよい。
以上の工程で製造された構造において、絶縁体５８の除去の後に続き例えば導電体５２間を電気的に絶縁するための絶縁体が形成された後、スパッタリング等の物理気相成長（ＰＶＤ：Physical Vapor Deposition）法により、図３および図４に示された導電体５３および５３ａが形成される。続いて、導電体５３の上面より上方まで絶縁体が形成される。このように形成される絶縁体ならびに絶縁体５４ａおよび５４ｂは、図３および図４に示された絶縁体５４に相当する。このようにセルチップ４０上に製造された構造は、図３に示されたセルチップ５０に相当する。このようにして、図３から図５を参照して説明した半導体記憶装置１が製造される。
［比較例］
図２３は、第１実施形態の比較例に係る半導体記憶装置の断面の構造の一例を示す断面図である。
当該半導体記憶装置は、周辺回路チップ３０、セルチップ４０ｘ、およびセルチップ５０ｘが貼り合わされた構造を有する。周辺回路チップ３０、セルチップ４０ｘ、およびセルチップ５０ｘは、Ｚ方向に沿って、周辺回路チップ３０、セルチップ４０ｘ、セルチップ５０ｘの順で順次隣り合うように設けられている。
周辺回路チップ３０の構造は、図３を参照して説明した通りである。
続いて、セルチップ４０ｘの構造を説明する。当該構造は、図３の例のセルチップ４０の構造に、図３の例のセルチップ５０の導電体５１に相当する構成を設けた構造である。より具体的には次の通りである。
図３の例の導電体５３と同様に、導電体４１の上面上およびコンタクトプラグＣＣの上面上に、導電体５１ｘが設けられている。導電体５１ｘは、アルミニウム（Ａｌ）を含む。導電体５１ｘは、例えばソース線ＳＬの一部として機能する。
導電体５１ｘの上面上に導電体ＰＤ３ｘが設けられている。導電体ＰＤ３ｘは、銅（Ｃｕ）を含む。導電体ＰＤ３ｘの上面は、セルチップ４０ｘの上面の一部を構成し、セルチップ４０ｘの上面とＺ方向で実質的に同じ位置にある。
次に、セルチップ５０ｘの構造を説明する。当該構造は、図３の例のセルチップ５０の構造において導電体５１を除くようにした構造に相当する。
セルチップ５０ｘの下面に、導電体ＰＤ４ｘが複数設けられている。より具体的には、導電体ＰＤ３ｘの各々について、当該導電体ＰＤ３ｘの上面に接触するように導電体ＰＤ４ｘが設けられている。導電体ＰＤ４ｘは、例えば銅（Ｃｕ）等の金属材料を含む。
［効果］
第１実施形態の比較例に係る半導体記憶装置の製造では、図１０を参照して説明した工程に続いて、次に説明する工程が行われる。すなわち、例えば、絶縁体４６の除去に続き導電体４１間を電気的に絶縁するための絶縁体が形成された後、スパッタリング等の物理気相成長法により、導電体４１の上面上、および、露出しているコンタクトプラグＣＣの上面上に、アルミニウム（Ａｌ）を含む導電体５１ｘが形成される。このように製造された構造の上面上には絶縁体４２が形成され、当該絶縁体４２の形成後の上面が例えばＣＭＰにより平坦化される。続いて、当該平坦化後の上面上に絶縁体４２がさらに形成され、ＲＩＥ法等の異方性エッチングおよびダマシン加工により、導電体５１ｘの上面上に、銅（Ｃｕ）を含む導電体ＰＤ３ｘが形成される。導電体ＰＤ３ｘの上面は例えばＣＭＰにより平坦化される。
ここで、スパッタリング等の物理気相成長法により形成された導電体５１ｘの上面には大きな段差が存在する。このため、導電体５１ｘの形成に続く上記平坦化は困難である。当該平坦化後の上面の外周部にロールオフが生じてチップとして使える有効面積が減少され得る。また、アルミニウムを含む導電体５１ｘ上に銅を含む導電体ＰＤ３ｘを形成すると、アルミニウムと銅とが合金化し得る。
これに対して、第１実施形態に係る半導体記憶装置１の製造では、図１０を参照して説明した工程に続いて、図１１および図１２を参照して説明したように、例えばダマシン加工により、導電体４１の上面上に導電体ＰＤ３ａが形成され、コンタクトプラグＣＣの上面上に導電体ＰＤ３ｂが形成される。導電体ＰＤ３ａおよびＰＤ３ｂの上面は、例えばＣＭＰにより平坦化される。導電体５１ｘと同等の機能を果たす導電体５１は、図１５から図１７を参照して説明したようにセルチップ５０側に設けられる。導電体５１は、例えば銅（Ｃｕ）を含む。図１８から図２０を参照して説明したように、導電体５１は、導電体ＰＤ３およびＰＤ４を介して導電体４１およびコンタクトプラグＣＣに電気的に接続される。
第１実施形態に係る半導体記憶装置１の製造では、このように導電体５１ｘの代わりにセルチップ５０側に導電体５１が設けられるようにすることにより、導電体５１ｘの形成に続くプロセス難度が高い上記平坦化が回避される。セルチップ５０側での導電体５１の形成は、図１４を参照して説明した工程で製造された比較的段差が少ない構造の上面に、金属配線層が１層追加されるものに過ぎず、比較的容易である。すなわち、第１実施形態に係る半導体記憶装置１の製造では、比較例に係る半導体記憶装置の製造と比較して、ＣＭＰの回数が実質的に減り、プロセス難度が低減される。導電体５１が銅（Ｃｕ）を含む場合には、導電体５１と、導電体５１が接触する導電体ＰＤ４との間で、上述した合金化は起こらない。
［変形例］
半導体記憶装置１の構造は、図３から図５を参照して説明したものに限定されない。以下に、別の例を説明する。以下では、図３から図５を参照して説明したのと相違する点を主に説明する。以下に説明する第１実施形態の変形例に係る半導体記憶装置１によっても、上記で説明したのと同様の効果が奏される。
図２４は、第１実施形態の第１変形例に係る半導体記憶装置１の断面の構造の一例を示す断面図である。
当該半導体記憶装置１は、周辺回路チップ３０、セルチップ４０、セルチップ６０、およびセルチップ５０が貼り合わされた構造を有する。当該構造は、図３の例の構造において、セルチップ４０とセルチップ５０との間にセルチップ６０が設けられた構造に相当する。セルチップ６０にも、メモリセルアレイ１１の一部が設けられている。
周辺回路チップ３０、セルチップ４０、およびセルチップ５０の構造は、図３の例と同等である。
セルチップ６０の構造を説明する。セルチップ６０は、セルチップ４０の上面上に設けられている。セルチップ６０は、積層体ＭＳ１およびＭＳ２と同様にメモリセルアレイ１１の一部として機能する積層体ＭＳ３を含む。
セルチップ６０の下面に、導電体ＰＤ５が複数設けられている。複数の導電体ＰＤ５の上面上に、導電体６１が設けられている。導電体６１は、例えば、Ｘ方向およびＹ方向に平行な平面状に広がっている。導電体６１は、例えば銅（Ｃｕ）を含む。導電体６１はソース線ＳＬの一部として機能する。導電体ＰＤ５および導電体６１は、セルチップ５０の導電体ＰＤ４および導電体５１と同等の構造を有している。
導電体６１の上方に、セルチップ４０と同様の構造が設けられている。より具体的には、金属配線層群ＩＬＧ３、積層体ＭＳ３、コンタクトプラグＣＨおよびＣＣ、導電体６２、ならびに導電体ＰＤ６が設けられている。導電体６２および導電体ＰＤ６は、セルチップ４０の導電体４１および導電体ＰＤ３と同等の構造を有している。
セルチップ６０の上面上にセルチップ５０が設けられている。導電体ＰＤ６の各々について、当該導電体ＰＤ６に、セルチップ５０のいずれかの導電体ＰＤ４が接触している。
以上で説明した構造では、ソース線ＳＬの一部として機能する平面状の金属配線が、セルチップ４０中には存在しないが、セルチップ６０中およびセルチップ５０中には存在する。具体的には、セルチップ６０中に導電体６１が存在し、セルチップ５０中に、導電体５１および導電体５３が存在する。
第１実施形態の第１変形例に係る半導体記憶装置１の製造では、導電体６１および導電体ＰＤ５は、セルチップ５０の導電体５１および導電体ＰＤ４について説明したのと同様に形成され、導電体６２および導電体ＰＤ６は、セルチップ４０の導電体４１および導電体ＰＤ３について説明したのと同様に形成される。
図２５は、第１実施形態の第２変形例に係る半導体記憶装置１の断面の構造の一例を示す断面図である。
当該半導体記憶装置１は、周辺回路チップ３０、セルチップ４０、複数のセルチップ６０、およびセルチップ５０が貼り合わされた構造を有する。当該構造は、図２４の例の構造において、セルチップ４０とセルチップ５０との間に複数のセルチップ６０が設けられた構造に相当する。
当該構造では、ソース線ＳＬの一部として機能する平面状の金属配線が、セルチップ４０中には存在しないが、各セルチップ６０中およびセルチップ５０中には存在する。具体的には、各セルチップ６０中に導電体６１が存在し、セルチップ５０中に、導電体５１および導電体５３が存在する。
＜他の実施形態＞
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…シーケンサ、２…メモリコントローラ、３…メモリシステム、ＰＲＣ…周辺回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、３０…周辺回路チップ、４０，４０ｘ，５０，５０ｘ，６０…セルチップ、ＳＢ１，ＳＢ２，ＳＢ３…半導体基板、ＭＳ１，ＭＳ２，ＭＳ３…積層体、ＭＰ１，ＭＰ２…メモリピラー、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ３ａ，ＰＤ３ｂ，ＰＤ３ｘ，ＰＤ４，ＰＤ４ｘ，ＰＤ５，ＰＤ６…導電体、Ｄ０，Ｄ１，ＤＸ，Ｄ２，Ｄ３…金属配線層、ＩＬＧ１，ＩＬＧ２，ＩＬＧ３…金属配線層群、Ｌ０…配線、Ｃ０，Ｃ１，ＣＸ，Ｃ２，Ｃ３，ＣＨ，ＣＣ，ＶＩａ，ＶＩｂ…コンタクトプラグ、４１，４１ａ，４４，５１，５１ａ，５１ｘ，５２，５２ａ，５３，５３ａ，５６，６１，６２…導電体、３１，４２，４２ａ，４２ｂ，４３，４６，５４，５４ａ，５４ｂ，５５，５８…絶縁体、Ｔｒ…トランジスタ、４５１，５７１…コア部、４５２，４５６，５７２，５７６…半導体、４５３，５７３…トンネル酸化膜、４５４，５７４…絶縁膜、４５５，５７５…ブロック絶縁膜。

Claims (10)

  1. 間隔を有して第１方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層内を前記第１方向に延びる第１半導体層と、
    前記第１半導体層と前記複数の第１導電層との間の第１絶縁膜と、
    前記複数の第１導電層の上方に設けられ、前記第１半導体層に接する第２半導体層と、
    前記第２半導体層の上方に接して設けられた第１電極と
    を含む第１チップを備え、
    前記第１電極に接する第２電極と、
    前記第２電極に接する第２導電層と
    を含む第２チップを備える、
    半導体記憶装置。
  2. 前記第２導電層は銅（Ｃｕ）を含む、請求項１に記載の半導体記憶装置。
  3. 前記第２チップはさらに、
    間隔を有して前記第１方向に並ぶ複数の第３導電層と、
    前記複数の第３導電層内を前記第１方向に延びる第３半導体層と、
    前記第３半導体層と前記複数の第３導電層との間の第２絶縁膜と、
    前記第３半導体層に接する第４半導体層と、
    前記第４半導体層に接続される第４導電層と
    を含む、
    請求項１に記載の半導体記憶装置。
  4. 前記第２導電層と前記第４導電層との少なくとも一方がアルミニウム（Ａｌ）を含む、請求項３に記載の半導体記憶装置。
  5. 前記第２導電層はソース線として用いられる、請求項１に記載の半導体記憶装置。
  6. トランジスタおよび第３電極を含む第３チップをさらに備え、
    前記第１チップはさらに、前記第３電極に接する第４電極を含む、
    請求項１に記載の半導体記憶装置。
  7. 前記第２チップはさらに第３電極を含み、
    前記半導体記憶装置はさらに、前記第３電極に接する第４電極を含む第３チップを備え、
    前記第２チップはさらに、
    間隔を有して前記第１方向に並ぶ複数の第３導電層と、
    前記複数の第３導電層内を前記第１方向に延びる第３半導体層と、
    前記第３半導体層と前記複数の第３導電層との間の第２絶縁膜と、
    前記第３半導体層および前記第３電極に接する第４半導体層と
    を含み、
    前記第３チップはさらに、前記第４電極に接する第４導電層を含む、
    請求項１に記載の半導体記憶装置。
  8. 前記半導体記憶装置はＮＡＮＤ型フラッシュメモリである、請求項１に記載の半導体記憶装置。
  9. 第１方向に並ぶ複数のセルチップを備え、
    前記複数のセルチップのうち最下のセルチップは、
    間隔を有して前記第１方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層内を前記第１方向に延びる第１半導体層と、
    前記第１半導体層と前記複数の第１導電層との間の第１絶縁膜と、
    前記複数の第１導電層の上方で、前記第１半導体層に接する第２半導体層と、
    前記第２半導体層の上方に接して設けられ、前記複数のセルチップのうち前記最下のセルチップの隣のセルチップに接続される第１電極と
    を含み、
    前記複数のセルチップのうち最上のセルチップは、
    前記複数のセルチップのうち前記最上のセルチップの隣のセルチップに接続される第２電極と、
    前記第２電極に接する第２導電層と、
    前記第２導電層の上方で、間隔を有して前記第１方向に並ぶ複数の第３導電層と、
    前記複数の第３導電層内を前記第１方向に延びる第３半導体層と、
    前記第３半導体層と前記複数の第３導電層との間の第２絶縁膜と、
    前記複数の第３導電層の上方で、前記第３半導体層に接する第４半導体層と、
    前記第４半導体層に接続される第４導電層と
    を含む、
    半導体記憶装置。
  10. 間隔を有して第１方向に並ぶ複数の第１導電層と、前記複数の第１導電層内を前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の第１導電層との間の第１絶縁膜と、前記第１半導体層に接する第２半導体層とを含む積層体を形成することと、
    前記第２半導体層に接する第１電極を形成して、前記積層体と前記第１電極とを含む第１チップを製造することと、
    第２導電層を形成することと、
    前記第２導電層に接する第２電極を形成して、前記第２導電層と前記第２電極とを含む第２チップを製造することと、
    前記第１電極と前記第２電極とが接するように前記第１チップと前記第２チップとを接続することと
    を備える、半導体記憶装置の製造方法。
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