TWI767301B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI767301B
TWI767301B TW109128052A TW109128052A TWI767301B TW I767301 B TWI767301 B TW I767301B TW 109128052 A TW109128052 A TW 109128052A TW 109128052 A TW109128052 A TW 109128052A TW I767301 B TWI767301 B TW I767301B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
semiconductor layer
mentioned
memory
Prior art date
Application number
TW109128052A
Other languages
English (en)
Other versions
TW202137494A (zh
Inventor
白井開渡
石原英恵
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202137494A publication Critical patent/TW202137494A/zh
Application granted granted Critical
Publication of TWI767301B publication Critical patent/TWI767301B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本發明之實施方式提供一種可靠性高之半導體記憶裝置。 實施方式之半導體記憶裝置具備半導體基板、記憶胞陣列、以及第1及第2配線。半導體基板具備第1區域～第3區域及第4區域～第6區域。記憶胞陣列具備：複數個第1導電層，其等在第1區域至第3區域中於第2方向延伸且於第1方向積層；第1及第2半導體層，其等設置於第1及第3區域，於第1方向延伸，且與複數個第1導電層對向；第1及第2接點，其等設置於第4及第6區域，於第1方向延伸；及第3半導體層，其設置於第5區域，於第1方向延伸。第1配線於第1區域及第4區域中連接於第1半導體層及第2接點。第2配線於第3區域及第6區域中連接於第2半導體層及第3接點。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：半導體基板；記憶胞陣列層，其於與半導體基板之表面交叉之第1方向上與半導體基板相隔配置；第1配線層，其於第1方向上與記憶胞陣列層相隔配置，相較於記憶胞陣列層，距半導體基板之距離較大。
實施方式提供一種可靠性高之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：半導體基板；記憶胞陣列，其於與半導體基板之表面交叉之第1方向上與半導體基板相隔配置；以及第1及第2配線，其等配置於記憶胞陣列之第1方向，相較於記憶胞陣列，距半導體基板之距離較大。半導體基板具備於與第1方向交叉之第2方向依序排列之第1區域～第3區域、及於第2方向依序排列之第4區域～第6區域。於與第1方向及第2方向交叉之第3方向上，第4區域與第1區域相鄰，第5區域與第2區域相鄰，第6區域與第3區域相鄰。記憶胞陣列具備：複數個第1導電層，其等在第2方向自第1區域經由第2區域延伸至第3區域，與複數個第1絕緣層於第1方向交替積層；複數個第2絕緣層，其等在第2方向自第4區域經由第5區域延伸至第6區域，與複數個第1絕緣層於第1方向交替積層；第1半導體層，其設置於第1區域，於第1方向延伸，且與複數個第1導電層對向；第2半導體層，其設置於第3區域，於第1方向延伸，且與複數個第1導電層對向；第1接點，其設置於第4區域，於第1方向延伸，且與複數個第2絕緣層對向；第3半導體層，其設置於第5區域，於第1方向延伸，且與複數個第2絕緣層對向；及第2接點，其設置於第6區域，於第1方向延伸，且與複數個第2絕緣層對向。第1配線在第1區域及第4區域中於第3方向延伸，電性連接於第1半導體層，且連接於第1接點。第2配線在第3區域及第6區域中於第3方向延伸，電性連接於第2半導體層，且連接於第2接點。
一實施方式之半導體記憶裝置具備：半導體基板；記憶胞陣列，其於與半導體基板之表面交叉之第1方向上與半導體基板相隔配置；以及第1及第2配線，其等配置於記憶胞陣列之第1方向，相較於記憶胞陣列，距半導體基板之距離較大。半導體基板具備於與第1方向交叉之第2方向依序排列之第1區域～第3區域、及於第2方向依序排列之第4區域～第6區域。於與第1方向及第2方向交叉之第3方向上，第4區域與第1區域相鄰，第5區域與第2區域相鄰，第6區域與第3區域相鄰。記憶胞陣列具備：複數個第1導電層，其等在第2方向自第1區域經由第2區域延伸至第3區域，與複數個第1絕緣層於第1方向交替積層；複數個第2絕緣層，其等設置於第4區域及第6區域，與複數個第1絕緣層於第1方向交替積層；複數個第3導電層，其等設置於第5區域，與複數個第1絕緣層於第1方向交替積層；第1半導體層，其設置於第1區域，於第1方向延伸，且與複數個第1導電層對向；第2半導體層，其設置於第3區域，於第1方向延伸，且與複數個第1導電層對向；第1接點，其設置於第4區域，於第1方向延伸，且與複數個第2絕緣層對向；第3半導體層，其設置於第5區域，於第1方向延伸，且與複數個第3導電層對向；及第2接點，其設置於第6區域，於第1方向延伸，且與複數個第2絕緣層對向。第1配線在第1區域及第4區域中於第3方向延伸，電性連接於第1半導體層，且連接於第1接點。第2配線在第3區域及第6區域中於第3方向延伸，電性連接於第2半導體層，且連接於第2接點。
一實施方式之半導體記憶裝置具備：半導體基板；記憶胞陣列，其於與半導體基板之表面交叉之第1方向上與半導體基板相隔配置；第1及第2配線，其等配置於記憶胞陣列之第1方向，相較於記憶胞陣列，距半導體基板之距離較大；及第5配線，其於第1方向上與記憶胞陣列相隔配置，相較於記憶胞陣列，距半導體基板之距離較小。半導體基板具備於與第1方向交叉之第2方向依序排列之第1區域～第3區域、及於第2方向依序排列之第4區域～第6區域。於與第1方向及第2方向交叉之第3方向上，第4區域與第1區域相鄰，第5區域與第2區域相鄰，第6區域與第3區域相鄰。記憶胞陣列具備：複數個第1導電層，其等在第2方向自第1區域經由第2區域延伸至第3區域，與複數個第1絕緣層於第1方向交替積層；複數個第2絕緣層，其等在第2方向自第4區域經由第5區域延伸至第6區域，與複數個第1絕緣層於第1方向交替積層；第1半導體層，其設置於第1區域，於第1方向延伸，且與複數個第1導電層對向；第2半導體層，其設置於第3區域，於第1方向延伸，且與複數個第1導電層對向；第1接點，其設置於第4區域，於第1方向延伸，且與複數個第2絕緣層對向；第2接點，其設置於第6區域，於第1方向延伸，且與複數個第2絕緣層對向；及第2導電層，其設置於複數個第1導電層與半導體基板之間，具有第1部分及第2部分。第2導電層之第1部分於第2方向自第1區域經由第2區域延伸至第3區域，於第1區域中連接於第1半導體層，於第3區域中連接於第2半導體層。第2導電層之第2部分自第2區域突出至第5區域。第1配線在第1區域及第4區域中於第3方向延伸，電性連接於第1半導體層，且連接於第1接點。第2配線在第3區域及第6區域中於第3方向延伸，電性連接於第2半導體層，且連接於第2接點。第5配線將第2導電層之第2部分與半導體基板電性連接。
接下來，參照附圖對實施方式之半導體記憶裝置進行詳細說明。再者，以下之實施方式僅為一例，並未意圖限定性地表示本發明。又，以下之附圖係模式圖，存在為方便說明而省略一部分構成等之情形。又，存在針對複數個實施方式之共通部分標附同一符號，並省略說明之情形。
又，於本說明書中提及「半導體記憶裝置」之情形時，有時指記憶體晶粒，有時亦指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器晶粒之記憶體系統。進而，有時還指智慧型電話、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，提及第1構成「電性連接於」第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦可「電性連接」於第3個電晶體。
又，於本說明書中，於提及電路等使2條配線等「導通」之情形時，有時例如意味著，該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑，且該電晶體等為接通(ON)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一方向對應，亦可不與X方向、Y方向及Z方向之任一方向對應。
又，於本說明書中，「上」或「下」等之表達係以基板為基準。例如，將沿上述Z方向離開基板之朝向稱為上，將沿Z方向靠近基板之朝向稱為下。又，對某構成提及下表面或下端之情形時，意指該構成之基板側之面或端部，於提及上表面或上端之情形時，意指該構成之與基板相反之側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，對構成、構件等提及特定方向之「寬度」或「厚度」之情形時，有時係指藉由SEM(Scanning electron microscopy，掃描電子顯微術)或TEM(Transmission electron microscopy，穿透式電子顯微術)等觀察到之剖面等處之寬度或厚度。
[第1實施方式] [記憶體系統10] 圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主電腦20發送之信號進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他能夠記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體晶粒MD、以及連接於該等複數個記憶體晶粒MD及主電腦20之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/訂正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施方式之記憶體系統10之構成例之模式性俯視圖。為方便說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。安裝基板MSB之上表面之中，Y方向之端部之區域設有焊墊電極P，其他一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。記憶體晶粒MD之上表面之中，Y方向之端部之區域設有焊墊電極P，其他區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。控制器晶粒CD之上表面之中，Y方向之端部之區域設有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD分別具備於X方向排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極P分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體之構成可適當調整。例如，圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成藉由接合線B而連接。此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝體內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝體。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等而非接合線B來相互連接。
[記憶體晶粒MD之電路構成] 圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。
如圖4所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
[記憶胞陣列MCA] 記憶胞陣列MCA如圖5所示，具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間的汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷蓄積膜之閘極絕緣膜、及閘極電極之場效型電晶體。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。再者，在對應於1個記憶體串MS之複數個記憶胞MC之閘極電極，分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之全部記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。於選擇電晶體(STD、STS、STSb)之閘極電極，分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD對應於串單元SU而設置，且共通連接於1個串單元SU中之全部記憶體串MS。源極側選擇閘極線SGS共通連接於複數個串單元SU中之全部記憶體串MS。源極側選擇閘極線SGSb共通連接於複數個串單元SU中之全部記憶體串MS。
[電壓產生電路VG] 電壓產生電路VG(圖4)例如如圖5所示，連接於複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於被供給電源電壓VCC 及接地電壓VSS (圖4)之電壓供給線。該等電壓供給線連接於例如參照圖2、圖3所說明之焊墊電極P。電壓產生電路VG例如根據來自定序器SQC之控制信號，產生對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時要施加給位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數種動作電壓，並同時輸出至複數條電壓供給線31。自電壓供給線31輸出之動作電壓根據來自定序器SQC之控制信號而適當調整。
[列解碼器RD] 列解碼器RD(圖4)例如如圖5所示，具備將位址資料ADD解碼之位址解碼器22、以及根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓之區塊選擇電路23及電壓選擇電路24。
位址解碼器22具備複數條區塊選擇線BLKSEL及複數條電壓選擇線33。位址解碼器22例如根據來自定序器SQC之控制信號依序參照位址暫存器ADR(圖4)之列位址RA，將該列位址RA解碼，並將對應於列位址RA之特定之區塊選擇電晶體35及電壓選擇電晶體37設為接通狀態，將除此以外之區塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如，將特定之區塊選擇線BLKSEL及電壓選擇線33之電壓設為“H”狀態，將除此以外之電壓設為“L”狀態。再者，於使用P通道型電晶體而非N通道型之情形時，對該等配線施加相反之電壓。
再者，於圖示之例中，於位址解碼器22，針對1個記憶體區塊BLK各設有1條區塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可針對2個以上之記憶體區塊BLK各具備1條區塊選擇線BLKSEL。
區塊選擇電路23具備對應於記憶體區塊BLK之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備對應於字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。閘極電極共通連接於對應之區塊選擇線BLKSEL。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS、SGSb)與被供給接地電壓VSS 之電壓供給線之間的場效型耐壓電晶體。該等複數個電晶體對非選擇之記憶體區塊BLK中包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓VSS 。再者，非選擇之記憶體區塊BLK中包含之複數條字元線WL成為浮動狀態。
電壓選擇電路24具備對應於字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器模組SAM] 感測放大器模組SAM(圖4)具備對應於複數條位元線BL之複數個感測放大器電路、複數個電壓調整電路、及複數個資料鎖存器。感測放大器電路根據位元線BL之電流或電壓使表示記憶胞MC之接通/斷開之“H”或“L”之資料鎖存於資料鎖存器。電壓調整電路根據鎖存於資料鎖存器之資料，使位元線BL與對應之電壓供給線導通，傳輸對應於讀出資料或寫入資料之資料DAT。
[快取記憶體CM] 快取記憶體CM(圖4)介存於感測放大器模組SAM與輸入輸出控制電路I/O之間。又，於快取記憶體CM，連接有未圖示之解碼電路及開關電路。解碼電路將保存於位址暫存器ADR(圖4)之行位址CA解碼。開關電路根據解碼電路之輸出信號，使對應於行位址CA之鎖存器電路與匯流排DB(圖4)導通。
[定序器SQC] 定序器SQC(圖4)將保存於指令暫存器CMR之指令資料CMD依序解碼，對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，定序器SQC適當將表示自身狀態之狀態資料輸出至狀態暫存器STR。又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。再者，端子RY//BY例如藉由參照圖2、圖3所說明之焊墊電極P而實現。
[輸入輸出控制電路I/O] 輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS、及連接於資料信號輸入輸出端子DQ0～DQ7之比較器等輸入電路及OCD電路等輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器及緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓VCCQ 及接地電壓VSS 之端子。資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS及被供給電源電壓VCCQ 之端子例如藉由參照圖2、圖3所說明之焊墊電極P而實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料係根據來自邏輯電路CTR之內部控制信號而自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料係根據來自邏輯電路CTR之內部控制信號而自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
[邏輯電路CTR] 邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE自控制器晶粒CD接收外部控制信號，與之對應地，對輸入輸出控制電路I/O輸出內部控制信號。再者，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如藉由參照圖2、圖3所說明之焊墊電極P而實現。
[記憶體晶粒MD之構造] 圖6係記憶體晶粒MD之模式性俯視圖。圖7係記憶體晶粒MD之模式性剖視圖。再者，圖7係用以對記憶體晶粒MD之模式性構成進行說明之圖，並不表示具體之構成之數量、形狀、配置等。圖8係圖6之A所示部分之模式性放大圖。圖9係圖8之B所示部分之模式性放大圖。圖10係將圖9所示之構造沿C-C'線切斷後沿箭頭方向觀察到之模式性剖視圖。圖11係將圖9所示之構造沿D-D'線切斷後沿箭頭方向觀察到之模式性剖視圖。再者，圖11係用以對導電層110之模式性構成進行說明之圖，並不表示具體之構成。圖12係圖10之E所示部分之模式性放大圖。圖13係圖6之F所示部分之模式性放大圖。圖14係圖13之G所示部分之模式性放大圖。圖15係將圖13所示之構造沿H-H'線切斷後沿箭頭方向觀察到之模式性剖視圖。圖16係圖13之I所示部分之模式性放大圖。圖17係圖16之J1所示部分及J2所示部分之模式性放大圖。圖18係將圖13所示之構造沿K-K'線切斷後沿箭頭方向觀察到之模式性剖視圖。圖19係將圖13所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。
記憶體晶粒MD例如如圖6所示，具備半導體基板100。於圖示之例中，於半導體基板100設有於X方向及Y方向排列之4個記憶胞陣列區域RMCA 。又，記憶胞陣列區域RMCA 具備於X方向排列之複數個記憶體孔區域RMH 、及設置於該等記憶體孔區域RMH 之間的複數個接點連接區域RC4T 。又，於記憶胞陣列區域RMCA 之X方向之兩端部，設有於X方向排列之第1接線(hoop up)區域RHU1 及第2接線區域RHU2 。該等區域於Y方向延伸。又，於記憶胞陣列區域RMCA 之Y方向之一端部，與於X方向排列之複數個記憶體孔區域RMH 對應地設有於X方向排列之複數個接點連接區域RBLT 。又，於半導體基板100之Y方向之端部，設有周邊區域RP 。周邊區域RP 沿半導體基板100之Y方向之端部於X方向延伸。進而，於在X方向空開間隔排列之複數個接點連接區域RBLT 之間，設有檢查區域RE 。檢查區域RE 於X方向上與接點連接區域RBLT 相鄰，於Y方向上與接點連接區域RC4T 相鄰。
再者，雖省略圖示，但於X方向及Y方向排列之4個記憶胞陣列區域RMCA 分別具備複數個記憶體孔區域RMH 、複數個接點連接區域RC4T 、第1接線區域RHU1 及第2接線區域RHU2 、接點連接區域RBLT 、及檢查區域RE 。例如，於在X方向排列之2個記憶胞陣列區域RMCA 中，該等區域可以於X方向上對稱之方式(以圖6中左右對稱之方式)配置。又，於在Y方向排列之2個記憶胞陣列區域RMCA 中，該等區域可以於Y方向上對稱之方式(以圖6中上下對稱之方式)配置。
記憶體晶粒MD例如如圖7所示，具備半導體基板100、設置於半導體基板100上之電晶體層LTR 、設置於電晶體層LTR 之上方之配線層D0、設置於配線層D0之上方之配線層D1、設置於配線層D1之上方之配線層D2、設置於配線層D2之上方之記憶胞陣列層LMCA1 、設置於記憶胞陣列層LMCA1 之上方之記憶胞陣列層LMCA2 、設置於記憶胞陣列層LMCA2 之上方之配線層M0、設置於配線層M0之上方之配線層M1、及設置於配線層M1之上方之配線層M2。
[半導體基板100之構造] 半導體基板100例如為包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如如圖7所示，於半導體基板100之表面，設有含有磷(P)等N型雜質之N型井區域100N、含有硼(B)等P型雜質之P型井區域100P、未設有N型井區域100N及P型井區域100P之半導體基板區域100S、及絕緣區域100I。N型井區域100N、P型井區域100P及半導體基板區域100S分別作為構成周邊電路PC之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[電晶體層LTR 之構造] 例如如圖7所示，於半導體基板100之上表面，經由未圖示之絕緣層設有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中包含之複數個電極gc分別連接於接點CS。
半導體基板100之N型井區域100N、P型井區域100P及半導體基板區域100S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一電極等發揮功能。
配線層GC中包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
接點CS於Z方向延伸，在下端與半導體基板100或電極gc之上表面接觸。於接點CS與半導體基板100之連接部分，設有含有N型雜質或P型雜質之雜質區域。接點CS可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造] 例如如圖7所示，配線層D0、D1、D2中包含之複數條配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層D0、D1、D2分別包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[記憶胞陣列層LMCA1 、LMCA2 之記憶體孔區域RMH 中之構造] 例如如圖8所示，於記憶胞陣列層LMCA1 、LMCA2 ，設有於Y方向排列之複數個記憶體區塊BLK。記憶體區塊BLK具備於Y方向排列之複數個串單元SU。於在Y方向上相鄰之2個記憶體區塊BLK之間，設有氧化矽(SiO2 )等區塊間絕緣層ST。例如如圖9所示，於在Y方向上相鄰之2個串單元SU之間，設有氧化矽(SiO2 )等之串單元間絕緣層SHE。
再者，以下之說明中，例如如圖8所例示，存在將記憶體區塊BLK中之複數個串單元SU分別稱為串單元SUa、SUb、SUc、SUd、SUe之情形。又，存在將對應於串單元SUa、SUb、SUc、SUd、SUe之汲極側選擇閘極線SGD分別稱為汲極側選擇閘極線SGDa、SGDb、SGDc、SGDd、SGDe之情形。
記憶體區塊BLK例如如圖10所示，具備於Z方向排列之複數個導電層110、於Z方向延伸之複數個半導體層120、以及分別設置於複數個導電層110與複數個半導體層120之間的複數個閘極絕緣膜130。
導電層110係於X方向延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於在Z方向排列之複數個導電層110之間，設有氧化矽(SiO2 )等絕緣層101。
於導電層110之下方，設有導電層111。導電層111可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。又，於導電層111及導電層110之間，設有氧化矽(SiO2 )等絕緣層101。
於導電層111之下方，設有導電層112。導電層112具備接合於半導體層120之下端之半導體層113、及與半導體層113之下表面接觸之導電層114。半導體層113可包含例如含有磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等。導電層114可包含例如鎢(W)等金屬、鎢矽化物等導電層或其他導電層。又，於導電層112及導電層111之間，設有氧化矽(SiO2 )等絕緣層101。
例如如圖11所示，導電層112作為源極線SL(圖5)發揮功能。源極線SL例如針對記憶胞陣列區域RMCA (圖6)中包含之全部記憶體區塊BLK共通設置。
導電層111作為源極側選擇閘極線SGSb(圖5)及與之連接的複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111以記憶體區塊BLK為單位電性獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及與之連接的複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110以記憶體區塊BLK為單位電性獨立。
又，較其位於上方之複數個導電層110作為字元線WL(圖5)及與之連接的複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別與於X方向上相鄰之複數個導電層110電性連接。又，該等複數個導電層110分別以記憶體區塊BLK為單位電性獨立。
又，較其位於上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與之連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度較其他導電層110小。又，於在Y方向上相鄰之2個導電層110之間，設有串單元間絕緣層SHE。該等複數個導電層110分別以串單元SU為單位電性獨立。
半導體層120例如如圖9所示，於X方向及Y方向以特定之圖案排列。半導體層120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等半導體層。半導體層120例如如圖10所示，具有大致有底圓筒狀之形狀，於中心部分設有氧化矽等絕緣層125。
半導體層120具備記憶胞陣列層LMCA1 中包含之半導體區域120L 、及記憶胞陣列層LMCA2 中包含之半導體區域120U 。又，半導體層120具備設置於半導體區域120L 與半導體區域120U 之間的半導體區域120J 、設置於半導體區域120L 之下方之雜質區域122、及設置於半導體區域120U 之上方之雜質區域121。
半導體區域120L 係於Z方向延伸之大致圓筒狀之區域。半導體區域120L 之外周面分別由記憶胞陣列層LMCA1 中包含之複數個導電層110及導電層111包圍，且與該等複數個導電層110及導電層111對向。
半導體區域120U 係於Z方向延伸之大致圓筒狀之區域。半導體區域120U 之外周面分別由記憶胞陣列層LMCA2 中包含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，半導體區域120U 之X方向之寬度及Y方向之寬度與半導體區域120L 之X方向之寬度及Y方向之寬度為同等程度。
半導體區域120J 分別設置於較記憶胞陣列層LMCA1 中包含之複數個導電層110更靠上方，且設置於較記憶胞陣列層LMCA2 中包含之複數個導電層110更靠下方。半導體區域120J 之X方向之寬度及Y方向之寬度大於半導體區域120L 之X方向之寬度及Y方向之寬度，且大於半導體區域120U 之X方向之寬度及Y方向之寬度。
雜質區域122接合於上述導電層112之半導體層113。雜質區域122含有例如磷(P)等N型雜質或硼(B)等P型雜質。半導體層120中位於雜質區域122之正上方之部分作為源極側選擇電晶體STSb之通道區域發揮功能。雜質區域122之外周面由導電層111包圍，且與導電層111對向。
雜質區域121含有例如磷(P)等N型雜質。其經由接點Ch及接點Vy(圖9)連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130例如如圖12所示，具備積層於半導體層120與導電層110之間的隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等絕緣膜。電荷蓄積膜132例如為氮化矽(Si3 N4 )等可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，沿半導體層120之外周面於Z方向延伸。
再者，圖12中示出閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如含有N型或P型雜質之多晶矽等浮動閘極。
[記憶胞陣列層LMCA1 、LMCA2 之接點連接區域RC4T 中之構造] 例如如圖14所示，於接點連接區域RC4T ，於在Y方向排列之2個區塊間絕緣層ST之間設有於Y方向排列之2個絕緣層STO 。又，於該等2個絕緣層STO 之間，設有接點連接小區域rC4T 。又，於區塊間絕緣層ST與絕緣層STO 之間，設有導電層連接小區域r110 。該等區域沿區塊間絕緣層ST於X方向延伸。
絕緣層STO 例如如圖15所示，於Z方向延伸，在下端與導電層112接觸。絕緣層STO 包含例如氧化矽(SiO2 )。
接點連接小區域rC4T 具備於Z方向排列之複數個絕緣層110A、及於Z方向延伸之複數個接點C4。
絕緣層110A係於X方向延伸之大致板狀之絕緣層。絕緣層110A可包含氮化矽(SiN)等絕緣層。於在Z方向排列之複數個絕緣層110A之間，設有氧化矽(SiO2 )等絕緣層101。
接點C4例如如圖13所示，於X方向排列有複數個。接點C4可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。例如如圖15所示，接點C4之外周面分別由絕緣層110A及絕緣層101包圍，且與該等絕緣層110A及絕緣層101接觸。再者，例如如圖7所示，接點C4於Z方向延伸，與設置於上方之其他接點一同作為一個接點發揮功能。包含接點C4之該接點於上端與配線層M0中之配線m0連接。又，包含接點C4之該接點於下端與配線層D2中之配線d2連接。
導電層連接小區域r110 例如如圖15所示，具備於Z方向排列之複數個導電層110之窄幅部110C4T 。例如圖13及如圖14所示，於X方向上相鄰之2個記憶體孔區域RMH 中包含之複數個導電層110經由該窄幅部110C4T 相互導通。圖14之例中，在對應於1個記憶體區塊BLK之2個導電層連接小區域r110 中之一者，設有作為汲極側選擇閘極線SGDa～SGDc發揮功能之複數個導電層110之窄幅部110C4T 。又，於該等2個導電層連接小區域r110 中之另一者，設有作為汲極側選擇閘極線SGDd、SGDe發揮功能之複數個導電層110之窄幅部110C4T 。
[記憶胞陣列層LMCA1 、LMCA2 之第1接線區域RHU1 中之構造] 如圖7所示，於第1接線區域RHU1 ，設有作為汲極側選擇閘極線SGD發揮功能之複數個導電層110之X方向上之端部。又，於第1接線區域RHU1 ，設有複數個接點CC。該等複數個接點CC於Z方向延伸，且於下端與導電層110接觸。接點CC可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。該等複數個接點CC經由配線層M0、M1、M2中之配線m0、m1、m2、接點C4、配線層D0、D1、D2中之配線d0、d1、d2及接點CS連接於電晶體Tr之汲極電極。又，例如如圖8所示，於第1接線區域RHU1 ，設有設置在接點CC附近之支持構造HR。
[記憶胞陣列層LMCA1 、LMCA2 之第2接線區域RHU2 中之構造] 如圖7所示，於第2接線區域RHU2 ，設有作為字元線WL或源極側選擇閘極線SGS發揮功能之複數個導電層110之一部分。又，於第2接線區域RHU2 ，設有複數個接點CC。該等複數個接點CC經由配線層M0、M1、M2中之配線m0、m1、m2、接點C4、配線層D0、D1、D2中之配線d0、d1、d2及接點CS連接於電晶體Tr之汲極電極。
[記憶胞陣列層LMCA1 、LMCA2 之接點連接區域RBLT 中之構造] 例如如圖18所示，接點連接區域RBLT 具備於Z方向排列之複數個絕緣層110A、及於Z方向延伸之複數個接點C4BL 。
接點C4BL 例如如圖16所示，於X方向及Y方向排列有複數個。接點C4BL 可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。例如如圖18所示，接點C4BL 之外周面分別由絕緣層110A及絕緣層101包圍，且與該等絕緣層110A及絕緣層101接觸。再者，例如圖17及如圖18所示，接點C4BL 於Z方向延伸，且與接點Ch及接點Vy一同作為一個接點發揮功能。包含接點C4BL 、Ch、Vy之該接點於上端與位元線BL連接。又，雖省略圖示，但包含接點C4BL 、Ch、Vy之該接點於下端與配線層D2中之配線d2(圖7)連接。
[記憶胞陣列層LMCA1 、LMCA2 之檢查區域RE 中之構造] 檢查區域RE 例如如圖19所示，具備於Z方向排列之複數個絕緣層110A、於Z方向延伸之複數個半導體層220、以及分別設置於複數個絕緣層110A與複數個半導體層220之間的複數個絕緣膜230。
絕緣層110A係於X方向延伸之大致板狀之絕緣層。絕緣層110A可包含例如氮化矽(SiN)等。於在Z方向排列之複數個絕緣層110A之間，設有氧化矽(SiO2 )等絕緣層101。
於絕緣層110A之下方，設有上述之導電層111。
於導電層111之下方，設有上述之導電層114。又，於導電層114之上表面，設有矽(Si)等半導體層113A、氧化矽(SiO2 )等絕緣層113B、矽(Si)等半導體層113C、氧化矽(SiO2 )等絕緣層113D、及矽(Si)等半導體層113E。
半導體層220例如如圖13所示，於X方向及Y方向以特定之圖案排列。半導體層220例如為多晶矽(Si)等半導體層。半導體層220例如如圖19所示，具有大致有底圓筒狀之形狀，且於中心部分設有氧化矽等絕緣層225。
半導體層220具備記憶胞陣列層LMCA1 中包含之半導體區域220L 、及記憶胞陣列層LMCA2 中包含之半導體區域220U 。又，半導體層220具備設置於半導體區域220L 與半導體區域220U 之間的半導體區域220J 、及設置於半導體區域220U 之上方之雜質區域221。
半導體區域220L 係於Z方向延伸之大致圓筒狀之區域。半導體區域220L 之外周面分別由記憶胞陣列層LMCA1 中包含之複數個絕緣層110A、導電層111、及半導體層113A、113C、113E包圍，且與該等複數個絕緣層110A、導電層111、及半導體層113A、113C、113E對向。再者，半導體區域220L 之X方向之寬度及Y方向之寬度與參照圖10所說明之半導體層120之半導體區域120L 之X方向之寬度及Y方向之寬度為同等程度。
半導體區域220U 係於Z方向延伸之大致圓筒狀之區域。半導體區域220U 之外周面分別由記憶胞陣列層LMCA2 中包含之複數個絕緣層110A包圍，且與該等複數個絕緣層110A對向。再者，於本實施方式中，與設置於檢查區域RE 之複數個半導體層220對應的半導體區域220U 之X方向之寬度及Y方向之寬度大於與設置於檢查區域RE 之任一半導體層220對應的半導體區域220L 之X方向之寬度及Y方向之寬度。又，與設置於檢查區域RE 之複數個半導體層220對應的半導體區域220U 之X方向之寬度及Y方向之寬度大於與設置於記憶體孔區域RMH 之任一半導體層120對應的半導體區域120J 之X方向之寬度及Y方向之寬度。
半導體區域220J 分別設置於較記憶胞陣列層LMCA1 中包含之複數個絕緣層110A更靠上方，且設置於較記憶胞陣列層LMCA2 中包含之複數個絕緣層110A更靠下方。半導體區域220J 之X方向之寬度及Y方向之寬度與參照圖10所說明之半導體層120之半導體區域120J 之X方向之寬度及Y方向之寬度為同等程度。
再者，設置在檢查區域RE 之半導體層220不同於設置在記憶體孔區域RMH 之半導體層120，其未連接於任何配線等。
絕緣膜230具有覆蓋半導體層220之外周面之大致有底圓筒狀之形狀。絕緣膜230例如與參照圖12所說明之閘極絕緣膜130同樣，具備積層於半導體層220與絕緣層110A之間的隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。
再者，如上所述，閘極絕緣膜130可具備例如含有N型或P型雜質之多晶矽等浮動閘極。此種情形時，絕緣膜230可包含對應於浮動閘極之多晶矽等構成。
[配線層M0、M1、M2之構造] 例如如圖7所示，配線層M0、M1、M2中包含之複數條配線例如電性連接於記憶胞陣列層LMCA1 、LMCA2 中之構成及電晶體層LTR 中之構成之至少一者。
配線層M0分別包含複數條配線m0。該等複數條配線m0可包含例如氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。再者，複數條配線m0中之一部分作為位元線BL(圖5)發揮功能。位元線BL例如如圖9所示，於X方向排列且於Y方向延伸。又，該等複數條位元線BL分別連接於各串單元SU中包含之1個半導體層120。又，例如圖17及如圖18所示，該等複數條位元線BL分別連接於接點C4BL 。
配線層M1分別包含複數條配線m1。該等複數條配線m1可包含例如氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
配線層M2例如如圖7所示，分別包含複數條配線m2。該等複數條配線m2可包含例如氮化鈦(TiN)等障壁導電膜及鋁(Al)等金屬膜之積層膜等。再者，複數條配線m2中之一部分作為焊墊電極P(圖2、圖3)發揮功能。
[製造方法] 接下來，參照圖20～圖47，對記憶體晶粒MD之製造方法進行說明。圖20～圖29、圖31、圖33～圖36、圖38～圖43、圖46、圖47係用以對記憶體晶粒MD之製造方法進行說明之模式性剖視圖，示出與圖10對應之剖面。圖30、圖32係用以對記憶體晶粒MD之製造方法進行說明之模式性剖視圖，示出與圖19對應之剖面。圖37、圖44係用以對記憶體晶粒MD之製造方法進行說明之模式性剖視圖，示出與圖15對應之剖面。圖45係用以對記憶體晶粒MD之製造方法進行說明之模式性剖視圖，示出與圖18對應之剖面。
製造本實施方式之記憶體晶粒MD時，首先，於半導體基板100形成電晶體層LTR 、配線層D0、配線層D1、及配線層D2(圖7)。又，於配線層D2之上表面形成絕緣層101。
繼而，例如如圖20所示，於絕緣層101上形成導電層114、半導體層113A、絕緣層113B、半導體層113C、絕緣層113D、半導體層113E、絕緣層101及導電層111。又，交替形成複數個絕緣層101及複數個絕緣層110A。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法來進行。
繼而，對複數個絕緣層101及複數個絕緣層110A進行加工，形成參照圖20等所說明之各種大致階梯狀之構成。
繼而，例如如圖21所示，於圖20所示之構造之上表面形成絕緣層101。
繼而，例如如圖22所示，在與半導體層120及半導體層220對應之位置，形成複數個記憶體孔MHL 。該記憶體孔MHL 不僅形成於記憶體孔區域RMH (圖6、圖13)，亦形成於檢查區域RE (圖13)。記憶體孔MHL 係如下之貫通孔：於Z方向延伸，貫通絕緣層101及絕緣層110A、導電層111、半導體層113E、絕緣層113D、半導體層113C及絕緣層113B，使半導體層113A之上表面露出。該步驟例如藉由RIE等方法來進行。
繼而，例如如圖23所示，於最上層之絕緣層101之上表面及記憶體孔MHL 之內周面形成非晶矽膜120A。該步驟例如藉由CVD等方法來進行。再者，該步驟中，可於形成非晶矽膜120A之前，形成氧化矽(SiO2 )、氮化矽(SiN)等絕緣膜。
繼而，例如如圖24所示，將非晶矽膜120A中設置於最上層之絕緣層101之上表面之部分去除。該步驟例如藉由RIE等方法來進行。
繼而，例如如圖25所示，將最上層之絕緣層101之一部分去除，擴大記憶體孔MHL 之上端之半徑。該步驟例如藉由濕式蝕刻等來進行。
繼而，例如如圖26所示，於最上層之絕緣層101之上表面及記憶體孔MHL 之內周面進而形成非晶矽膜120A。該步驟例如藉由CVD等方法來進行。
繼而，例如如圖27所示，將非晶矽膜120A中設置於最上層之絕緣層101之上表面之部分去除。該步驟例如藉由RIE等方法來進行。
繼而，例如如圖28所示，於參照圖27所說明之構造之上表面交替形成複數個絕緣層101及複數個絕緣層110A。該步驟例如藉由CVD等方法來進行。
繼而，對複數個絕緣層101及複數個絕緣層110A進行加工，形成參照圖17等所說明之各種大致階梯狀之構成。
繼而，例如如圖29及圖30所示，於與半導體層120及半導體層220對應之位置形成複數個記憶體孔MHU 。該記憶體孔MHU 不僅形成於記憶體孔區域RMH (圖6、圖13)，亦形成於檢查區域RE (圖13)。該記憶體孔MHU 係如下之貫通孔：於Z方向延伸，貫通絕緣層101及絕緣層110A，使非晶矽膜120A之上表面露出。該步驟例如藉由RIE等方法來進行。
再者，於該步驟中，在形成於檢查區域RE 的上側之記憶體孔MHU 之底面，露出形成於檢查區域RE 的下側之記憶體孔MHL 中所嵌入的非晶矽膜120A之上表面整體、以及非晶矽膜120A之外周面所設置的絕緣層101之一部分。
繼而，例如如圖31及圖32所示，將非晶矽膜120A去除。該步驟例如藉由濕式蝕刻等來進行。
繼而，例如如圖33所示，於最上層之絕緣層101之上表面及記憶體孔MHL 、MHU 之內周面形成閘極絕緣膜130、半導體層120及絕緣層125。該步驟中，例如藉由CVD等進行成膜，而於記憶體孔MHL 、MHU 之內部形成非晶矽膜。又，例如藉由退火處理等將該非晶矽膜之結晶構造進行改質。
繼而，例如如圖34所示，將絕緣層125、半導體層120及閘極絕緣膜130之一部分去除而使位於最上層之絕緣層101露出。該步驟例如藉由RIE等方法來進行。
繼而，例如如圖35所示，於記憶體孔MHU 之上端附近形成半導體層121A。半導體層121A包含例如含有磷(P)等N型雜質之非晶矽。該步驟例如藉由CVD等方法來進行。
繼而，例如如圖36所示，於記憶體孔MHU 之上端附近形成半導體層120之雜質區域121。該步驟中，例如藉由RIE等方法將半導體層121A之一部分去除而使位於最上層之絕緣層101露出。
繼而，例如如圖37所示，形成絕緣層STO 。該步驟中，例如藉由RIE等方法於與絕緣層STO 對應之位置形成槽。又，藉由CVD等方法於該槽之內部形成絕緣層STO 。
繼而，例如如圖38所示，形成槽STA。槽STA係如下之槽：於Z方向及X方向延伸，將絕緣層101及絕緣層110A、導電層111、半導體層113E及絕緣層113D於Y方向分斷，而使半導體層113C之上表面露出。該步驟例如藉由RIE等方法來進行。再者，於本實施方式中，槽STA未形成於檢查區域RE 。
繼而，例如如圖39所示，於槽STA之Y方向之側面形成氮化矽等保護膜STSW。該步驟中，例如藉由CVD等方法於槽STA之Y方向之側面及底面形成氮化矽等絕緣膜。又，藉由RIE等方法將該絕緣膜中覆蓋槽STA之底面之部分去除。
繼而，例如如圖40所示，將絕緣層113B、半導體層113C、絕緣層113D及閘極絕緣膜130之一部分去除，使半導體層120之一部分露出。該步驟例如藉由濕式蝕刻等方法來進行。
繼而，例如如圖41所示，形成半導體層113。該步驟例如藉由磊晶生長等方法來進行。
繼而，例如如圖42所示，將保護膜STSW去除。該步驟例如藉由濕式蝕刻等方法來進行。
繼而，例如如圖43所示，經由槽STA將絕緣層110A去除。藉此，形成包含於Z方向配設之複數個絕緣層101、及支持該絕緣層101之記憶體孔MHL 、MHU 內之構造(半導體層120、閘極絕緣膜130及絕緣層125)的中空構造。該步驟例如藉由濕式蝕刻等方法來進行。
再者，如圖44所示，該步驟中，於接點連接小區域rC4T 殘存絕緣層110A。又，如圖45所示，於接點連接區域RBLT 殘存絕緣層110A。又，如圖19所示，於檢查區域RE 殘存絕緣層110A。
繼而，例如如圖46所示，形成導電層110。該步驟例如藉由CVD等方法來進行。
繼而，例如如圖47所示，於槽STA內形成區塊間絕緣層ST。該步驟例如藉由CVD及藉由RIE等方法來進行。
其後，形成例如參照圖10等所說明之串單元間絕緣層SHE、參照圖17、圖20等所說明之接點CC、參照圖7所說明之配線等，藉由切晶將晶圓分斷，藉此形成記憶體晶粒MD。
[第1實施方式之效果] 圖48、圖49係將圖32所示之構造沿M-M'線切斷後沿箭頭方向觀察到之模式性剖視圖。
在本實施方式之製造方法中，參照圖22所說明之步驟中，於記憶體孔區域RMH 及檢查區域RE 一次形成下側之記憶體孔MHL 。又，於參照圖29及圖30所說明之步驟中，於記憶體孔區域RMH 及檢查區域RE ，一次形成上側之記憶體孔MHU 。因此，可想到於下側之記憶體孔MHL 與上側之記憶體孔MHU 之間存在位置偏移之情形時，此種位置偏移之量及方向於記憶體孔區域RMH 及檢查區域RE 成為同樣之量及方向。
又，於本實施方式之製造方法中，例如如參照圖30所說明，於形成在檢查區域RE 之上側之記憶體孔MHU 之底面，露出形成於檢查區域RE 之下側之記憶體孔MHL 中嵌入的非晶矽膜120A之上表面整體、以及非晶矽膜120A之外周面上所設置之絕緣層101之一部分。
若於此種狀態下將嵌入至下側之記憶體孔MHL 之非晶矽膜120A去除，則如圖32所示，上側之記憶體孔MHU 與下側之記憶體孔MHL 成為相連狀態。此種狀態時，若自上側之記憶體孔MHU 之上端開口觀察下側之記憶體孔MHL ，則可確認如圖48或圖49所示之狀態。
此處，例如如圖48所示，若於檢查區域RE 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸一致，則可判斷不僅該檢查區域RE ，於記憶體孔區域RMH 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸亦一致。
另一方面，例如如圖49所示，於檢查區域RE 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸發生偏移之情形時，可判斷於記憶體孔區域RMH 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸亦以與檢查區域RE 中之偏移量同等程度地發生偏移。
如此，於製造步驟之中途，可確認記憶體孔區域RMH 中的上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸之偏移量，因此能夠於製造步驟之中途實施品質檢查，從而能夠製造高品質之半導體記憶裝置。
而且，此種檢查區域RE 係形成於先前為無效空間之區域。因此，可在不增加記憶體晶粒MD之面積的情況下製造高品質之製品。
[第2實施方式] 其次，對第2實施方式進行說明。第2實施方式之構造或製造方法基本與第1實施方式之構造或製造方法相同，因此，以下主要對第2實施方式之特徵部分進行說明。又，於第2實施方式中，針對表示與第1實施方式相同之構造或製造步驟之圖，引用第1實施方式中使用之附圖。
第2實施方式之記憶體晶粒基本與第1實施方式之記憶體晶粒MD同樣地構成。但，第2實施方式之記憶體晶粒之檢查區域RE '中之構成與第1實施方式之記憶體晶粒MD不同。
圖50係用以對第2實施方式之記憶體晶粒之檢查區域RE '中之構成進行說明之模式性剖視圖。
檢查區域RE '例如如圖50所示，具備於Z方向排列之複數個絕緣層110A、於Z方向延伸之複數個半導體層320、以及分別設置於複數個絕緣層110A與複數個半導體層320之間的複數個絕緣膜230。
半導體層320與半導體層220同樣，於X方向及Y方向以特定之圖案排列(參照圖13)。半導體層320例如為多晶矽(Si)等半導體層。半導體層320例如如圖50所示，具有大致有底圓筒狀之形狀，於中心部分設有氧化矽等絕緣層325。
半導體層320具備記憶胞陣列層LMCA1 中包含之半導體區域320L 、及記憶胞陣列層LMCA2 中包含之半導體區域320U 。又，半導體層320具備設置於半導體區域320L 與半導體區域320U 之間的半導體區域320J 、以及設置於半導體區域320U 之上方之雜質區域321。
半導體區域320L 係於Z方向延伸之大致圓筒狀之區域。半導體區域320L 之外周面分別由記憶胞陣列層LMCA1 中包含之複數個絕緣層110A、導電層111、及半導體層113A、113C、113E包圍，且與該等複數個絕緣層110A、導電層111、及半導體層113A、113C、113E對向。再者，半導體區域320L 之X方向之寬度及Y方向之寬度與參照圖10所說明之半導體層120之半導體區域120L 之X方向之寬度及Y方向之寬度為同等程度。
半導體區域320U 係於Z方向延伸之大致圓筒狀之區域。半導體區域320U 之外周面分別由記憶胞陣列層LMCA2 中包含之複數個絕緣層110A包圍，且與該等複數個絕緣層110A對向。再者，半導體區域320U 之X方向之寬度及Y方向之寬度與參照圖10所說明之半導體層120之半導體區域120U 之X方向之寬度及Y方向之寬度為同等程度。
半導體區域320J 分別設置於較記憶胞陣列層LMCA1 中包含之複數個絕緣層110A更靠上方，且設置於較記憶胞陣列層LMCA2 中包含之複數個絕緣層110A更靠下方。半導體區域320J 之X方向之寬度及Y方向之寬度與參照圖10所說明之半導體層120之半導體區域120J 之X方向之寬度及Y方向之寬度為同等程度。
再者，設置在檢查區域RE '之半導體層320不同於設置在記憶體孔區域RMH 之半導體層120，其未連接於任何配線等。
此處，例如如圖10所示，將半導體區域120L 之中心軸設為C120L ，將半導體區域120U 之中心軸設為C120U ，將該等中心軸C120L 、C120U 之間之X方向或Y方向上之距離設為D120C 。又，例如如圖50所示，將半導體區域320L 之中心軸設為C320L ，將半導體區域320U 之中心軸設為C320U ，將該等中心軸C320L 、C320U 之間之X方向或Y方向上之距離設為D320C 。此種情形時，與設置於檢查區域RE '之複數個半導體層320對應之距離D320C 大於與設置於記憶體孔區域RMH 之任一半導體層120對應之距離D120C 。
[製造方法] 接下來，參照圖51，對本實施方式之記憶體晶粒之製造方法進行說明。圖51係用以對本實施方式之記憶體晶粒之製造方法進行說明之模式性剖視圖，示出與圖50對應之剖面。
本實施方式之記憶體晶粒基本與第1實施方式之記憶體晶粒MD同樣地製造。但，上述第1實施方式中係於圖29及圖30所示之步驟中，以記憶體孔區域RMH 及檢查區域RE 中包含之下側之記憶體孔MHL 之中心軸位置與上側之記憶體孔MHU 之中心軸位置一致之方式形成上側之記憶體孔MHU 。
相對於此，第2實施方式中係於圖29及圖30所示之步驟中，以於記憶體孔區域RMH 中，下側之記憶體孔MHL 之中心軸位置與上側之記憶體孔MHU 之中心軸位置一致之方式形成上側之記憶體孔MHU 。另一方面，於檢查區域RE 中，如圖51所示，以上側之記憶體孔MHU 之中心軸位置自下側之記憶體孔MHL 之中心軸位置偏移特定距離，例如與下側之記憶體孔MHL 之周緣部一致之方式，形成上側之記憶體孔MHU 。
再者，第1實施方式中，形成於檢查區域RE 之上側之記憶體孔MHU 之直徑大於下側之記憶體孔MHL 之直徑。另一方面，第2實施方式中，形成於檢查區域RE '之上側之記憶體孔MHU 與下側之記憶體孔MHL 之直徑設為同一尺寸。
[第2實施方式之效果] 圖52～圖54係用以將圖51所示之構造沿N-N'線切斷後沿箭頭方向觀察到之模式性剖視圖。
於本實施方式之製造方法中，例如於如參照圖51所說明之狀態時，若自上側之記憶體孔MHU 之上端開口觀察下側之記憶體孔MHL ，則可確認如圖52～圖54所示之狀態。
此處，例如如圖52所示，於檢查區域RE 中，上側之記憶體孔MHU 與下側之記憶體孔MHL 之重疊部分之面積為特定之面積S1 之情形時，可判斷於記憶體孔區域RMH 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸一致。
另一方面，例如如圖53所示，於檢查區域RE 中，上側之記憶體孔MHU 與下側之記憶體孔MHL 之重疊部分之面積為小於特定之面積S1 之面積S2 之情形時，可判斷於記憶體孔區域RMH 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸發生了偏移。
同樣地，例如如圖54所示，於檢查區域RE 中，上側之記憶體孔MHU 與下側之記憶體孔MHL 之重疊部分之面積為大於特定之面積S1 之面積S3 之情形時，可判斷於記憶體孔區域RMH 中，上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸發生了偏移。
如此，於製造步驟之中途，可確認記憶體孔區域RMH 中的上側之記憶體孔MHU 之中心軸與下側之記憶體孔MHL 之中心軸之偏移量，因此能夠於製造步驟之中途實施品質檢查，從而能夠製造高品質之半導體記憶裝置。
再者，以上之說明中，對檢查區域RE 中之下側之記憶體孔MHL 與上側之記憶體孔MHU 之位置關係為1圖案之例進行說明。然而，此種方法僅為例示，具體之構成可適當調整。
例如，亦能夠將如圖51所例示的使記憶體孔MHU 相對於記憶體孔MHL 向特定方向(例如Y方向)之一側(例如，圖51之右方向)錯開之圖案設為第1圖案，將如圖55所例示的使記憶體孔MHU 相對於記憶體孔MHL 向特定方向(例如Y方向)之另一側(例如，圖55之左方向)錯開之圖案設為第2圖案。此種情形時，第2實施方式之記憶體晶粒具有如圖50所例示的使半導體區域320U 相對於半導體區域320L 向上述特定方向之一側錯開之構成，此外還具有如圖56所例示的使半導體區域320U 相對於半導體區域320L 向上述特定方向之另一側錯開之構成。
又，除設置例如如參照圖51及圖55所說明之2種圖案以外，還可設置使記憶體孔MHU 相對於記憶體孔MHL 向與特定方向交叉之方向(例如X方向)之一側錯開之第3圖案、及向該方向之另一側錯開之第4圖案。此種情形時，第2實施方式之記憶體晶粒具有如圖50及圖56所例示之構成，此外還具有與該等第3及第4圖案對應之構成。
[第3實施方式] 其次，對第3實施方式進行說明。第3實施方式之構造或製造方法基本與第1實施方式之構造或製造方法相同，因此，以下主要對第3實施方式之特徵部分進行說明。又，於第3實施方式中，對表示與第1實施方式相同之構造或製造步驟之圖，引用第1實施方式中使用之附圖。
第3實施方式之記憶體晶粒基本與第1實施方式之記憶體晶粒MD同樣地構成。但，第3實施方式之記憶體晶粒之檢查區域RE ''中之構成與第1實施方式之記憶體晶粒MD不同。
圖57係用以對第3實施方式之記憶體晶粒之檢查區域RE ''中之構成進行說明之模式性剖視圖。圖58～圖60係將圖57所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。再者，圖58～圖60可為同一檢查區域RE ''中之構成，亦可為其他檢查區域RE ''中之構成。
如圖57所示，於第3實施方式之檢查區域RE ''，形成有於Y方向排列且於X方向延伸之區塊間絕緣層ST。又，例如如圖57及圖58所示，於該等區塊間絕緣層ST之間，設置有於Z方向排列之複數個導電層110、於Z方向延伸之複數個半導體層420、以及分別設置於複數個導電層110與複數個半導體層420之間的複數個絕緣膜230。
半導體層420例如如圖57所示，與半導體層120同樣地，於X方向及Y方向以特定之圖案排列。半導體層420基本與參照圖10等所說明之半導體層120同樣地構成。但，半導體層420不同於半導體層120，其未連接於任何配線等。
又，例如如圖59所示，於與圖58所例示之部分不同之部分，設有半導體層420'以代替半導體層420。半導體層420'基本與半導體層420同樣地構成。但，複數個半導體層420'之X方向之寬度及Y方向之寬度小於任一半導體層420之X方向之寬度及Y方向之寬度。
又，例如如圖60所示，於與圖58及圖59所例示之部分不同之部分，設有半導體層420''以代替半導體層420。半導體層420''基本與半導體層420同樣地構成。但，複數個半導體層420''之X方向之寬度及Y方向之寬度大於任一半導體層420之X方向之寬度及Y方向之寬度。
[製造方法] 本實施方式之記憶體晶粒基本與第1實施方式之記憶體晶粒MD同樣地製造。但，第3實施方式中，於參照圖22所說明之步驟、及參照圖29及圖30所說明之步驟中，於檢查區域RE 之特定部分形成相對較大之記憶體孔MHL 、MHU 。又，於檢查區域RE 之另一部分，形成較其等小之記憶體孔MHL 、MHU 。又，於檢查區域RE 之又一部分，形成較其等更小之記憶體孔MHL 、MHU 。
再者，第1實施方式中，形成於檢查區域RE 之上側之記憶體孔MHU 之直徑大於下側之記憶體孔MHL 之直徑。另一方面，第3實施方式中，形成於檢查區域RE 之上側之記憶體孔MHU 與下側之記憶體孔MHL 之直徑設為同一尺寸。
[第3實施方式之效果] 如本實施方式，藉由在參照圖22所說明之步驟、及參照圖29及圖30所說明之步驟中形成直徑不同之複數個記憶體孔MHL 、MHU ，能夠檢查記憶體孔MHL 、MHU 之合適之半徑尺寸。
例如，於記憶體孔MHL 、MHU 之半徑尺寸過小之情形時，存在於參照圖22所說明之步驟、或參照圖29及圖30所說明之步驟中，未能如圖61所例示般將記憶體孔MHL 、MHU 開挖至理想深度之情形。此種情形時，例如存在下側之記憶體孔MHL 未到達至半導體層113A之情形。又，存在下側之記憶體孔MHL 之上端與上側之記憶體孔MHU 之下端未連結之情形。
又，例如，於記憶體孔MHL 、MHU 之半徑尺寸過大之情形時，記憶體孔MHL 、MHU 間之距離變小。此處，於記憶體孔MHL 、MHU 間之距離過小之情形時，存在於參照圖43所說明之步驟中，無法如圖62所例示般將絕緣層110A恰當地去除之情形。又，存在於參照圖46所說明之步驟中，無法恰當地形成導電層110之情形。
因此，於本實施方式中，於1片晶圓上形成直徑不同之複數個記憶體孔MHL 、MHU 。根據此種方法，可參照直徑不同之複數個記憶體孔MHL 、MHU 適當地判斷記憶體孔MHL 、MHU 之直徑。藉此，能夠製造高品質之半導體記憶裝置。
再者，如上所述，如參照圖58～圖60所說明之構成之配置可適當調整。例如，可與如參照圖6所說明之4個記憶胞陣列MCA對應地設定4種直徑，於與各記憶胞陣列MCA對應之檢查區域RE 內使記憶體孔MH之直徑之大小統一。又，例如，可與如參照圖6所說明之複數個檢查區域RE 對應地設定複數種直徑，於各檢查區域RE 內使記憶體孔MH之直徑之大小統一。又，例如，可於各檢查區域RE 設置大小不同之複數個記憶體孔MH。
[第4實施方式] 其次，對第4實施方式進行說明。第4實施方式之構造或製造方法基本與第1實施方式之構造或製造方法相同，因此，以下主要對第4實施方式之特徵部分進行說明。又，於第4實施方式中，針對表示與第1實施方式相同之構造或製造步驟之圖，引用第1實施方式中使用之附圖。
第4實施方式之記憶體晶粒基本與第1實施方式之記憶體晶粒MD與同樣地構成。但，於第1實施方式之記憶體晶粒MD中係如參照圖13等所說明般，於在X方向空開間隔排列之複數個接點連接區域RBLT 之間設有檢查區域RE 。另一方面，於第4實施方式之記憶體晶粒中係如圖63所示，於在X方向空開間隔排列之複數個接點連接區域RBLT 之間設有放電區域RD 。放電區域RD 於X方向上與接點連接區域RBLT 相鄰，且於Y方向上與接點連接區域RC4T 相鄰。
又，本實施方式之記憶體晶粒例如如圖63～圖66所示，具備導電層112'以代替參照圖10等所說明之導電層112。導電層112'基本與第1實施方式之導電層112同樣地構成。但，例如如圖63所示，導電層112'具有遍及於X方向排列之複數個記憶體孔區域RMH 及複數個接點連接區域RC4T 而在X方向延伸之配線部112a、及自接點連接區域RC4T 朝向放電區域RD 突出之連接端子部112b。
配線部112a與參照圖10等所說明之導電層112同樣地構成。即，例如如圖64所示，配線部112a於記憶體孔區域RMH 中連接於複數個半導體層120之下端。
於各連接端子部112b，形成有貫通孔112c。例如如圖65及圖66所示，貫通孔112c之內周面與於Z方向延伸之導電性之插塞PL 之外周面接觸。插塞PL 例如可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。插塞PL 電性連接於連接端子部112b。如圖66所示，插塞PL 之下端與配線層D2之配線d2D 接觸。配線層D2之配線d2D 經由接點C2D 連接於配線層D1之配線d1D ，配線層D1之配線d1D 經由接點C1D 連接於配線層D0之配線d0D ，配線層D0之配線d0D 經由接點C0D 連接於半導體基板100。
又，如參照圖7所說明，半導體基板100包含含有硼(B)等P型雜質之P型矽(Si)。又，於半導體基板100之表面，設有半導體基板區域100S、及含有硼(B)等P型雜質之P型井區域100P。於該等區域中，P型雜質之雜質濃度大於N型雜質之雜質濃度。圖66之例中，於此種區域設有雜質區域100n，且接點C0D 與該雜質區域100n接觸。雜質區域100n中之磷(P)等N型雜質之雜質濃度大於硼(B)等P型雜質之雜質濃度。再者，於半導體基板100之上表面，亦可設置含有硼(B)等P型雜質之雜質區域以代替含有磷(P)等N型雜質之雜質區域100n。又，此種含有P型雜質之雜質區域例如可設置於半導體基板100之N型井區域100N。
如此，藉由連接端子部112b→插塞PL →配線d2D →接點C2D →配線d1D →接點C1D →配線d0D →接點C0D 之路徑，自導電層112至半導體基板100之放電電路形成於放電區域RD 。
[第4實施方式之效果] 於製造本實施方式之半導體記憶裝置之情形時，例如於參照圖22所說明之步驟中，形成記憶體孔MHL 。又，例如於參照圖29所說明之步驟中，形成記憶體孔MHU 。
此處，例如於使用RIE等方法以形成記憶體孔MHL 、MHU 之情形時，存在記憶體孔MHL 、MHU 之內周面等大量沈積RIE之離子等，而導致電荷蓄積之情形。於此種電荷之量成為特定程度以上之大小之情形時，存在產生電弧作用而招致絕緣破壞或晶圓損傷等情形。
因此，第4實施方式中，藉由放電電路使電荷流向半導體基板100側而去靜電，藉此抑制了電弧作用之產生。而且，放電電路形成於先前為無效空間之放電區域RD ，因此能夠在不增加記憶體晶粒MD之面積的情況下實施電弧作用對策，從而能夠製造高品質之製品。
再者，半導體基板100之雜質區域100n例如可於形成電晶體Tr(圖7)之源極區域及汲極區域之步驟中形成。又，成為放電電路之一部分之配線d2D 、接點C2D 、配線d1D 、接點C1D 、配線d0D 及接點C0D 亦可於形成配線層D0、D1、D2之步驟中形成。又，插塞PL 例如可於形成導電層112'之後，且形成導電層111之前形成。
[其他實施方式] 以上，對第1實施方式～第4實施方式之半導體記憶裝置進行說明。然而，該等實施方式之半導體記憶裝置僅為例示，具體之構成、動作等可適當調整。例如，記憶體晶粒亦可具備第1實施方式之檢查區域RE 、第2實施方式之檢查區域RE '、第3實施方式之檢查區域RE ''及第4實施方式之放電區域RD 中之2個以上之區域。又，於例如如參照圖7所說明之構成中，可於較導電層112(導電層112')更靠上方設置第1實施方式之檢查區域RE 、第2實施方式之檢查區域RE '或第3實施方式之檢查區域RE ''中包含之構成，進而，於較該等構成更靠下方設置第4實施方式之放電區域RD 。
[其他] 對本發明之若干實施方式進行了說明，但該等實施方式係作為例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，且能夠在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-45861號(申請日：2020年3月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主電腦 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31電壓供給線 32:電荷泵電路 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:半導體基板 100I:絕緣區域 100N:N型井區域 100n:雜質區域 100P:P型井區域 100S:半導體基板區域 101:絕緣層 110, 112:導電層 110A:絕緣層 110C4T :窄幅部 111:導電層 112:導電層 112a:配線部 112b:連接端子部 112c:貫通孔 112':導電層 113:半導體層 113A:半導體層 113B:絕緣層 113C:半導體層 113D:絕緣層 113E:半導體層 114:導電層 120:半導體層 120A:非晶矽膜 120J :半導體區域 120L :半導體區域 120U :半導體區域 121:雜質區域 121A:半導體層 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 220:半導體層 220J :半導體區域 220L :半導體區域 220U :半導體區域 221:雜質區域 225:絕緣層 230:絕緣膜 320:半導體層 320J :半導體區域 320L :半導體區域 320U :半導體區域 321:雜質區域 325:絕緣層 420:半導體層 420':半導體層 420'':半導體層 ADD:位址資料 ADR:位址暫存器 B:接合線 BL:位元線 BLK:記憶體區塊 BLKSEL:區塊選擇線 C0D :接點 C1D :接點 C2D :接點 C4:接點 C4BL :接點 C120L :中心軸 C120U :中心軸 C320L :中心軸 C320U :中心軸 CA:行位址 CC:接點 CD:控制器晶粒 /CEn, CLE, ALE, /WE, RE, /RE:外部控制端子 CG:配線 Ch:接點 CM:快取記憶體 CMD:指令資料 CMR:指令暫存器 CS:接點 CTR:邏輯電路 d0D :配線 d1D :配線 d2D :配線 D120C :距離 D320C :距離 DAT:資料 DB:匯流排 DQ0~DQ7:輸入輸出端子 d0, d1, d2:配線 DQS, /DQS:時脈信號輸入輸出端子 GC:配線層 gc:電極 HR:支持構造 I/O:輸入輸出控制電路 LMCA (LMCA1 、LMCA2 ):記憶胞陣列層 LTR :電晶體層 M0~M2, D0~D2:配線層 m0:配線 m1:配線 m2:配線 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MHL :記憶體孔 MHU :記憶體孔 MS:記憶體串 MSB:安裝基板 P:焊墊電極 PC:周邊電路 PL :插塞 RA:列位址 RBLT :接點連接區域 RC4T :接點連接區域 RD:列解碼器 RD :放電區域 RE :檢查區域 RE ':檢查區域 RE '':檢查區域 RHU1 :第1接線區域 RHU2 :第2接線區域 RMCA :記憶胞陣列區域 RMH :記憶體孔區域 RP :周邊區域 RY/BY:端子 r110 :導電層連接小區域 rC4T :接點連接小區域 S1 :面積 S2 :面積 S3 :面積 SAM:感測放大器模組 SGD, SGS, SGSb:選擇閘極線 SGDa, SGDb, SGDc, SGDd, SGDe:汲極側選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:定序器 ST:區塊間絕緣層 STA:槽 STD:汲極側選擇電晶體 STO :絕緣層 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 STSW:保護膜 SU:串單元 SUa, Sub, SUc, SUd, Sue:串單元 Tr:電晶體 VCC :電源電壓 VG:電壓產生電路 VSS :接地電壓 Vy:接點 WL:字元線
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。 圖2係表示第1實施方式之記憶體系統10之構成例之模式性側視圖。 圖3係表示第1實施方式之記憶體系統10之構成例之模式性俯視圖。 圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。 圖5係表示第1實施方式之記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係記憶體晶粒MD之模式性俯視圖。 圖7係記憶體晶粒MD之模式性剖視圖。 圖8係圖6之A所示部分之模式性放大圖。 圖9係圖8之B所示部分之模式性放大圖。 圖10係將圖9所示之構造沿C-C'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖11係將圖9所示之構造沿D-D'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖12係圖10之E所示部分之模式性放大圖。 圖13係圖6之F所示部分之模式性放大圖。 圖14係圖13之G所示部分之模式性放大圖。 圖15係將圖13所示之構造沿H-H'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖16係圖13之I所示部分之模式性放大圖。 圖17係圖16之J1所示部分及J2所示部分之模式性放大圖。 圖18係將圖13所示之構造沿K-K'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖19係將圖13所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖20係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖21係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖22係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖23係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖24係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖25係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖26係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖27係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖28係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖29係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖30係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖31係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖32係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖33係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖34係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖35係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖36係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖37係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖38係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖39係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖40係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖41係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖42係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖43係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖44係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖45係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖46係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖47係表示第1實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖48係將圖32所示之構造沿M-M'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖49係將圖32所示之構造沿M-M'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖50係用以對第2實施方式之記憶體晶粒之檢查區域RE '中之構成進行說明的模式性剖視圖。 圖51係表示第2實施方式之記憶體晶粒MD之製造方法之模式性剖視圖。 圖52係將圖51所示之構造沿N-N'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖53係將圖51所示之構造沿N-N'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖54係將圖51所示之構造沿N-N'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖55係用以對第2實施方式之變化例進行說明之模式性剖視圖。 圖56係用以對第2實施方式之變化例進行說明之模式性剖視圖。 圖57係用以對第3實施方式之記憶體晶粒之檢查區域RE ''中之構成進行說明的模式性剖視圖。 圖58係將圖57所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖59係將圖57所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖60係將圖57所示之構造沿L-L'線切斷後沿箭頭方向觀察到之模式性剖視圖。 圖61係用以對第3實施方式進行說明之模式性剖視圖。 圖62係用以對第3實施方式進行說明之模式性剖視圖。 圖63係用以對第4實施方式之記憶體晶粒之放電區域RD 中之構成進行說明的模式性俯視圖。 圖64係用以對第4實施方式之記憶體晶粒之一部分構成進行說明的模式性立體圖。 圖65係用以對第4實施方式之記憶體晶粒之一部分構成進行說明的模式性立體圖。 圖66係用以對第4實施方式之記憶體晶粒之一部分構成進行說明的模式性剖視圖。
101:絕緣層
110A:絕緣層
111:導電層
113A:半導體層
113B:絕緣層
113C:半導體層
113D:絕緣層
113E:半導體層
114:導電層
220:半導體層
220J :半導體區域
220L :半導體區域
220U :半導體區域
221:雜質區域
225:絕緣層
230:絕緣膜
LMCA1 :記憶胞陣列層
LMCA2 :記憶胞陣列層
RE :檢查區域

Claims (14)

  1. 一種半導體記憶裝置，其包含： 半導體基板； 記憶胞陣列，其於與上述半導體基板之表面交叉之第1方向上與上述半導體基板相隔配置；及 第1及第2配線，其等配置於上述記憶胞陣列之上述第1方向，且相較於上述記憶胞陣列，距上述半導體基板之距離較大； 上述半導體基板包含：於與上述第1方向交叉之第2方向上依序排列之第1區域～第3區域、及於上述第2方向上依序排列之第4區域～第6區域； 於與上述第1方向及上述第2方向交叉之第3方向上， 上述第4區域與上述第1區域相鄰， 上述第5區域與上述第2區域相鄰， 上述第6區域與上述第3區域相鄰； 上述記憶胞陣列包含： 複數個第1導電層，其等於上述第2方向，自上述第1區域經由上述第2區域延伸至上述第3區域，且與複數個第1絕緣層於上述第1方向交替積層； 複數個第2絕緣層，其等在上述第2方向，自上述第4區域經由上述第5區域延伸至上述第6區域，與上述複數個第1絕緣層於上述第1方向交替積層； 第1半導體層，其設置於上述第1區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第2半導體層，其設置於上述第3區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第1接點，其設置於上述第4區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向； 第3半導體層，其設置於上述第5區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向；及 第2接點，其設置於上述第6區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向； 上述第1配線在上述第1區域及上述第4區域中於上述第3方向延伸，電性連接於上述第1半導體層，且連接於上述第1接點； 第2配線在上述第3區域及上述第6區域中於上述第3方向上延伸，電性連接於上述第2半導體層，且連接於上述第2接點。
  2. 如請求項1之半導體記憶裝置，其中 上述第1半導體層包含： 第1部分，其於上述第1方向延伸；及 第2部分，其設置於上述第1部分與上述第1配線之間，且於上述第1方向延伸； 上述第3半導體層包含： 第3部分，其於上述第1方向延伸；及 第4部分，其配置於上述第3部分之第1方向，相較於上述第3部分，距上述半導體基板之距離較大，且於上述第1方向延伸。
  3. 如請求項2之半導體記憶裝置，其中 若將上述第1半導體層之上述第1部分在上述第2方向或上述第3方向之任一方向上之寬度設為第1寬度， 將上述第1半導體層之上述第2部分在上述任一方向上之寬度設為第2寬度， 將上述第3半導體層之上述第3部分在上述任一方向上之寬度設為第3寬度， 將上述第3半導體層之上述第4部分在上述任一方向上之寬度設為第4寬度， 則上述第4寬度大於上述第1寬度，大於上述第2寬度，且大於上述第3寬度。
  4. 如請求項2之半導體記憶裝置，其中 若將上述第1半導體層之上述第1部分之中心軸與上述第2部分之中心軸在上述第2方向或上述第3方向之任一方向上之距離設為第1距離， 將上述第3半導體層之上述第3部分之中心軸與上述第4部分之中心軸在上述任一方向上之距離設為第2距離， 則上述第2距離大於上述第1距離。
  5. 如請求項1之半導體記憶裝置，其中 若將上述第1半導體層在上述第2方向或上述第3方向之任一方向上之寬度設為第5寬度， 將上述第3半導體層在上述任一方向上之寬度設為第6寬度， 則上述第6寬度與上述第5寬度不同。
  6. 如請求項1之半導體記憶裝置，其包含： 第3接點，其將上述第1配線與上述第1半導體層連接；及 第4接點，其將上述第2配線與上述第2半導體層連接。
  7. 如請求項1之半導體記憶裝置，其進而包含第5接點， 該第5接點設置於上述第2區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向。
  8. 如請求項1之半導體記憶裝置，其中 上述半導體基板進而包含於上述第2方向上依序排列之第7區域～第9區域， 於上述第3方向上， 上述第4區域與上述第7區域相鄰， 上述第5區域與上述第8區域相鄰， 上述第6區域與上述第9區域相鄰； 上述記憶胞陣列進而包含： 複數個第4導電層，其等在上述第2方向上，自上述第7區域經由上述第8區域延伸至上述第9區域，與複數個第3絕緣層於上述第1方向交替積層； 第4半導體層，其設置於上述第7區域，於上述第1方向延伸，且與上述複數個第4導電層對向；及 第5半導體層，其設置於上述第9區域，於上述第1方向延伸，且與上述複數個第4導電層對向。
  9. 如請求項8之半導體記憶裝置，其進而包含： 第3及第4配線，其等配置於上述記憶胞陣列之上述第1方向，且相較於上述記憶胞陣列，距上述半導體基板之距離較大； 第6接點，其將上述第3配線與上述第4半導體層連接；及 第7接點，其將上述第4配線與上述第5半導體層連接。
  10. 如請求項8之半導體記憶裝置，其進而包含：第8接點， 其設置於上述第8區域，於上述第1方向延伸，並與複數個第4絕緣層對向，該等第4絕緣層係與上述複數個第3絕緣層於上述第1方向交替積層。
  11. 一種半導體記憶裝置，其包含： 半導體基板； 記憶胞陣列，其於與上述半導體基板之表面交叉之第1方向上與上述半導體基板相隔配置；及 第1及第2配線，其等配置於上述記憶胞陣列之上述第1方向，且相較於上述記憶胞陣列，距上述半導體基板之距離較大； 上述半導體基板包含：於與上述第1方向交叉之第2方向依序排列之第1區域～第3區域、及於上述第2方向依序排列之第4區域～第6區域； 於與上述第1方向及上述第2方向交叉之第3方向上， 上述第4區域與上述第1區域相鄰， 上述第5區域與上述第2區域相鄰， 上述第6區域與上述第3區域相鄰； 上述記憶胞陣列包含： 複數個第1導電層，其等在上述第2方向，自上述第1區域經由上述第2區域延伸至上述第3區域，且與複數個第1絕緣層於上述第1方向交替積層； 複數個第2絕緣層，其等設置於上述第4區域及上述第6區域，與上述複數個第1絕緣層於上述第1方向交替積層； 複數個第3導電層，其等設置於上述第5區域，與上述複數個第1絕緣層於上述第1方向交替積層； 第1半導體層，其設置於上述第1區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第2半導體層，其設置於上述第3區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第1接點，其設置於上述第4區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向； 第3半導體層，其設置於上述第5區域，於上述第1方向延伸，且與上述複數個第3導電層對向；及 第2接點，其設置於上述第6區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向； 上述第1配線在上述第1區域及上述第4區域中於上述第3方向上延伸，電性連接於上述第1半導體層，且連接於上述第1接點； 第2配線在上述第3區域及上述第6區域中於上述第3方向上延伸，電性連接於上述第2半導體層，且連接於上述第2接點。
  12. 一種半導體記憶裝置，其包含： 半導體基板； 記憶胞陣列，其於與上述半導體基板之表面交叉之第1方向上與上述半導體基板相隔配置； 第1及第2配線，其等配置於上述記憶胞陣列之上述第1方向，且相較於上述記憶胞陣列，距上述半導體基板之距離較大；及 第5配線，其於上述第1方向上與上述記憶胞陣列相隔配置，且相較於上述記憶胞陣列，距上述半導體基板之距離較小； 上述半導體基板包含：於與上述第1方向交叉之第2方向依序排列之第1區域～第3區域、及於上述第2方向上依序排列之第4區域～第6區域； 於與上述第1方向及上述第2方向交叉之第3方向上， 上述第4區域與上述第1區域相鄰， 上述第5區域與上述第2區域相鄰， 上述第6區域與上述第3區域相鄰； 上述記憶胞陣列包含： 複數個第1導電層，其等在上述第2方向上，自上述第1區域經由上述第2區域延伸至上述第3區域，與複數個第1絕緣層於上述第1方向交替積層； 複數個第2絕緣層，其等在上述第2方向，自上述第4區域經由上述第5區域延伸至上述第6區域，與上述複數個第1絕緣層於上述第1方向交替積層； 第1半導體層，其設置於上述第1區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第2半導體層，其設置於上述第3區域，於上述第1方向延伸，且與上述複數個第1導電層對向； 第1接點，其設置於上述第4區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向； 第2接點，其設置於上述第6區域，於上述第1方向延伸，且與上述複數個第2絕緣層對向；及 第2導電層，其設置於上述複數個第1導電層與上述半導體基板之間，具有第1部分及第2部分； 上述第2導電層之上述第1部分係：於上述第2方向，自上述第1區域經由上述第2區域延伸至上述第3區域，於上述第1區域中連接於上述第1半導體層，且於上述第3區域中連接於上述第2半導體層； 上述第2導電層之上述第2部分自上述第2區域突出至上述第5區域； 上述第1配線在上述第1區域及上述第4區域中於上述第3方向上延伸，電性連接於上述第1半導體層，且連接於上述第1接點； 第2配線在上述第3區域及上述第6區域中於上述第3方向延伸，電性連接於上述第2半導體層，且連接於上述第2接點； 上述第5配線將上述第2導電層之上述第2部分與上述半導體基板電性連接。
  13. 如請求項12之半導體記憶裝置，其進而包含第11接點， 該第11接點將上述第5配線與上述半導體基板連接。
  14. 如請求項13之半導體記憶裝置，其中 上述半導體基板包含： 第1區域，其含有第1型之雜質；及 第2區域，其設置於上述第1區域與上述第11接點之間，含有第2型之雜質。
TW109128052A 2020-03-16 2020-08-18 半導體記憶裝置 TWI767301B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020045861A JP2021150346A (ja) 2020-03-16 2020-03-16 半導体記憶装置
JP2020-045861 2020-03-16

Publications (2)

Publication Number Publication Date
TW202137494A TW202137494A (zh) 2021-10-01
TWI767301B true TWI767301B (zh) 2022-06-11

Family

ID=77665241

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109128052A TWI767301B (zh) 2020-03-16 2020-08-18 半導體記憶裝置

Country Status (4)

Country Link
US (2) US11444022B2 (zh)
JP (1) JP2021150346A (zh)
CN (1) CN113410240B (zh)
TW (1) TWI767301B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
JP2022118667A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100020608A1 (en) * 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20180076212A1 (en) * 2014-10-27 2018-03-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20190035798A1 (en) * 2017-07-31 2019-01-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method of fabricating the same
US20200006371A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having a shielding layer and method for forming the same
TWI686931B (zh) * 2017-08-29 2020-03-01 美商美光科技公司 三維記憶體陣列及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN109935593B (zh) * 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US10381373B2 (en) 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
JP2019054102A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 記憶装置およびその製造方法
JP2019114698A (ja) 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019212691A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100020608A1 (en) * 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20180076212A1 (en) * 2014-10-27 2018-03-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20190035798A1 (en) * 2017-07-31 2019-01-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method of fabricating the same
TWI686931B (zh) * 2017-08-29 2020-03-01 美商美光科技公司 三維記憶體陣列及其形成方法
US20200006371A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having a shielding layer and method for forming the same

Also Published As

Publication number Publication date
JP2021150346A (ja) 2021-09-27
US20210287985A1 (en) 2021-09-16
TW202137494A (zh) 2021-10-01
CN113410240A (zh) 2021-09-17
US20220375855A1 (en) 2022-11-24
US11444022B2 (en) 2022-09-13
CN113410240B (zh) 2023-08-29
US11942421B2 (en) 2024-03-26

Similar Documents

Publication Publication Date Title
US10153292B2 (en) Vertical memory devices having dummy channel regions
US11171116B2 (en) Semiconductor devices and manufacturing methods of the same
US9799672B2 (en) Memory device having cell over periphery (COP) structure, memory package and method of manufacturing the same
US9449986B1 (en) 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings
US11942421B2 (en) Semiconductor memory device
US9312241B2 (en) Semiconductor device
TWI816085B (zh) 半導體記憶裝置
JP2021048189A (ja) 半導体記憶装置
CN113299656A (zh) 半导体存储器装置
US20200185403A1 (en) Semiconductor memory device
CN112490251A (zh) 半导体存储装置
TWI747425B (zh) 半導體記憶裝置
US11682581B2 (en) Memory device including self-aligned conductive contacts
TWI689021B (zh) 半導體裝置
KR20220073014A (ko) 반도체 메모리 장치
US20240074214A1 (en) Semiconductor memory device
US20230169999A1 (en) Nonvolatile memory device and storage device
US20240188310A1 (en) Semiconductor memory device
JP2024031772A (ja) 半導体記憶装置
TW202315070A (zh) 半導體記憶裝置
JP2023044255A (ja) 半導体記憶装置およびその製造方法
JP2024043163A (ja) 半導体記憶装置
CN117641911A (zh) 半导体存储装置
CN115776819A (zh) 半导体存储装置