CN113410240B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种可靠性高的半导体存储装置。实施方式的半导体存储装置具备半导体衬底、存储单元阵列、以及第1及第2配线。半导体衬底具备第1区域～第3区域及第4区域～第6区域。存储单元阵列具备：多个第1导电层，在第1区域至第3区域中在第2方向延伸且在第1方向积层；第1及第2半导体层，设置在第1及第3区域，在第1方向延伸，且与多个第1导电层对向；第1及第2接点，设置在第4及第6区域，在第1方向延伸；及第3半导体层，设置在第5区域，在第1方向延伸。第1配线在第1区域及第4区域中连接于第1半导体层及第2接点。第2配线在第3区域及第6区域中连接于第2半导体层及第3接点。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-45861号(申请日：2020年3月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，其具备：半导体衬底；存储单元阵列层，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；第1配线层，在第1方向上与存储单元阵列层相隔配置，相比于存储单元阵列层，距半导体衬底的距离较大。
发明内容
实施方式提供一种可靠性高的半导体存储装置。
一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；以及第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，在第2方向从第4区域经由第5区域延伸至第6区域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第3半导体层，设置在第5区域，在第1方向延伸，且与多个第2绝缘层对向；及第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。
一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；以及第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，设置在第4区域及第6区域，与多个第1绝缘层在第1方向交替积层；多个第3导电层，设置在第5区域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第3半导体层，设置在第5区域，在第1方向延伸，且与多个第3导电层对向；及第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。
一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大；及第5配线，在第1方向上与存储单元阵列相隔配置，相比于存储单元阵列，距半导体衬底的距离较小。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，在第2方向从第4区域经由第5区域延伸至第6区域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向；及第2导电层，设置在多个第1导电层与半导体衬底之间，具有第1部分及第2部分。第2导电层的第1部分在第2方向从第1区域经由第2区域延伸至第3区域，在第1区域中连接于第1半导体层，在第3区域中连接于第2半导体层。第2导电层的第2部分从第2区域突出至第5区域。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。第5配线将第2导电层的第2部分与半导体衬底电连接。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示第1实施方式的存储器系统10的构成例的示意性侧视图。
图3是表示第1实施方式的存储器系统10的构成例的示意性俯视图。
图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。
图5是表示第1实施方式的存储器裸片MD的一部分构成的示意性电路图。
图6是存储器裸片MD的示意性俯视图。
图7是存储器裸片MD的示意性剖视图。
图8是图6的A所示部分的示意性放大图。
图9是图8的B所示部分的示意性放大图。
图10是将图9所示的构造沿C-C'线切断后沿箭头方向观察到的示意性剖视图。
图11是将图9所示的构造沿D-D'线切断后沿箭头方向观察到的示意性剖视图。
图12是图10的E所示部分的示意性放大图。
图13是图6的F所示部分的示意性放大图。
图14是图13的G所示部分的示意性放大图。
图15是将图13所示的构造沿H-H'线切断后沿箭头方向观察到的示意性剖视图。
图16是图13的I所示部分的示意性放大图。
图17是图16的J1所示部分及J2所示部分的示意性放大图。
图18是将图13所示的构造沿K-K'线切断后沿箭头方向观察到的示意性剖视图。
图19是将图13所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。
图20是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图21是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图22是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图23是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图24是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图25是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图26是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图27是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图28是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图29是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图30是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图31是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图32是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图33是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图34是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图35是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图36是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图37是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图38是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图39是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图40是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图41是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图42是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图43是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图44是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图45是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图46是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图47是表示第1实施方式的存储器裸片MD的制造方法的示意性剖视图。
图48是将图32所示的构造沿M-M'线切断后沿箭头方向观察到的示意性剖视图。
图49是将图32所示的构造沿M-M'线切断后沿箭头方向观察到的示意性剖视图。
图50是用来对第2实施方式的存储器裸片的检查区域RE'中的构成进行说明的示意性剖视图。
图51是表示第2实施方式的存储器裸片MD的制造方法的示意性剖视图。
图52是将图51所示的构造沿N-N'线切断后沿箭头方向观察到的示意性剖视图。
图53是将图51所示的构造沿N-N'线切断后沿箭头方向观察到的示意性剖视图。
图54是将图51所示的构造沿N-N'线切断后沿箭头方向观察到的示意性剖视图。
图55是用来对第2实施方式的变化例进行说明的示意性剖视图。
图56是用来对第2实施方式的变化例进行说明的示意性剖视图。
图57是用来对第3实施方式的存储器裸片的检查区域RE”中的构成进行说明的示意性剖视图。
图58是将图57所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。
图59是将图57所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。
图60是将图57所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。
图61是用来对第3实施方式进行说明的示意性剖视图。
图62是用来对第3实施方式进行说明的示意性剖视图。
图63是用来对第4实施方式的存储器裸片的放电区域RD中的构成进行说明的示意性俯视图。
图64是用来对第4实施方式的存储器裸片的一部分构成进行说明的示意性立体图。
图65是用来对第4实施方式的存储器裸片的一部分构成进行说明的示意性立体图。
图66是用来对第4实施方式的存储器裸片的一部分构成进行说明的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下的实施方式只不过是一例，并未意图限定性地表示本发明。另外，以下的附图是示意图，存在为方便说明而省略一部分构成等的情况。另外，存在针对多个实施方式的共通部分标附同一符号并省略说明的情况。
另外，在本说明书中提及“半导体存储装置”的情况下，有时指存储器裸片，有时也指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统。进而，有时还指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，提及第1构成“电连接于”第2构成的情况下，第1构成可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也可“电连接”于第3个晶体管。
另外，在本说明书中，在提及电路等使2条配线等“导通”的情况下，有时例如意味着，该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径上，且该晶体管等为接通(ON)状态。
另外，在本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一方向对应，也可不与X方向、Y方向及Z方向的任一方向对应。
另外，在本说明书中，“上”或“下”等的表达是以衬底为基准。例如，将沿所述Z方向离开衬底的朝向称为上，将沿Z方向靠近衬底的朝向称为下。另外，对某构成提及下表面或下端的情况下，意指该构成的衬底侧的面或端部，在提及上表面或上端的情况下，意指该构成的与衬底相反的侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，对构成、部件等提及特定方向的“宽度”或“厚度”的情况下，有时是指通过SEM(Scanning electron microscopy，扫描电子显微术)或TEM(Transmission electron microscopy，穿透式电子显微术)等观察到的截面等处的宽度或厚度。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主计算机20发送的信号进行用户数据的读出、写入、抹除等。存储器系统10例如为存储器芯片、存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD、以及连接于这些多个存储器裸片MD及主计算机20的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)等，进行逻辑地址与实体地址的转换、比特错误检测/纠正、垃圾回收(压缩)、损耗均衡等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示本实施方式的存储器系统10的构成例的示意性俯视图。为方便说明，图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统10具备安装衬底MSB、积层在安装衬底MSB的多个存储器裸片MD、及积层在存储器裸片MD的控制器裸片CD。安装衬底MSB的上表面之中，Y方向的端部区域设有焊盘电极P，其它一部分区域经由粘接剂等粘接在存储器裸片MD的下表面。存储器裸片MD的上表面之中，Y方向的端部区域设有焊盘电极P，其它区域经由粘接剂等粘接在其它存储器裸片MD或控制器裸片CD的下表面。控制器裸片CD的上表面之中，Y方向的端部区域设有焊盘电极P。
如图3所示，安装衬底MSB、多个存储器裸片MD、及控制器裸片CD分别具备在X方向排列的多个焊盘电极P。设置在安装衬底MSB、多个存储器裸片MD、及控制器裸片CD的多个焊盘电极P分别经由接合线B而相互连接。
此外，图2及图3所示的构成不过是例示，具体的构成可适当调整。例如，图2及图3所示的例子中，在多个存储器裸片MD上积层有控制器裸片CD，这些构成利用接合线B来连接。这种构成中，多个存储器裸片MD及控制器裸片CD包含在一个封装体内。然而，控制器裸片CD也可包含在与存储器裸片MD不同的封装体。另外，多个存储器裸片MD及控制器裸片CD也可经由贯通电极等而非接合线B来相互连接。
[存储器裸片MD的电路构成]
图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。图5是表示存储器裸片MD的一部分构成的示意性电路图。
如图4所示，存储器裸片MD具备存储数据的存储单元阵列MCA及连接于存储单元阵列MCA的周边电路PC。周边电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM、及序列发生器SQC。另外，周边电路PC具备高速缓冲存储器CM、地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、及逻辑电路CTR。
[存储单元阵列MCA]
存储单元阵列MCA如图5所示，具备多个存储器区块BLK。这些多个存储器区块BLK分别具备多个串组件SU。这些多个串组件SU分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接于位线BL及源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、源极侧选择晶体管STS、及源极侧选择晶体管STSb。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS、及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷蓄积膜的栅极绝缘膜、及栅极电极的场效应型晶体管。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而变化。存储单元MC存储1位或多位数据。此外，在对应于1个存储器串MS的多个存储单元MC的栅极电极，分别连接有字线WL。这些字线WL分别共通连接于1个存储器区块BLK中的全部存储器串MS。
选择晶体管(STD、STS、STSb)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效应型晶体管。在选择晶体管(STD、STS、STSb)的栅极电极，分别连接有选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD对应于串组件SU而设置，且共通连接于1个串组件SU中的全部存储器串MS。源极侧选择栅极线SGS共通连接于多个串组件SU中的全部存储器串MS。源极侧选择栅极线SGSb共通连接于多个串组件SU中的全部存储器串MS。
[电压产生电路VG]
电压产生电路VG(图4)例如如图5所示，连接于多条电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接于被供给电源电压VCC及接地电压VSS(图4)的电压供给线。这些电压供给线连接于例如参照图2、图3所说明的焊盘电极P。电压产生电路VG例如根据来自序列发生器SQC的控制信号，产生对存储单元阵列MCA进行读出动作、写入动作及抹除动作时要施加给位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSb)的多种动作电压，并同时输出至多条电压供给线31。从电压供给线31输出的动作电压根据来自序列发生器SQC的控制信号而适当调整。
[行解码器RD]
行解码器RD(图4)例如如图5所示，具备将地址数据ADD解码的地址解码器22、以及根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压的区块选择电路23及电压选择电路24。
地址解码器22具备多条区块选择线BLKSEL及多条电压选择线33。地址解码器22例如根据来自序列发生器SQC的控制信号依次参照地址寄存器ADR(图4)的行地址RA，将该行地址RA解码，并将对应于行地址RA的特定的区块选择晶体管35及电压选择晶体管37设为接通状态，将除此以外的区块选择晶体管35及电压选择晶体管37设为断开状态。例如，将特定的区块选择线BLKSEL及电压选择线33的电压设为“H”状态，将除此以外的电压设为“L”状态。此外，在使用P通道型晶体管而非N通道型的情况下，对这些配线施加相反的电压。
此外，在图示的例子中，在地址解码器22，针对1个存储器区块BLK各设有1条区块选择线BLKSEL。然而，该构成可适当变更。例如，也可针对2个以上的存储器区块BLK各具备1条区块选择线BLKSEL。
区块选择电路23具备对应于存储器区块BLK的多个区块选择部34。这些多个区块选择部34分别具备对应于字线WL及选择栅极线(SGD、SGS、SGSb)的多个区块选择晶体管35。区块选择晶体管35例如为场效应型耐压晶体管。区块选择晶体管35的漏极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS、SGSb)。源极电极分别经由配线CG及电压选择电路24电连接于电压供给线31。栅极电极共通连接于对应的区块选择线BLKSEL。
此外，区块选择电路23还具备未图示的多个晶体管。这些多个晶体管是连接于选择栅极线(SGD、SGS、SGSb)与被供给接地电压VSS的电压供给线之间的场效应型耐压晶体管。这些多个晶体管对非选择的存储器区块BLK中包含的选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。此外，非选择的存储器区块BLK中包含的多条字线WL成为浮动状态。
电压选择电路24具备对应于字线WL及选择栅极线(SGD、SGS、SGSb)的多个电压选择部36。这些多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效应型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及区块选择电路23电连接于对应的字线WL或选择栅极线(SGD、SGS、SGSb)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[感测放大器模块SAM]
感测放大器模块SAM(图4)具备对应于多条位线BL的多个感测放大器电路、多个电压调整电路、及多个数据锁存器。感测放大器电路根据位线BL的电流或电压使表示存储单元MC的接通/断开的“H”或“L”的数据锁存在数据锁存器。电压调整电路根据锁存在数据锁存器的数据，使位线BL与对应的电压供给线导通，传输对应于读出数据或写入数据的数据DAT。
[高速缓冲存储器CM]
高速缓冲存储器CM(图4)介存于感测放大器模块SAM与输入输出控制电路I/O之间。另外，在高速缓冲存储器CM，连接有未图示的解码电路及开关电路。解码电路将保存在地址寄存器ADR(图4)的列地址CA解码。开关电路根据解码电路的输出信号，使对应于列地址CA的锁存器电路与总线DB(图4)导通。
[序列发生器SQC]
序列发生器SQC(图4)将保存在指令寄存器CMR的指令数据CMD依次解码，对行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，序列发生器SQC适当将表示自身状态的状态数据输出至状态寄存器STR。另外，序列发生器SQC产生就绪/忙碌信号，并输出至端子RY//BY。此外，端子RY//BY例如通过参照图2、图3所说明的焊盘电极P而实现。
[输入输出控制电路I/O]
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、时钟信号输入输出端子DQS、/DQS、及连接于数据信号输入输出端子DQ0～DQ7的比较器等输入电路及OCD电路等输出电路。另外，输入输出电路I/O具备连接于这些输入电路及输出电路的移位寄存器及缓冲电路。输入电路、输出电路、移位寄存器及缓冲电路分别连接于被供给电源电压VCCQ及接地电压VSS的端子。数据信号输入输出端子DQ0～DQ7、时钟信号输入输出端子DQS、/DQS及被供给电源电压VCCQ的端子例如通过参照图2、图3所说明的焊盘电极P而实现。经由数据信号输入输出端子DQ0～DQ7输入的数据是根据来自逻辑电路CTR的内部控制信号而从缓冲电路输出至高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据是根据来自逻辑电路CTR的内部控制信号而从高速缓冲存储器CM或状态寄存器STR输入至缓冲电路。
[逻辑电路CTR]
逻辑电路CTR(图4)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE从控制器裸片CD接收外部控制信号，与之对应地，对输入输出控制电路I/O输出内部控制信号。此外，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如通过参照图2、图3所说明的焊盘电极P而实现。
[存储器裸片MD的构造]
图6是存储器裸片MD的示意性俯视图。图7是存储器裸片MD的示意性剖视图。此外，图7是用来对存储器裸片MD的示意性构成进行说明的图，并不表示具体的构成的数量、形状、配置等。图8是图6的A所示部分的示意性放大图。图9是图8的B所示部分的示意性放大图。图10是将图9所示的构造沿C-C'线切断后沿箭头方向观察到的示意性剖视图。图11是将图9所示的构造沿D-D'线切断后沿箭头方向观察到的示意性剖视图。此外，图11是用来对导电层110的示意性构成进行说明的图，并不表示具体的构成。图12是图10的E所示部分的示意性放大图。图13是图6的F所示部分的示意性放大图。图14是图13的G所示部分的示意性放大图。图15是将图13所示的构造沿H-H'线切断后沿箭头方向观察到的示意性剖视图。图16是图13的I所示部分的示意性放大图。图17是图16的J1所示部分及J2所示部分的示意性放大图。图18是将图13所示的构造沿K-K'线切断后沿箭头方向观察到的示意性剖视图。图19是将图13所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。
存储器裸片MD例如如图6所示，具备半导体衬底100。在图示的例子中，在半导体衬底100设有在X方向及Y方向排列的4个存储单元阵列区域RMCA。另外，存储单元阵列区域RMCA具备在X方向排列的多个存储器孔区域RMH及设置在这些存储器孔区域RMH之间的多个接点连接区域RC4T。另外，在存储单元阵列区域RMCA的X方向的两端部，设有在X方向排列的第1接线(hoop up)区域RHU1及第2接线区域RHU2。这些区域在Y方向延伸。另外，在存储单元阵列区域RMCA的Y方向的一端部，与在X方向排列的多个存储器孔区域RMH对应地设有在X方向排列的多个接点连接区域RBLT。另外，在半导体衬底100的Y方向的端部，设有周边区域RP。周边区域RP沿半导体衬底100的Y方向的端部在X方向延伸。进而，在X方向空开间隔排列的多个接点连接区域RBLT之间，设有检查区域RE。检查区域RE在X方向上与接点连接区域RBLT相邻，在Y方向上与接点连接区域RC4T相邻。
此外，虽省略图示，但在X方向及Y方向排列的4个存储单元阵列区域RMCA分别具备多个存储器孔区域RMH、多个接点连接区域RC4T、第1接线区域RHU1及第2接线区域RHU2、接点连接区域RBLT、及检查区域RE。例如，在X方向排列的2个存储单元阵列区域RMCA中，这些区域可以在X方向上对称的方式(以图6中左右对称的方式)配置。另外，在Y方向排列的2个存储单元阵列区域RMCA中，这些区域可以在Y方向上对称的方式(以图6中上下对称的方式)配置。
存储器裸片MD例如如图7所示，具备半导体衬底100、设置在半导体衬底100上的晶体管层LTR、设置在晶体管层LTR上方的配线层D0、设置在配线层D0上方的配线层D1、设置在配线层D1上方的配线层D2、设置在配线层D2上方的存储单元阵列层LMCA1、设置在存储单元阵列层LMCA1上方的存储单元阵列层LMCA2、设置在存储单元阵列层LMCA2上方的配线层M0、设置在配线层M0上方的配线层M1、及设置在配线层M1的上方的配线层M2。
[半导体衬底100的构造]
半导体衬底100例如为包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。例如如图7所示，在半导体衬底100的表面，设有含有磷(P)等N型杂质的N型阱区域100N、含有硼(B)等P型杂质的P型阱区域100P、未设有N型阱区域100N及P型阱区域100P的半导体衬底区域100S、及绝缘区域100I。N型阱区域100N、P型阱区域100P及半导体衬底区域100S分别作为构成周边电路PC的多个晶体管Tr及多个电容器等的一部分发挥功能。
[晶体管层LTR的构造]
例如如图7所示，在半导体衬底100的上表面，经由未图示的绝缘层设有配线层GC。配线层GC包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及配线层GC中包含的多个电极gc分别连接于接点CS。
半导体衬底100的N型阱区域100N、P型阱区域100P及半导体衬底区域100S分别作为构成周边电路PC的多个晶体管Tr的通道区域及多个电容器的一电极等发挥功能。
配线层GC中包含的多个电极gc分别作为构成周边电路PC的多个晶体管Tr的栅极电极及多个电容器的另一电极等发挥功能。
接点CS在Z方向延伸，在下端与半导体衬底100或电极gc的上表面接触。在接点CS与半导体衬底100的连接部分，设有含有N型杂质或P型杂质的杂质区域。接点CS可包含例如氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[配线层D0、D1、D2的构造]
例如如图7所示，配线层D0、D1、D2中包含的多条配线电连接于存储单元阵列MCA中的构成及周边电路PC中的构成的至少一种构成。
配线层D0、D1、D2分别包含多条配线d0、d1、d2。这些多条配线d0、d1、d2可包含例如氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[存储单元阵列层LMCA1、LMCA2的存储器孔区域RMH中的构造]
例如如图8所示，在存储单元阵列层LMCA1、LMCA2，设有在Y方向排列的多个存储器区块BLK。存储器区块BLK具备在Y方向排列的多个串组件SU。在Y方向上相邻的2个存储器区块BLK之间，设有氧化硅(SiO2)等区块间绝缘层ST。例如如图9所示，在Y方向上相邻的2个串组件SU之间，设有氧化硅(SiO2)等串组件间绝缘层SHE。
此外，以下的说明中，例如如图8所例示，存在将存储器区块BLK中的多个串组件SU分别称为串组件SUa、SUb、SUc、SUd、SUe的情况。另外，存在将对应于串组件SUa、SUb、SUc、SUd、SUe的漏极侧选择栅极线SGD分别称为漏极侧选择栅极线SGDa、SGDb、SGDc、SGDd、SGDe的情况。
存储器区块BLK例如如图10所示，具备在Z方向排列的多个导电层110、在Z方向延伸的多个半导体层120、以及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110是在X方向延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。另外，导电层110可包含例如含有磷(P)或硼(B)等杂质的多晶硅等。在Z方向排列的多个导电层110之间，设有氧化硅(SiO2)等绝缘层101。
在导电层110的下方，设有导电层111。导电层111可包含例如含有磷(P)或硼(B)等杂质的多晶硅等。另外，在导电层111与导电层110之间，设有氧化硅(SiO2)等绝缘层101。
在导电层111的下方，设有导电层112。导电层112具备接合于半导体层120下端的半导体层113及与半导体层113的下表面接触的导电层114。半导体层113可包含例如含有磷(P)等N型杂质或硼(B)等P型杂质的多晶硅等。导电层114可包含例如钨(W)等金属、钨硅化物等导电层或其它导电层。另外，在导电层112与导电层111之间，设有氧化硅(SiO2)等绝缘层101。
例如如图11所示，导电层112作为源极线SL(图5)发挥功能。源极线SL例如针对存储单元阵列区域RMCA(图6)中包含的全部存储器区块BLK共通设置。
导电层111作为源极侧选择栅极线SGSb(图5)及与之连接的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111以存储器区块BLK为单位电性独立。
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图5)及与之连接的多个源极侧选择晶体管STS的栅极电极发挥功能。这些多个导电层110以存储器区块BLK为单位电性独立。
另外，位于其上方的多个导电层110作为字线WL(图5)及与之连接的多个存储单元MC(图5)的栅极电极发挥功能。这些多个导电层110分别与在X方向上相邻的多个导电层110电连接。另外，这些多个导电层110分别以存储器区块BLK为单位电性独立。
另外，位于其上方的一个或多个导电层110作为漏极侧选择栅极线SGD及与之连接的多个漏极侧选择晶体管STD(图5)的栅极电极发挥功能。这些多个导电层110的Y方向宽度比其它导电层110小。另外，在Y方向上相邻的2个导电层110之间，设有串组件间绝缘层SHE。这些多个导电层110分别以串组件SU为单位电性独立。
半导体层120例如如图9所示，在X方向及Y方向以特定的图案排列。半导体层120作为1个存储器串MS(图5)中包含的多个存储单元MC及选择晶体管(STD、STS、STSb)的通道区域发挥功能。半导体层120例如为多晶硅(Si)等半导体层。半导体层120例如如图10所示，具有大致有底圆筒状的形状，在中心部分设有氧化硅等绝缘层125。
半导体层120具备存储单元阵列层LMCA1中包含的半导体区域120L、及存储单元阵列层LMCA2中包含的半导体区域120U。另外，半导体层120具备设置在半导体区域120L及半导体区域120U之间的半导体区域120J、设置在半导体区域120L的下方的杂质区域122、及设置在半导体区域120U的上方的杂质区域121。
半导体区域120L是在Z方向延伸的大致圆筒状的区域。半导体区域120L的外周面分别由存储单元阵列层LMCA1中包含的多个导电层110及导电层111包围，且与这些多个导电层110及导电层111对向。
半导体区域120U是在Z方向延伸的大致圆筒状的区域。半导体区域120U的外周面分别由存储单元阵列层LMCA2中包含的多个导电层110包围，且与这些多个导电层110对向。此外，半导体区域120U的X方向宽度及Y方向宽度与半导体区域120L的X方向宽度及Y方向宽度为同等程度。
半导体区域120J分别设置在比存储单元阵列层LMCA1中包含的多个导电层110更靠上方，且设置在比存储单元阵列层LMCA2中包含的多个导电层110更靠下方。半导体区域120J的X方向宽度及Y方向宽度大于半导体区域120L的X方向宽度及Y方向宽度，且大于半导体区域120U的X方向宽度及Y方向宽度。
杂质区域122接合于所述导电层112的半导体层113。杂质区域122含有例如磷(P)等N型杂质或硼(B)等P型杂质。半导体层120中位于杂质区域122正上方的部分作为源极侧选择晶体管STSb的通道区域发挥功能。杂质区域122的外周面由导电层111包围，且与导电层111对向。
杂质区域121含有例如磷(P)等N型杂质。其经由接点Ch及接点Vy(图9)连接于位线BL。
栅极绝缘膜130具有覆盖半导体层120外周面的大致有底圆筒状的形状。栅极绝缘膜130例如如图12所示，具备积层在半导体层120与导电层110之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等可蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿半导体层120的外周面在Z方向延伸。
此外，图12中示出栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子。然而，栅极绝缘膜130也可具备例如含有N型或P型杂质的多晶硅等浮动栅极。
[存储单元阵列层LMCA1、LMCA2的接点连接区域RC4T中的构造]
例如如图14所示，在接点连接区域RC4T，在Y方向排列的2个区块间绝缘层ST之间设有在Y方向排列的2个绝缘层STO。另外，在这2个绝缘层STO之间，设有接点连接小区域rC4T。另外，在区块间绝缘层ST与绝缘层STO之间，设有导电层连接小区域r110。这些区域沿区块间绝缘层ST在X方向延伸。
绝缘层STO例如如图15所示，在Z方向延伸，在下端与导电层112接触。绝缘层STO包含例如氧化硅(SiO2)。
接点连接小区域rC4T具备在Z方向排列的多个绝缘层110A及在Z方向延伸的多个接点C4。
绝缘层110A是在X方向延伸的大致板状的绝缘层。绝缘层110A可包含氮化硅(SiN)等绝缘层。在Z方向排列的多个绝缘层110A之间，设有氧化硅(SiO2)等绝缘层101。
接点C4例如如图13所示，在X方向排列有多个。接点C4可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。例如如图15所示，接点C4的外周面分别由绝缘层110A及绝缘层101包围，且与这些绝缘层110A及绝缘层101接触。此外，例如如图7所示，接点C4在Z方向延伸，与设置在上方的其它接点一同作为一个接点发挥功能。包含接点C4的该接点在上端与配线层M0中的配线m0连接。另外，包含接点C4的该接点在下端与配线层D2中的配线d2连接。
导电层连接小区域r110例如如图15所示，具备在Z方向排列的多个导电层110的窄幅部110C4T。例如如图13及图14所示，在X方向上相邻的2个存储器孔区域RMH中包含的多个导电层110经由该窄幅部110C4T相互导通。图14的例子中，在对应于1个存储器区块BLK的2个导电层连接小区域r110中的一个区域，设有作为漏极侧选择栅极线SGDa～SGDc发挥功能的多个导电层110的窄幅部110C4T。另外，在这2个导电层连接小区域r110中的另一个区域，设有作为漏极侧选择栅极线SGDd、SGDe发挥功能的多个导电层110的窄幅部110C4T。
[存储单元阵列层LMCA1、LMCA2的第1接线区域RHU1中的构造]
如图7所示，在第1接线区域RHU1，设有作为漏极侧选择栅极线SGD发挥功能的多个导电层110的X方向上的端部。另外，在第1接线区域RHU1，设有多个接点CC。这些多个接点CC在Z方向延伸，且在下端与导电层110接触。接点CC可包含例如氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。这些多个接点CC经由配线层M0、M1、M2中的配线m0、m1、m2、接点C4、配线层D0、D1、D2中的配线d0、d1、d2及接点CS连接于晶体管Tr的漏极电极。另外，例如如图8所示，在第1接线区域RHU1，设有设置在接点CC附近的支撑构造HR。
[存储单元阵列层LMCA1、LMCA2的第2接线区域RHU2中的构造]
如图7所示，在第2接线区域RHU2，设有作为字线WL或源极侧选择栅极线SGS发挥功能的多个导电层110的一部分。另外，在第2接线区域RHU2，设有多个接点CC。这些多个接点CC经由配线层M0、M1、M2中的配线m0、m1、m2、接点C4、配线层D0、D1、D2中的配线d0、d1、d2及接点CS连接于晶体管Tr的漏极电极。
[存储单元阵列层LMCA1、LMCA2的接点连接区域RBLT中的构造]
例如如图18所示，接点连接区域RBLT具备在Z方向排列的多个绝缘层110A及在Z方向延伸的多个接点C4BL。
接点C4BL例如如图16所示，在X方向及Y方向排列有多个。接点C4BL可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。例如如图18所示，接点C4BL的外周面分别由绝缘层110A及绝缘层101包围，且与这些绝缘层110A及绝缘层101接触。此外，例如如图17及图18所示，接点C4BL在Z方向延伸，且与接点Ch及接点Vy一同作为一个接点发挥功能。包含接点C4BL、Ch、Vy的该接点在上端与位线BL连接。另外，虽省略图示，但包含接点C4BL、Ch、Vy的该接点在下端与配线层D2中的配线d2(图7)连接。
[存储单元阵列层LMCA1、LMCA2的检查区域RE中的构造]
检查区域RE例如如图19所示，具备在Z方向排列的多个绝缘层110A、在Z方向延伸的多个半导体层220、以及分别设置在多个绝缘层110A与多个半导体层220之间的多个绝缘膜230。
绝缘层110A是在X方向延伸的大致板状的绝缘层。绝缘层110A可包含例如氮化硅(SiN)等。在Z方向排列的多个绝缘层110A之间，设有氧化硅(SiO2)等绝缘层101。
在绝缘层110A的下方，设有所述导电层111。
在导电层111的下方，设有所述导电层114。另外，在导电层114的上表面，设有硅(Si)等半导体层113A、氧化硅(SiO2)等绝缘层113B、硅(Si)等半导体层113C、氧化硅(SiO2)等绝缘层113D、及硅(Si)等半导体层113E。
半导体层220例如如图13所示，在X方向及Y方向以特定的图案排列。半导体层220例如为多晶硅(Si)等半导体层。半导体层220例如如图19所示，具有大致有底圆筒状的形状，在中心部分设有氧化硅等绝缘层225。
半导体层220具备存储单元阵列层LMCA1中包含的半导体区域220L及存储单元阵列层LMCA2中包含的半导体区域220U。另外，半导体层220具备设置在半导体区域220L与半导体区域220U之间的半导体区域220J及设置在半导体区域220U上方的杂质区域221。
半导体区域220L是在Z方向延伸的大致圆筒状的区域。半导体区域220L的外周面分别由存储单元阵列层LMCA1中包含的多个绝缘层110A、导电层111、及半导体层113A、113C、113E包围，且与这些多个绝缘层110A、导电层111、及半导体层113A、113C、113E对向。此外，半导体区域220L的X方向宽度及Y方向宽度与参照图10所说明的半导体层120的半导体区域120L的X方向宽度及Y方向宽度为同等程度。
半导体区域220U是在Z方向延伸的大致圆筒状的区域。半导体区域220U的外周面分别由存储单元阵列层LMCA2中包含的多个绝缘层110A包围，且与这些多个绝缘层110A对向。此外，在本实施方式中，与设置在检查区域RE的多个半导体层220对应的半导体区域220U的X方向宽度及Y方向宽度大于与设置在检查区域RE的任一半导体层220对应的半导体区域220L的X方向宽度及Y方向宽度。另外，与设置在检查区域RE的多个半导体层220对应的半导体区域220U的X方向宽度及Y方向宽度大于与设置在存储器孔区域RMH的任一半导体层120对应的半导体区域120J的X方向宽度及Y方向宽度。
半导体区域220J分别设置在比存储单元阵列层LMCA1中包含的多个绝缘层110A更靠上方，且设置在比存储单元阵列层LMCA2中包含的多个绝缘层110A更靠下方。半导体区域220J的X方向宽度及Y方向宽度与参照图10所说明的半导体层120的半导体区域120J的X方向宽度及Y方向宽度为同等程度。
此外，设置在检查区域RE的半导体层220不同于设置在存储器孔区域RMH的半导体层120，其未连接于任何配线等。
绝缘膜230具有覆盖半导体层220外周面的大致有底圆筒状的形状。绝缘膜230例如与参照图12所说明的栅极绝缘膜130同样，具备积层在半导体层220与绝缘层110A之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。
此外，如上所述，栅极绝缘膜130可具备例如含有N型或P型杂质的多晶硅等浮动栅极。这种情况下，绝缘膜230可包含对应于浮动栅极的多晶硅等构成。
[配线层M0、M1、M2的构造]
例如如图7所示，配线层M0、M1、M2中包含的多条配线例如电连接于存储单元阵列层LMCA1、LMCA2中的构成及晶体管层LTR中的构成的至少一种构成。
配线层M0分别包含多条配线m0。这些多条配线m0可包含例如氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。此外，多条配线m0中的一部分作为位线BL(图5)发挥功能。位线BL例如如图9所示，在X方向排列且在Y方向延伸。另外，这些多条位线BL分别连接于各串组件SU中包含的1个半导体层120。另外，例如如图17及图18所示，这些多条位线BL分别连接于接点C4BL。
配线层M1分别包含多条配线m1。这些多条配线m1可包含例如氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。
配线层M2例如如图7所示，分别包含多条配线m2。这些多条配线m2可包含例如氮化钛(TiN)等障壁导电膜及铝(Al)等金属膜的积层膜等。此外，多条配线m2中的一部分作为焊盘电极P(图2、图3)发挥功能。
[制造方法]
接下来，参照图20～图47，对存储器裸片MD的制造方法进行说明。图20～图29、图31、图33～图36、图38～图43、图46、图47是用来对存储器裸片MD的制造方法进行说明的示意性剖视图，示出与图10对应的截面。图30、图32是用来对存储器裸片MD的制造方法进行说明的示意性剖视图，示出与图19对应的截面。图37、图44是用来对存储器裸片MD的制造方法进行说明的示意性剖视图，示出与图15对应的截面。图45是用来对存储器裸片MD的制造方法进行说明的示意性剖视图，示出与图18对应的截面。
制造本实施方式的存储器裸片MD时，首先，在半导体衬底100形成晶体管层LTR、配线层D0、配线层D1、及配线层D2(图7)。另外，在配线层D2的上表面形成绝缘层101。
其次，例如如图20所示，在绝缘层101上形成导电层114、半导体层113A、绝缘层113B、半导体层113C、绝缘层113D、半导体层113E、绝缘层101及导电层111。另外，交替形成多个绝缘层101及多个绝缘层110A。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
其次，对多个绝缘层101及多个绝缘层110A进行加工，形成参照图20等所说明的各种大致阶梯状的构成。
其次，例如如图21所示，在图20所示的构造的上表面形成绝缘层101。
其次，例如如图22所示，在与半导体层120及半导体层220对应的位置，形成多个存储器孔MHL。该存储器孔MHL不仅形成在存储器孔区域RMH(图6、图13)，也形成在检查区域RE(图13)。存储器孔MHL是如下的贯通孔：在Z方向延伸，贯通绝缘层101及绝缘层110A、导电层111、半导体层113E、绝缘层113D、半导体层113C及绝缘层113B，使半导体层113A的上表面露出。该步骤例如通过RIE等方法来进行。
其次，例如如图23所示，在最上层的绝缘层101的上表面及存储器孔MHL的内周面形成非晶硅膜120A。该步骤例如通过CVD等方法来进行。此外，该步骤中，可在形成非晶硅膜120A之前，形成氧化硅(SiO2)、氮化硅(SiN)等绝缘膜。
其次，例如如图24所示，将非晶硅膜120A中设置在最上层绝缘层101的上表面的部分去除。该步骤例如通过RIE等方法来进行。
其次，例如如图25所示，将最上层的绝缘层101的一部分去除，扩大存储器孔MHL的上端的半径。该步骤例如通过湿式蚀刻等来进行。
其次，例如如图26所示，在最上层的绝缘层101的上表面及存储器孔MHL的内周面进一步形成非晶硅膜120A。该步骤例如通过CVD等方法来进行。
其次，例如如图27所示，将非晶硅膜120A中设置在最上层绝缘层101的上表面的部分去除。该步骤例如通过RIE等方法来进行。
其次，例如如图28所示，在参照图27所说明的构造的上表面交替形成多个绝缘层101及多个绝缘层110A。该步骤例如通过CVD等方法来进行。
其次，对多个绝缘层101及多个绝缘层110A进行加工，形成参照图17等所说明的各种大致阶梯状的构成。
其次，例如如图29及图30所示，在与半导体层120及半导体层220对应的位置形成多个存储器孔MHU。该存储器孔MHU不仅形成在存储器孔区域RMH(图6、图13)，也形成在检查区域RE(图13)。该存储器孔MHU是如下的贯通孔：在Z方向延伸，贯通绝缘层101及绝缘层110A，使非晶硅膜120A的上表面露出。该步骤例如通过RIE等方法来进行。
此外，在该步骤中，在形成在检查区域RE的上侧的存储器孔MHU的底面，露出形成在检查区域RE的下侧的存储器孔MHL中所嵌入的非晶硅膜120A的上表面整体以及非晶硅膜120A的外周面所设置的绝缘层101的一部分。
其次，例如如图31及图32所示，将非晶硅膜120A去除。该步骤例如通过湿式蚀刻等来进行。
其次，例如如图33所示，在最上层的绝缘层101的上表面及存储器孔MHL、MHU的内周面形成栅极绝缘膜130、半导体层120及绝缘层125。该步骤中，例如通过CVD等进行成膜，而在存储器孔MHL、MHU的内部形成非晶硅膜。另外，例如通过退火处理等将该非晶硅膜的结晶构造进行改质。
其次，例如如图34所示，将绝缘层125、半导体层120及栅极绝缘膜130的一部分去除而使位于最上层的绝缘层101露出。该步骤例如通过RIE等方法来进行。
其次，例如如图35所示，在存储器孔MHU的上端附近形成半导体层121A。半导体层121A包含例如含有磷(P)等N型杂质的非晶硅。该步骤例如通过CVD等方法来进行。
其次，例如如图36所示，在存储器孔MHU的上端附近形成半导体层120的杂质区域121。该步骤中，例如通过RIE等方法将半导体层121A的一部分去除而使位于最上层的绝缘层101露出。
其次，例如如图37所示，形成绝缘层STO。该步骤中，例如通过RIE等方法在与绝缘层STO对应的位置形成槽。另外，通过CVD等方法在该槽的内部形成绝缘层STO。
其次，例如如图38所示，形成槽STA。槽STA是如下的槽：在Z方向及X方向延伸，将绝缘层101及绝缘层110A、导电层111、半导体层113E及绝缘层113D在Y方向分断，而使半导体层113C的上表面露出。该步骤例如通过RIE等方法来进行。此外，在本实施方式中，槽STA未形成在检查区域RE。
其次，例如如图39所示，在槽STA的Y方向侧面形成氮化硅等保护膜STSW。该步骤中，例如通过CVD等方法在槽STA的Y方向侧面及底面形成氮化硅等绝缘膜。另外，通过RIE等方法将该绝缘膜中覆盖槽STA底面的部分去除。
其次，例如如图40所示，将绝缘层113B、半导体层113C、绝缘层113D及栅极绝缘膜130的一部分去除，使半导体层120的一部分露出。该步骤例如通过湿式蚀刻等方法来进行。
其次，例如如图41所示，形成半导体层113。该步骤例如通过外延生长等方法来进行。
其次，例如如图42所示，将保护膜STSW去除。该步骤例如通过湿式蚀刻等方法来进行。
其次，例如如图43所示，经由槽STA将绝缘层110A去除。由此，形成包含在Z方向配设的多个绝缘层101及支撑该绝缘层101的存储器孔MHL、MHU内的构造(半导体层120、栅极绝缘膜130及绝缘层125)的中空构造。该步骤例如通过湿式蚀刻等方法来进行。
此外，如图44所示，该步骤中，在接点连接小区域rC4T残存绝缘层110A。另外，如图45所示，在接点连接区域RBLT残存绝缘层110A。另外，如图19所示，在检查区域RE残存绝缘层110A。
其次，例如如图46所示，形成导电层110。该步骤例如通过CVD等方法来进行。
其次，例如如图47所示，在槽STA内形成区块间绝缘层ST。该步骤例如通过CVD及通过RIE等方法来进行。
其后，形成例如参照图10等所说明的串组件间绝缘层SHE、参照图17、图20等所说明的接点CC、参照图7所说明的配线等，通过切割将晶圆分断，由此形成存储器裸片MD。
[第1实施方式的效果]
图48、图49是将图32所示的构造沿M-M'线切断后沿箭头方向观察到的示意性剖视图。
在本实施方式的制造方法中，参照图22所说明的步骤中，在存储器孔区域RMH及检查区域RE一次形成下侧存储器孔MHL。另外，在参照图29及图30所说明的步骤中，在存储器孔区域RMH及检查区域RE，一次形成上侧存储器孔MHU。因此，可想到在下侧存储器孔MHL与上侧存储器孔MHU之间存在位置偏移的情况下，这种位置偏移的量及方向在存储器孔区域RMH及检查区域RE成为同样的量及方向。
另外，在本实施方式的制造方法中，例如如参照图30所说明，在形成在检查区域RE的上侧存储器孔MHU的底面，露出形成在检查区域RE的下侧存储器孔MHL中嵌入的非晶硅膜120A的上表面整体以及非晶硅膜120A的外周面上所设置的绝缘层101的一部分。
如果在这种状态下将嵌入至下侧存储器孔MHL的非晶硅膜120A去除，就会如图32所示，上侧存储器孔MHU与下侧存储器孔MHL成为相连状态。当为这种状态时，如果从上侧存储器孔MHU的上端开口观察下侧存储器孔MHL，就可确认如图48或图49所示的状态。
此处，例如如图48所示，如果在检查区域RE中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴一致，就可判断不仅该检查区域RE，在存储器孔区域RMH中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴也一致。
另一方面，例如如图49所示，在检查区域RE中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴发生偏移的情况下，可判断在存储器孔区域RMH中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴也以与检查区域RE中的偏移量同等程度地发生偏移。
像这样，在制造步骤的中途，可确认存储器孔区域RMH中的上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴的偏移量，因此能够在制造步骤的中途实施品质检查，从而能够制造高品质的半导体存储装置。
而且，此种检查区域RE是形成在以往为无效空间的区域。因此，能够在不增加存储器裸片MD的面积的情况下制造高品质的制品。
[第2实施方式]
其次，对第2实施方式进行说明。第2实施方式的构造或制造方法基本与第1实施方式的构造或制造方法相同，因此，以下主要对第2实施方式的特征部分进行说明。另外，在第2实施方式中，针对表示与第1实施方式相同的构造或制造步骤的图，引用第1实施方式中使用的附图。
第2实施方式的存储器裸片基本与第1实施方式的存储器裸片MD同样地构成。但，第2实施方式的存储器裸片的检查区域RE'中的构成与第1实施方式的存储器裸片MD不同。
图50是用来对第2实施方式的存储器裸片的检查区域RE'中的构成进行说明的示意性剖视图。
检查区域RE'例如如图50所示，具备在Z方向排列的多个绝缘层110A、在Z方向延伸的多个半导体层320、以及分别设置在多个绝缘层110A与多个半导体层320之间的多个绝缘膜230。
半导体层320与半导体层220同样，在X方向及Y方向以特定的图案排列(参照图13)。半导体层320例如为多晶硅(Si)等半导体层。半导体层320例如如图50所示，具有大致有底圆筒状的形状，在中心部分设有氧化硅等绝缘层325。
半导体层320具备存储单元阵列层LMCA1中包含的半导体区域320L及存储单元阵列层LMCA2中包含的半导体区域320U。另外，半导体层320具备设置在半导体区域320L与半导体区域320U之间的半导体区域320J以及设置在半导体区域320U上方的杂质区域321。
半导体区域320L是在Z方向延伸的大致圆筒状的区域。半导体区域320L的外周面分别由存储单元阵列层LMCA1中包含的多个绝缘层110A、导电层111及半导体层113A、113C、113E包围，且与这些多个绝缘层110A、导电层111及半导体层113A、113C、113E对向。此外，半导体区域320L的X方向宽度及Y方向宽度与参照图10所说明的半导体层120的半导体区域120L的X方向宽度及Y方向宽度为同等程度。
半导体区域320U是在Z方向延伸的大致圆筒状的区域。半导体区域320U的外周面分别由存储单元阵列层LMCA2中包含的多个绝缘层110A包围，且与这些多个绝缘层110A对向。此外，半导体区域320U的X方向宽度及Y方向宽度与参照图10所说明的半导体层120的半导体区域120U的X方向宽度及Y方向宽度为同等程度。
半导体区域320J分别设置在比存储单元阵列层LMCA1中包含的多个绝缘层110A更靠上方，且设置在比存储单元阵列层LMCA2中包含的多个绝缘层110A更靠下方。半导体区域320J的X方向宽度及Y方向宽度与参照图10所说明的半导体层120的半导体区域120J的X方向宽度及Y方向宽度为同等程度。
此外，设置在检查区域RE'的半导体层320不同于设置在存储器孔区域RMH的半导体层120，未连接于任何配线等。
此处，例如如图10所示，将半导体区域120L的中心轴设为C120L，将半导体区域120U的中心轴设为C120U，将这些中心轴C120L、C120U之间的X方向或Y方向上的距离设为D120C。另外，例如如图50所示，将半导体区域320L的中心轴设为C320L，将半导体区域320U的中心轴设为C320U，将这些中心轴C320L、C320U之间的X方向或Y方向上的距离设为D320C。这种情况下，与设置在检查区域RE'的多个半导体层320对应的距离D320C大于与设置在存储器孔区域RMH的任一半导体层120对应的距离D120C。
[制造方法]
接下来，参照图51，对本实施方式的存储器裸片的制造方法进行说明。图51是用来对本实施方式的存储器裸片的制造方法进行说明的示意性剖视图，示出与图50对应的截面。
本实施方式的存储器裸片基本与第1实施方式的存储器裸片MD同样地制造。但，所述第1实施方式中是在图29及图30所示的步骤中，以存储器孔区域RMH及检查区域RE中包含的下侧存储器孔MHL的中心轴位置与上侧存储器孔MHU的中心轴位置一致的方式形成上侧存储器孔MHU。
相对于此，第2实施方式中是在图29及图30所示的步骤中，以在存储器孔区域RMH中，下侧存储器孔MHL的中心轴位置与上侧存储器孔MHU的中心轴位置一致的方式形成上侧存储器孔MHU。另一方面，在检查区域RE中，如图51所示，以上侧存储器孔MHU的中心轴位置从下侧存储器孔MHL的中心轴位置偏移特定距离，例如与下侧存储器孔MHL的周缘部一致的方式，形成上侧存储器孔MHU。
此外，第1实施方式中，形成在检查区域RE的上侧存储器孔MHU的直径大于下侧存储器孔MHL的直径。另一方面，第2实施方式中，形成在检查区域RE'的上侧存储器孔MHU与下侧存储器孔MHL的直径设为同一尺寸。
[第2实施方式的效果]
图52～图54是用来将图51所示的构造沿N-N'线切断后沿箭头方向观察到的示意性剖视图。
在本实施方式的制造方法中，例如在如参照图51所说明的状态时，如果从上侧存储器孔MHU的上端开口观察下侧存储器孔MHL，就可确认如图52～图54所示的状态。
此处，例如如图52所示，在检查区域RE中，上侧存储器孔MHU与下侧存储器孔MHL的重叠部分的面积为特定面积S1的情况下，可判断在存储器孔区域RMH中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴一致。
另一方面，例如如图53所示，在检查区域RE中，上侧存储器孔MHU与下侧存储器孔MHL的重叠部分的面积为小于特定面积S1的面积S2的情况下，可判断在存储器孔区域RMH中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴发生了偏移。
同样地，例如如图54所示，在检查区域RE中，上侧存储器孔MHU与下侧存储器孔MHL的重叠部分的面积为大于特定面积S1的面积S3的情况下，可判断在存储器孔区域RMH中，上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴发生了偏移。
像这样，在制造步骤的中途，可确认存储器孔区域RMH中的上侧存储器孔MHU的中心轴与下侧存储器孔MHL的中心轴的偏移量，因此能够在制造步骤的中途实施品质检查，从而能够制造高品质的半导体存储装置。
此外，以上的说明中，对检查区域RE中的下侧存储器孔MHL与上侧存储器孔MHU的位置关系为1图案的例子进行说明。然而，这种方法只不过是例示，具体的构成可适当调整。
例如，也能够将如图51所例示的使存储器孔MHU相对于存储器孔MHL向特定方向(例如Y方向)的一侧(例如，图51的右方向)错开的图案设为第1图案，将如图55所例示的使存储器孔MHU相对于存储器孔MHL向特定方向(例如Y方向)的另一侧(例如，图55的左方向)错开的图案设为第2图案。这种情况下，第2实施方式的存储器裸片具有如图50所例示的使半导体区域320U相对于半导体区域320L向所述特定方向的一侧错开的构成，此外还具有如图56所例示的使半导体区域320U相对于半导体区域320L向所述特定方向的另一侧错开的构成。
另外，除设置例如如参照图51及图55所说明的2种图案以外，还可设置使存储器孔MHU相对于存储器孔MHL向与特定方向交叉的方向(例如X方向)的一侧错开的第3图案及向该方向的另一侧错开的第4图案。这种情况下，第2实施方式的存储器裸片具有如图50及图56所例示的构成，此外还具有与这些第3及第4图案对应的构成。
[第3实施方式]
其次，对第3实施方式进行说明。第3实施方式的构造或制造方法基本与第1实施方式的构造或制造方法相同，因此，以下主要对第3实施方式的特征部分进行说明。另外，在第3实施方式中，对表示与第1实施方式相同的构造或制造步骤的图，引用第1实施方式中使用的附图。
第3实施方式的存储器裸片基本与第1实施方式的存储器裸片MD同样地构成。但，第3实施方式的存储器裸片的检查区域RE”中的构成与第1实施方式的存储器裸片MD不同。
图57是用来对第3实施方式的存储器裸片的检查区域RE”中的构成进行说明的示意性剖视图。图58～图60是将图57所示的构造沿L-L'线切断后沿箭头方向观察到的示意性剖视图。此外，图58～图60可为同一检查区域RE”中的构成，也可为其它检查区域RE”中的构成。
如图57所示，在第3实施方式的检查区域RE”，形成有在Y方向排列且在X方向延伸的区块间绝缘层ST。另外，例如如图57及图58所示，在这些区块间绝缘层ST之间，设置有在Z方向排列的多个导电层110、在Z方向延伸的多个半导体层420、以及分别设置在多个导电层110与多个半导体层420之间的多个绝缘膜230。
半导体层420例如如图57所示，与半导体层120同样地，在X方向及Y方向以特定的图案排列。半导体层420基本与参照图10等所说明的半导体层120同样地构成。但，半导体层420不同于半导体层120，未连接于任何配线等。
另外，例如如图59所示，在与图58所例示的部分不同的部分，设有半导体层420'以代替半导体层420。半导体层420'基本与半导体层420同样地构成。但，多个半导体层420'的X方向宽度及Y方向宽度小于任一半导体层420的X方向宽度及Y方向宽度。
另外，例如如图60所示，在与图58及图59所例示的部分不同的部分，设有半导体层420”以代替半导体层420。半导体层420”基本与半导体层420同样地构成。但，多个半导体层420”的X方向宽度及Y方向宽度大于任一半导体层420的X方向宽度及Y方向宽度。
[制造方法]
本实施方式的存储器裸片基本与第1实施方式的存储器裸片MD同样地制造。但，第3实施方式中，在参照图22所说明的步骤以及参照图29及图30所说明的步骤中，在检查区域RE的特定部分形成相对较大的存储器孔MHL、MHU。另外，在检查区域RE的另一部分，形成比它们小的存储器孔MHL、MHU。另外，在检查区域RE的又一部分，形成比它们更小的存储器孔MHL、MHU。
此外，第1实施方式中，形成在检查区域RE的上侧存储器孔MHU的直径大于下侧存储器孔MHL的直径。另一方面，第3实施方式中，形成在检查区域RE的上侧存储器孔MHU与下侧存储器孔MHL的直径设为同一尺寸。
[第3实施方式的效果]
如本实施方式，通过在参照图22所说明的步骤以及参照图29及图30所说明的步骤中形成直径不同的多个存储器孔MHL、MHU，能够检查存储器孔MHL、MHU的合适的半径尺寸。
例如，在存储器孔MHL、MHU的半径尺寸过小的情况下，存在参照图22所说明的步骤3或参照图29及图30所说明的步骤中，未能如图61所例示般将存储器孔MHL、MHU开挖至理想深度的情况。这种情况下，例如存在下侧存储器孔MHL未到达至半导体层113A的情况。另外，存在下侧存储器孔MHL的上端与上侧存储器孔MHU的下端未连结的情况。
另外，例如，在存储器孔MHL、MHU的半径尺寸过大的情况下，存储器孔MHL、MHU间的距离变小。此处，在存储器孔MHL、MHU间的距离过小的情况下，存在参照图43所说明的步骤中，无法像图62所例示那样将绝缘层110A恰当地去除的情况。另外，存在参照图46所说明的步骤中，无法恰当地形成导电层110的情况。
因此，在本实施方式中，在1片晶圆上形成直径不同的多个存储器孔MHL、MHU。根据这种方法，可参照直径不同的多个存储器孔MHL、MHU适当地判断存储器孔MHL、MHU的直径。由此，能够制造高品质的半导体存储装置。
此外，如上所述，如参照图58～图60所说明的构成的配置可适当调整。例如，可与如参照图6所说明的4个存储单元阵列MCA对应地设定4种直径，在与各存储单元阵列MCA对应的检查区域RE内使存储器孔MH的直径的大小统一。另外，例如，可与如参照图6所说明的多个检查区域RE对应地设定多种直径，在各检查区域RE内使存储器孔MH的直径的大小统一。另外，例如，能够在各检查区域RE设置大小不同的多个存储器孔MH。
[第4实施方式]
其次，对第4实施方式进行说明。第4实施方式的构造或制造方法基本与第1实施方式的构造或制造方法相同，因此，以下主要对第4实施方式的特征部分进行说明。另外，在第4实施方式中，针对表示与第1实施方式相同的构造或制造步骤的图，引用第1实施方式中使用的附图。
第4实施方式的存储器裸片基本与第1实施方式的存储器裸片MD与同样地构成。但，在第1实施方式的存储器裸片MD中是如参照图13等所说明，在X方向空开间隔排列的多个接点连接区域RBLT之间设有检查区域RE。另一方面，在第4实施方式的存储器裸片中是如图63所示，在X方向空开间隔排列的多个接点连接区域RBLT之间设有放电区域RD。放电区域RD在X方向上与接点连接区域RBLT相邻，且在Y方向上与接点连接区域RC4T相邻。
另外，本实施方式的存储器裸片例如如图63～图66所示，具备导电层112'以代替参照图10等所说明的导电层112。导电层112'基本与第1实施方式的导电层112同样地构成。但，例如如图63所示，导电层112'具有遍及在X方向排列的多个存储器孔区域RMH及多个接点连接区域RC4T而在X方向延伸的配线部112a以及从接点连接区域RC4T朝向放电区域RD突出的连接端子部112b。
配线部112a与参照图10等所说明的导电层112同样地构成。即，例如如图64所示，配线部112a在存储器孔区域RMH中连接于多个半导体层120的下端。
在各连接端子部112b，形成有贯通孔112c。例如如图65及图66所示，贯通孔112c的内周面与在Z方向延伸的导电性插塞PL的外周面接触。插塞PL例如可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。插塞PL电连接于连接端子部112b。如图66所示，插塞PL的下端与配线层D2的配线d2D接触。配线层D2的配线d2D经由接点C2D连接于配线层D1的配线d1D，配线层D1的配线d1D经由接点C1D连接于配线层D0的配线d0D，配线层D0的配线d0D经由接点C0D连接于半导体衬底100。
另外，如参照图7所说明，半导体衬底100包含含有硼(B)等P型杂质的P型硅(Si)。另外，在半导体衬底100的表面，设有半导体衬底区域100S及含有硼(B)等P型杂质的P型阱区域100P。在这些区域中，P型杂质的杂质浓度大于N型杂质的杂质浓度。图66的例子中，在这种区域设有杂质区域100n，且接点C0D与该杂质区域100n接触。杂质区域100n中的磷(P)等N型杂质的杂质浓度大于硼(B)等P型杂质的杂质浓度。此外，在半导体衬底100的上表面，也可设置含有硼(B)等P型杂质的杂质区域以代替含有磷(P)等N型杂质的杂质区域100n。另外，这种含有P型杂质的杂质区域例如可设置在半导体衬底100的N型阱区域100N。
像这样，通过连接端子部112b→插塞PL→配线d2D→接点C2D→配线d1D→接点C1D→配线d0D→接点C0D的路径，从导电层112至半导体衬底100的放电电路形成在放电区域RD。
[第4实施方式的效果]
在制造本实施方式的半导体存储装置的情况下，例如在参照图22所说明的步骤中，形成存储器孔MHL。另外，例如在参照图29所说明的步骤中，形成存储器孔MHU。
此处，例如在使用RIE等方法以形成存储器孔MHL、MHU的情况下，存在存储器孔MHL、MHU的内周面等大量沉积RIE的离子等，而导致电荷蓄积的情况。在这种电荷的量成为特定程度以上大小的情况下，存在产生电弧作用而招致绝缘破坏或晶圆损伤等情况。
因此，第4实施方式中，通过放电电路使电荷流向半导体衬底100侧而去静电，由此抑制了电弧作用的产生。而且，放电电路形成在以往为无效空间的放电区域RD，因此能够在不增加存储器裸片MD的面积的情况下实施电弧作用对策，从而能够制造高品质的制品。
此外，半导体衬底100的杂质区域100n例如可在形成晶体管Tr(图7)的源极区域及漏极区域的步骤中形成。另外，成为放电电路一部分的配线d2D、接点C2D、配线d1D、接点C1D、配线d0D及接点C0D也可在形成配线层D0、D1、D2的步骤中形成。另外，插塞PL例如可在形成导电层112'之后，且形成导电层111之前形成。
[其它实施方式]
以上，对第1实施方式～第4实施方式的半导体存储装置进行说明。然而，这些实施方式的半导体存储装置仅为例示，具体的构成、动作等可适当调整。例如，存储器裸片也可具备第1实施方式的检查区域RE、第2实施方式的检查区域RE'、第3实施方式的检查区域RE”及第4实施方式的放电区域RD中的2个以上的区域。另外，在例如如参照图7所说明的构成中，可在比导电层112(导电层112')更靠上方设置第1实施方式的检查区域RE、第2实施方式的检查区域RE'或第3实施方式的检查区域RE”中包含的构成，进而，在比这些构成更靠下方设置第4实施方式的放电区域RD。
[其它]
对本发明的一些实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
100:半导体衬底
110,112:导电层
120:半导体层
LMCA:存储单元阵列层
M0～M2,D0～D2:配线层

Claims (14)

1.一种半导体存储装置，其特征在于包括：
半导体衬底；
存储单元阵列，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底相隔配置；以及
第1及第2配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；
所述半导体衬底包括：在与所述第1方向交叉的第2方向上依次排列的第1区域～第3区域，以及在所述第2方向上依次排列的第4区域～第6区域；
在与所述第1方向及所述第2方向交叉的第3方向上，
所述第4区域与所述第1区域相邻，
所述第5区域与所述第2区域相邻，
所述第6区域与所述第3区域相邻；
所述存储单元阵列包括：
多个第1导电层，在所述第2方向，从所述第1区域经由所述第2区域延伸到所述第3区域，与多个第1绝缘层在所述第1方向交替积层；
多个第2绝缘层，在所述第2方向，从所述第4区域经由所述第5区域延伸到所述第6区域，与所述多个第1绝缘层在所述第1方向交替积层；
第1半导体层，设置在所述第1区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第2半导体层，设置在所述第3区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第1接点，设置在所述第4区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；
第3半导体层，设置在所述第5区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；以及
第2接点，设置在所述第6区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；
所述第1配线在所述第1区域及所述第4区域中在所述第3方向延伸，电连接于所述第1半导体层，且连接于所述第1接点；
第2配线在所述第3区域及所述第6区域中在所述第3方向上延伸，电连接于所述第2半导体层，且连接于所述第2接点。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1半导体层包括：
第1部分，在所述第1方向延伸；以及
第2部分，设置在所述第1部分与所述第1配线之间，在所述第1方向延伸；
所述第3半导体层包括：
第3部分，在所述第1方向延伸；以及
第4部分，配置在所述第3部分的第1方向，相比于所述第3部分，距所述半导体衬底的距离较大，且在所述第1方向延伸。
3.根据权利要求2所述的半导体存储装置，其特征在于：
如果将所述第1半导体层的所述第1部分在所述第2方向或所述第3方向的任一个方向上的宽度设为第1宽度，
将所述第1半导体层的所述第2部分在所述任一个方向上的宽度设为第2宽度，
将所述第3半导体层的所述第3部分在所述任一个方向上的宽度设为第3宽度，
将所述第3半导体层的所述第4部分在所述任一个方向上的宽度设为第4宽度，
那么，所述第4宽度大于所述第1宽度，大于所述第2宽度，且大于所述第3宽度。
4.根据权利要求2所述的半导体存储装置，其特征在于：
如果将所述第1半导体层的所述第1部分的中心轴与所述第2部分的中心轴在所述第2方向或所述第3方向的任一个方向上的距离设为第1距离，
将所述第3半导体层的所述第3部分的中心轴与所述第4部分的中心轴在所述任一个方向上的距离设为第2距离，
那么，所述第2距离大于所述第1距离。
5.根据权利要求1所述的半导体存储装置，其特征在于：
如果将所述第1半导体层在所述第2方向或所述第3方向的任一个方向上的宽度设为第5宽度，
将所述第3半导体层在所述任一个方向上的宽度设为第6宽度，
那么，所述第6宽度与所述第5宽度不同。
6.根据权利要求1所述的半导体存储装置，其特征在于包括：
第3接点，将所述第1配线与所述第1半导体层连接；及
第4接点，将所述第2配线与所述第2半导体层连接。
7.根据权利要求1所述的半导体存储装置，其特征在于还包括：第5接点，
所述第5接点设置在所述第2区域，在所述第1方向延伸，且与所述多个第2绝缘层对向。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体衬底还包括在所述第2方向上依次排列的第7区域～第9区域，
在所述第3方向上，
所述第4区域与所述第7区域相邻，
所述第5区域与所述第8区域相邻，
所述第6区域与所述第9区域相邻；
所述存储单元阵列还包括：
多个第4导电层，在所述第2方向，上从所述第7区域经由所述第8区域延伸到所述第9区域，与多个第3绝缘层在所述第1方向交替积层；
第4半导体层，设置在所述第7区域，在所述第1方向延伸，且与所述多个第4导电层对向；以及
第5半导体层，设置在所述第9区域，在所述第1方向延伸，且与所述多个第4导电层对向。
9.根据权利要求8所述的半导体存储装置，其特征在于还包括：
第3及第4配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；
第6接点，将所述第3配线与所述第4半导体层连接；以及
第7接点，将所述第4配线与所述第5半导体层连接。
10.根据权利要求8所述的半导体存储装置，其特征在于还包括：第8接点，
设置在所述第8区域，在所述第1方向延伸，并且与多个第4绝缘层对向，所述多个第4绝缘层与所述多个第3绝缘层在所述第1方向交替积层。
11.一种半导体存储装置，其特征在于包括：
半导体衬底；
存储单元阵列，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底相隔配置；以及
第1及第2配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；
所述半导体衬底包括：在与所述第1方向交叉的第2方向依次排列的第1区域～第3区域、以及在所述第2方向依次排列的第4区域～第6区域；
在与所述第1方向及所述第2方向交叉的第3方向上，
所述第4区域与所述第1区域相邻，
所述第5区域与所述第2区域相邻，
所述第6区域与所述第3区域相邻；
所述存储单元阵列包括：
多个第1导电层，在所述第2方向，从所述第1区域经由所述第2区域延伸到所述第3区域，且与多个第1绝缘层在所述第1方向交替积层；
多个第2绝缘层，设置在所述第4区域及所述第6区域，与所述多个第1绝缘层在所述第1方向交替积层；
多个第3导电层，设置在所述第5区域，与所述多个第1绝缘层在所述第1方向交替积层；
第1半导体层，设置在所述第1区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第2半导体层，设置在所述第3区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第1接点，设置在所述第4区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；
第3半导体层，设置在所述第5区域，在所述第1方向延伸，且与所述多个第3导电层对向；以及
第2接点，设置在所述第6区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；
所述第1配线在所述第1区域及所述第4区域中在所述第3方向上延伸，电连接于所述第1半导体层，且连接于所述第1接点；
第2配线在所述第3区域及所述第6区域中在所述第3方向上延伸，电连接于所述第2半导体层，且连接于所述第2接点。
12.一种半导体存储装置，其特征在于包括：
半导体衬底；
存储单元阵列，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底相隔配置；
第1及第2配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；及
第5配线，在所述第1方向上与所述存储单元阵列相隔配置，且相比于所述存储单元阵列，距所述半导体衬底的距离较小；
所述半导体衬底包括：在与所述第1方向交叉的第2方向依次排列的第1区域～第3区域，以及在所述第2方向上依次排列的第4区域～第6区域；
在与所述第1方向以及所述第2方向交叉的第3方向上，
所述第4区域与所述第1区域相邻，
所述第5区域与所述第2区域相邻，
所述第6区域与所述第3区域相邻；
所述存储单元阵列包括：
多个第1导电层，在所述第2方向上，从所述第1区域经由所述第2区域延伸到所述第3区域，与多个第1绝缘层在所述第1方向交替积层；
多个第2绝缘层，在所述第2方向，从所述第4区域经由所述第5区域延伸到所述第6区域，与所述多个第1绝缘层在所述第1方向交替积层；
第1半导体层，设置在所述第1区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第2半导体层，设置在所述第3区域，在所述第1方向延伸，且与所述多个第1导电层对向；
第1接点，设置在所述第4区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；
第2接点，设置在所述第6区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；及
第2导电层，设置在所述多个第1导电层与所述半导体衬底之间，具有第1部分及第2部分；
所述第2导电层的所述第1部分是：在所述第2方向，从所述第1区域经由所述第2区域延伸到所述第3区域，在所述第1区域中连接于所述第1半导体层，且在所述第3区域中连接于所述第2半导体层；
所述第2导电层的所述第2部分从所述第2区域突出到所述第5区域；
所述第1配线在所述第1区域以及所述第4区域中在所述第3方向上延伸，电连接于所述第1半导体层，且连接于所述第1接点；
第2配线在所述第3区域以及所述第6区域中在所述第3方向延伸，电连接于所述第2半导体层，且连接于所述第2接点；
所述第5配线将所述第2导电层的所述第2部分与所述半导体衬底电连接。
13.根据权利要求12所述的半导体存储装置，其特征在于还包括：第11接点，该第11接点将所述第5配线与所述半导体衬底连接。
14.根据权利要求13所述的半导体存储装置，其特征在于：
所述半导体衬底包括：
第1区域，含有第1型的杂质；以及
第2区域，设置在所述第1区域与所述第11接点之间，含有第2型的杂质。
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