CN109509755A - 存储装置及其制造方法 - Google Patents

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CN109509755A
CN109509755A CN201810051194.6A CN201810051194A CN109509755A CN 109509755 A CN109509755 A CN 109509755A CN 201810051194 A CN201810051194 A CN 201810051194A CN 109509755 A CN109509755 A CN 109509755A
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transistor
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野岛和弘
柴田惠美
梶野智规
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Abstract

实施方式提供一种可通过在线检查检测构造缺陷的存储装置及其制造方法。实施方式的存储装置具备：多个构成元件，包含三维配置的存储单元；晶体管，与所述多个构成元件中的至少1个电连接；检查焊盘，经由所述晶体管与所述多个构成元件中的至少1个串联连接；及配线，与所述检查焊盘及所述晶体管的栅极电连接，可对两者供给共通电位以使所述晶体管为断开状态。

Description

存储装置及其制造方法
[相关申请]
本申请享有以日本专利申请2017-177003号(申请日：2017年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种存储装置及其制造方法。
背景技术
包含三维配置的存储单元的存储装置的开发正在推进。例如，NAND(Not AND，与非)型闪速存储器器件具备积层在源极层之上的多条字线、及贯通多条字线而延伸的半导体通道。存储单元配置在各字线与半导体通道交叉的部分。在这种存储装置中，难以检测因制造条件变动引起的积层体内的构造缺陷。因此，在它的制造过程中，要求进行可实时检测构造缺陷并向制造条件进行反馈的在线检查。
发明内容
实施方式提供一种可通过在线检查检测构造缺陷的存储装置。
实施方式的存储装置具备：多个构成元件，包含三维配置的存储单元；晶体管，与所述多个构成元件中的至少1个电连接；检查焊盘，经由所述晶体管与所述多个构成元件中的至少1个串联连接；及配线，与所述检查焊盘及所述晶体管的栅极电连接，可对两者供给共通电位以使所述晶体管为断开状态。
附图说明
图1是表示第1实施方式的存储装置的示意图。
图2是表示第1实施方式的存储装置的制造方法的流程图。
图3是表示第1实施方式的存储装置的存储单元阵列的示意图。
图4是表示第1实施方式的存储装置的第1构成的示意图。
图5是表示第1实施方式的存储装置的第2构成的示意图。
图6(a)及(b)是表示第1实施方式的存储装置的第3构成的示意俯视图。
图7(a)及(b)是表示第1实施方式的存储装置的第3构成的示意剖视图。
图8(a)～(d)是表示第1实施方式的存储装置的第3构成的示意图。
图9是表示第2实施方式的存储装置的示意俯视图。
图10(a)～(c)是表示第2实施方式的存储装置的构造的示意图。
图11(a)～(d)是表示第2实施方式的存储装置的检查方法的示意图。
图12(a)及(b)是表示比较例的存储装置的检查方法的示意图。
图13是表示第2实施方式的变化例的存储装置的示意俯视图。
图14(a)及(b)是表示第3实施方式的存储装置的示意图。
图15是表示第3实施方式的存储装置的示意俯视图。
图16(a)及(b)是表示第3实施方式的变化例的存储装置的示意图。
图17(a)及(b)是表示第3实施方式的变化例的存储装置的另一示意图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。对附图中的相同部分标注相同编号并适当省略其详细说明，对不同部分进行说明。此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。另外，即使在表示相同部分的情况下，也有通过附图而将相互的尺寸或比率差别表示的情况。
进而，使用各图中所示的X轴、Y轴及Z轴来说明各部分的配置及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向设为上方并将其相反方向设为下方而进行说明的情况。
[第1实施方式]
图1是表示第1实施方式的存储装置1的示意图。存储装置1例如为NAND型闪速存储器装置，包含三维配置的多个存储单元。
如图1所示，存储装置1包含多个构成元件EL、晶体管Tr1～Tr3、检查焊盘11及栅极焊盘13、以及配线Vss。构成元件EL例如为驱动存储单元的电路、字线WL及位线BL等。检查焊盘11经由晶体管Tr1～Tr3与多个构成元件EL分别串联连接。栅极焊盘13与晶体管Tr1～Tr3的各栅极电连接。检查焊盘11及栅极焊盘13例如用于在线检查，具有可接触检查探头的面积。
该例中，经由晶体管Tr1～Tr3将多个构成元件EL与检查焊盘11并联连接，但实施方式并不限定于该例，检查焊盘11只要连接至少1个构成元件EL即可。
检查焊盘11及栅极焊盘13例如设置在较多个构成元件EL及晶体管Tr1～Tr3位于更上层的第1配线层中。配线Vss设置在较第1配线层更上层的第2配线层中。配线Vss与检查焊盘11及栅极焊盘13电连接，对两者供给共通电位。配线Vss例如连接于衬底，对检查焊盘11及栅极焊盘13供给GND(ground，接地)电位。构成元件EL及晶体管Tr1～Tr3设置在所述衬底上。
例如，晶体管Tr1～Tr3是具有正阈值电压Vth的N通道MOS(NMOS，N-channel MetalOxide Semiconductor，N通道金属氧化物半导体)晶体管，检查焊盘11与各晶体管Tr的源极电连接。结果，对晶体管Tr1～Tr3的源极及栅极供给接地电位，晶体管Tr1～Tr3成为断开状态。由此，各构成元件EL被电分离。
接下来，参照图2、图3、图4对存储装置1的制造方法进行说明。
图2是表示存储装置1的制造过程的流程图。
图3是示意性地表示存储装置1的存储单元阵列MCA的立体图。此外，图3中，省略将各构成元件相互电绝缘的绝缘膜的一部分。
图4是表示在线检查时的存储装置1的构成的示意图。
步骤S01：在衬底上形成包含三维配置的存储单元的存储单元阵列MCA及晶体管Tr1～Tr3。晶体管Tr1～Tr3例如设置在存储单元阵列MCA的周边。
如图3所示，存储单元阵列MCA具有设置在源极层10之上的积层体100。源极层10是衬底的一部分,或设置在衬底上的导电层(参照图16、图17)。积层体100包含选择栅极SGS、字线WL、及选择栅极SGD。选择栅极SGS、字线WL及选择栅极SGD介隔层间绝缘膜IIF积层在源极层10之上。
存储单元阵列MCA还包含柱状体CL、位线BL、源极线SL、及源极接点LI。柱状体CL贯通积层体100沿Z方向延伸。位线BL在积层体100的上方，例如沿Y方向延伸。位线BL经由接触插塞Cb及V1与柱状体CL电连接。存储单元设置在柱状体CL与字线WL交叉的部分。
选择栅极SGS、字线WL及选择栅极SGD由狭缝ST分断，多个积层体100配置在源极层10之上。进而，源极接点LI设置在狭缝ST的内部。源极接点LI将源极层10与源极线SL电连接。源极线SL经由接触插塞Cs连接于源极接点LI，源极接点LI连接于源极层10。
步骤S02：形成与存储单元阵列MCA的至少1个构成元件经由晶体管Tr串联连接的检查焊盘11。检查焊盘11例如设置在较位线BL更上层的配线层。
如图4所示，设置检查焊盘11A、11B及栅极焊盘13。检查焊盘11A经由晶体管Tr1与奇数号的位线BL1、BL3、BL5、BL7串联连接。检查焊盘11B经由晶体管Tr2与偶数号的位线BL2、BL4、BL6、BL8串联连接。也就是说，检查焊盘11A及11B与沿X方向排列的位线BL中每隔1个的位线BL分别电连接。栅极焊盘13与晶体管Tr1及Tr2各自的栅极电连接。
步骤S03：实施在线检查。例如，使探头接触检查焊盘11A、11B及栅极焊盘13，对栅极焊盘13供给使晶体管Tr1及Tr2接通的特定的栅极偏压。接着，向检查焊盘11A与检查焊盘11B之间施加电压，通过检测它们之间流动的电流，检查奇数号的位线BL与偶数号的位线BL有无接触。或者，向检查焊盘11A与检查焊盘11B之间施加电压，获取电阻值或电容值、晶体管特性曲线(IdVg)等电流电压特性。由此，可判定是否适当地形成位线BL。
步骤S04：在检查焊盘11的上方形成包含配线Vss的配线层。配线Vss与检查焊盘11及栅极焊盘13电连接，形成为对两者供给共通偏压(参照图1)。
步骤S05：经由配线Vss对检查焊盘11及栅极焊盘13供给特定的偏压，使晶体管Tr为断开状态。由此，位线BL从检查焊盘11A及11B分离，分别独立地进行控制。然后，对各位线BL及字线WL供给特定的偏压，测试存储单元的动作。
图5是表示在线检查时的存储装置1的另一构成的示意图。该例中，在存储单元阵列MCA的上方设置着检查焊盘11A、11B、11C及栅极焊盘13。
检查焊盘11A经由晶体管Tr1及接触插塞CC与奇数号的字线WL1、WL3电连接。检查焊盘11B经由晶体管Tr2及接触插塞CC与偶数号的字线WL2、WL4电串联连接。检查焊盘11C经由晶体管Tr3与源极接点LI串联连接。栅极焊盘13与晶体管Tr1、Tr2及Tr3各自的栅极电连接。
在线检查时，例如，使探头接触检查焊盘11A、11B及栅极焊盘13，对栅极焊盘13供给使晶体管Tr1、Tr2及Tr3接通的特定的栅极偏压。接着，向检查焊盘11A与检查焊盘11B之间、检查焊盘11B与检查焊盘11C之间、及检查焊盘11C与检查焊盘11A之间施加电压，检测各自之间流动的电流。由此，检查奇数号的字线WL与偶数号的字线WL有无接触、偶数号的字线WL与源极接点LI有无接触、及源极接点LI与奇数号的字线WL有无接触。结果，可判定是否适当地形成字线WL及源极接点LI。
图6、图7及图8是表示在线检查时的存储装置1的另一构成的示意图。该例中，作为晶体管Tr，使用位于存储单元阵列MCA内部的存储单元晶体管或选择栅极晶体管、或这两者。
图6(a)是表示位于存储单元阵列MCA之端的引出区域HUR与存储单元区域MCR的示意俯视图。在引出区域HUR中，沿Z方向积层的选择栅极SGS、字线WL及选择栅极SGD的端部形成为阶梯状(参照图7(a))，且设置着连接于各个的接触插塞CC。在存储单元区域MCR中，在柱状体CL连接着位线BL。
图6(b)是表示柱状体CL的构造的示意剖视图。柱状体CL包含半导体柱SP与存储器膜MF。存储器膜MF以包围半导体柱SP的侧面的方式设置。半导体柱SP例如包含沿Z方向延伸的绝缘性芯31与半导体层33。半导体层33位于绝缘性芯31与存储器膜MF之间，且沿着绝缘性芯31在Z方向上延伸。位线BL与半导体层33电连接。
存储器膜MF例如具有包含阻挡绝缘膜21、电荷保持膜23、及隧道绝缘膜25的积层构造。阻挡绝缘膜21及隧道绝缘膜25例如为氧化硅膜，电荷保持膜23例如为氮化硅膜。
图7(a)是表示沿着图6(a)中的7A-7A线的截面的示意图。该例中，检查焊盘11以与连接于源极层10的接触插塞CS电连接的方式设置。栅极焊盘13与分别连接于选择栅极SGS、字线WL及选择栅极SGD的所有接触插塞CC电连接。
如图7(a)所示，半导体柱SP在其下端连接于源极层10。另外，半导体柱SP在其上端与位线BL中的任一条电连接。
例如，存储单元晶体管MTr形成在字线WL与柱状体CL交叉的部分。字线WL作为存储单元晶体管MTr的栅极发挥功能，半导体柱SP作为存储单元晶体管MTr的通道发挥功能。另外，存储器膜MF作为存储单元晶体管MTr的栅极绝缘膜发挥功能。
选择晶体管STr分别形成在选择栅极SGS及SGD与柱状体CL交叉的部分。选择栅极SGS及SGD分别作为选择晶体管STr的栅极发挥功能，半导体柱SP作为选择晶体管STr的通道发挥功能。另外，存储器膜MF作为选择晶体管STr的栅极绝缘膜发挥功能。
检查焊盘11经由接触插塞CS及源极层10与半导体柱SP电连接。进而，检查焊盘11经由半导体柱SP与位线BL电连接。因此，通过对栅极焊盘13供给特定的偏压，使存储单元晶体管MTr及选择晶体管STr接通/断开，可控制检查焊盘11与位线BL之间的电导通。该例中，1个检查焊盘11经由半导体柱SP与多条位线BL中的位于奇数号或偶数号的位线BL电连接。
图7(b)是表示沿着图6(a)中的7B-7B线的截面的示意图。如图7(b)所示，源极层10被狭缝ST分断成多个部分，多个部分通过设置在狭缝ST内部的绝缘膜而相互绝缘。
例如，与源极层10的经分断的1个部分电连接的检查焊盘11与奇数号的位线BL(偶数)电连接的情况下，与源极层10的另一部分电连接的另一检查焊盘11以与偶数号的位线BL(奇数)电连接的方式设置。
像这样，在本实施方式中，以如下方式构成：通过使用位于存储单元阵列MCA内的存储单元晶体管MTr及选择晶体管STr来代替设置在存储单元阵列MCA周围的晶体管Tr1～Tr3，而对检查焊盘11与连接被检查对象的位线BL之间的电连接进行接通/断开控制。
图8(a)～(d)是表示配置可用于在线检查的选择晶体管STr及存储单元晶体管MTr的区域IA1～IA3的示意图。选择晶体管STr及存储单元晶体管MTr串联连接在位线BL与检查焊盘11之间(参照图7(a))，可经由检查焊盘11对位线BL间的连接进行电检查。结果，可判定是否适当地形成位线BL。在各图中示出2个存储单元阵列MCA、读出放大器(SA)、及控制各存储单元阵列的行解码器RD。
例如，可如图8(a)所示，使用位于一存储单元阵列MCA的上端的区域IA1中设置的选择晶体管STr及存储单元晶体管MTr而连接于被检查对象。
也可如图8(b)所示，使用位于存储单元阵列MCA的中央的区域IA2中设置的选择晶体管STr及存储单元晶体管MTr。
也可如图8(c)所示，使用位于存储单元阵列MCA的下端的区域IA3中设置的选择晶体管STr及存储单元晶体管MTr。
可如图8(d)所示，例如，将位于上端的区域IA1的选择晶体管STr及存储单元晶体管MTr连接于奇数号的位线BL，将位于下端的区域IA3的选择晶体管STr及存储单元晶体管MTr连接于偶数号的位线BL，检查偶数号的位线BL与奇数号的位线BL之间的绝缘。
本实施方式中，可使用设置在存储单元阵列MCA的上方的检查焊盘11，对存储单元阵列MCA的各构成元件EL进行在线检查。由此，可将各构成元件EL的形成条件合适与否向各工序进行反馈，而使存储装置1的制造良率提高。进而，于在线检查后的工序中，设置可对检查焊盘11及栅极焊盘13供给共通电位的配线Vss。由此，使用存储装置1时，可使介于检查焊盘11与各构成元件EL之间的晶体管Tr为断开状态而将检查焊盘11与各构成元件EL电分离。
[第2实施方式]
图9是表示第2实施方式的存储装置2的存储单元阵列MCA的示意俯视图。存储装置2包含存储单元区域MCR、引出区域HUR、及检查区域IR。
存储单元区域MCR中设置着多个柱状体CL，且在与字线WL交叉的部分形成着存储单元。在引出区域HUR中，配置着与沿Z方向积层的多条字线WL分别连接的接触插塞CC(参照图10(a))。
检查区域IR通过狭缝ST从存储单元区域MCR分离，用于接触插塞CC的在线检查。
图10(a)、(b)及(c)是表示检查区域IR的构造的示意图。
图10(a)是表示存储单元阵列MCA的上表面的示意图。图10(b)是沿着图10(a)中所示的10B-10B线的剖视图。图10(c)是沿着图10(a)中所示的10C-10C线的剖视图。
如图10(a)所示，引出区域HUR及检查区域IR中配置着接触插塞CC及CS。检查区域IR中还设置着配线M0。
如图10(b)及(c)所示，接触插塞CS连接于源极层10。多条字线WL的端部设置成阶梯状，接触插塞CC分别连接于各字线WL。
如图10(b)所示，接触插塞CC2、CC4、CC6、CC8及CC10分别连接于字线WL2、WL4、WL6、WL8及WL10。此外，设置在检查区域IR的字线WL被狭缝ST分断，因此，与图中所示的字线WL2～WL10不同，但方便起见，使用相同符号进行说明。以下同样。
另外，如图10(c)所示，接触插塞CC1、CC3、CC5、CC7及CC9分别连接于字线WL1、WL3、WL5、WL7及WL9。
进而，检查区域IR中，设置着连接接触插塞CS、CC1、CC3、CC5、CC7及CC9的配线M0。由此，字线WL1、WL3、WL5、WL7及WL9与源极层10电连接。
图11(a)～(d)是表示接触插塞CC不适当地设置的例子的示意图。图11(a)及(c)是沿着图10(a)所示的10B-10B线的剖视图。图11(b)及(d)是表示在线检查中表现的接触插塞CS及CC的亮度变化的示意俯视图。
在图11(a)所示的例子中，接触插塞CC6与字线WL7及WL8的端部相接。这种不良例如在将各字线WL之端形成为阶梯状的条件不适当的情况下产生。
图11(b)表示如下情况下的例子：对图11(a)所示的接触插塞CS、CC2～CC10照射带电粒子束，通过检测从各接触插塞CS、CC2～CC10的表面附近发射的二次电子来观察它的表面。接触插塞CC2、CC4及CC10分别连接于浮动电位的字线WL2、WL4及WL10。因此，接触插塞CC2、CC4及CC10通过带电粒子束照射被充电为负电位，结果，发射的二次电子量增加，与其他接触插塞相比，例如，显示相对较高的亮度。此外，通过负电位的充电而显示相对较高的亮度，通过正电位的充电而显示相对较低的亮度。
与此相对，接触插塞CS由于连接于源极层10，所以不通过带电粒子束照射被充电为负电位，而显示相对较低的亮度。另外，接触插塞CC6接触于与源极层10电连接的字线WL7，所以显示相对较低的亮度。进而，字线WL8经由接触插塞CC6与字线WL7电连接，所以连接于字线WL8的接触插塞CC8也显示相对较低的亮度。
如果接触插塞CC6适当地形成，那么接触插塞CC6及CC8应该显示相对较高的亮度，根据接触插塞CC6及CC8的亮度较低，可检测出某一接触构造产生不良。由此，可对接触插塞CC的形成条件、或字线WL的阶梯状的端部的形成条件进行修正。
在图11(c)所示的例子中，接触插塞CC8穿过字线WL8而与字线WL7相接。这种不良例如在用于形成接触插塞CC的接触孔的蚀刻量过剩的情况下产生。
图11(d)表示如下情况下的例子：对图11(a)所示的接触插塞CS、CC2～CC10照射带电粒子束，通过检测从接触插塞的表面附近发射的二次电子来观察它的表面。接触插塞CC2、CC4、CC6及CC10分别连接于浮动电位的字线WL2、WL4、WL6及WL10。因此，接触插塞CC2、CC4、CC6及CC10显示相对较高的亮度。
与此相对，接触插塞CC8接触于与源极层10电连接的字线WL7，所以显示相对较低的亮度。如果接触插塞CC8适当地形成，那么接触插塞CC8应该显示相对较高的亮度，根据接触插塞CC8的亮度较低，可检测出接触孔的蚀刻量过剩。
另外，在接触孔的蚀刻量不足的情况下，接触插塞CS未到达至源极层10，而接触插塞CS成为浮动电位。因此，与蚀刻量足够而正常的情况下的接触插塞CS相比，显示相对较高的亮度。因此，可根据接触插塞CS的亮度检测接触孔的蚀刻量不足。
图12(a)及(b)是表示比较例的在线检查的示意图。该例中，字线WL1～WL10未被狭缝ST分断。因此，字线间的寄生电容较大，为了使连接于各字线WL的接触插塞CC充电为负电位而需要长时间的带电粒子束照射。
因此，为了检测图10(a)中所示的接触插塞CC6的异常，必须实施长时间的在线检查，导致制造工序的产出量降低。也就是说，如果以通常水平照射带电粒子束，那么如图12(b)所示，所有接触插塞CC均显示较低亮度，无法检测接触插塞CC6及CC8的连接不良。
以上，示出如下情况，即，利用照射带电粒子束而获得的二次电子量依存于被照射接触插塞的电位这一性质来检测接触插塞的异常，但有根据带电粒子束的能量、电流量的条件将浮动电位的接触插塞充电为正电位的情况，也有充电为负电位的情况。也就是说，实施方式并不限定于浮动电位的接触插塞显示比其他接触插塞高的亮度的所述例，只要能够根据相对的亮度变化检测不良情况即可。
图13是表示第2实施方式的变化例的检查区域IR的示意俯视图。图13是相当于沿着图10(a)中所示的10B-10B线的截面的示意图。该例中，设置着分离槽SHE而代替将字线WL1～WL10全部分断的狭缝ST。
如图13所示，分离槽SHE以将字线WL7～WL10分断的方式设置。在分离槽SHE的内部，例如填埋着氧化硅膜等绝缘膜。
如上所述，在用于形成接触插塞CS、CC1～CC10的接触孔的蚀刻量不足的情况下，供形成最长的接触插塞CS的接触孔不到达至源极层10。因此，通过观察接触插塞CS的亮度，可检测接触孔的蚀刻量不足。
另一方面，接触孔的蚀刻量过剩容易在Z方向的长度较短的接触插塞CC8及CC10中检测出。也就是说，用于形成接触插塞CC8及CC10的接触孔在其蚀刻量过剩的情况下，穿过字线WL8及WL10并到达至下层的字线WL7及WL9。该例中，通过设置分离槽SHE，可使字线WL8及WL10的寄生电容减小。由此，可对接触插塞CC8及CC10进行充电，从而可检测穿过字线WL8或WL10的接触孔的存在。
[第3实施方式]
图14(a)及(b)是表示第3实施方式的存储装置3的示意图。图14(a)是表示将接触插塞CC1～CC10连接于晶体管Tr1及Tr2的配线M0及M1的俯视图。图14(b)是沿着图14(a)中所示的14B-14B线的剖视图。此外，本实施方式中，不设置检查区域IR，而将引出区域HUR中设置的接触插塞CC1～CC10与晶体管Tr1及Tr2电连接。
如图14(a)所示，接触插塞CC1～CC10配置成沿Y方向排列的2列。接触插塞CC1、CC3、CC5及CC7分别连接于字线WL1、WL3、WL5及WL7(参照图10(c))。接触插塞CC2、CC4、CC6及CC8分别连接于字线WL2、WL4、WL6及WL8(参照图10(b))。
例如，接触插塞CC7经由配线M1与晶体管Tr7连接。接触插塞CC8经由配线M0与晶体管Tr8连接。
如图14(b)所示，晶体管Tr7及Tr8在存储单元阵列MCA的周边设置在衬底SB上。例如，晶体管Tr8与存储单元阵列MCA之间通过STI(Shallow Trench Isolation，浅沟道隔离)而电分离。另外，晶体管Tr8与晶体管Tr7之间也通过STI电分离。例如，晶体管Tr8的漏极经由接触插塞CT、配线M0及接触插塞CC8与字线WL8电连接。
图15是表示第3实施方式的存储装置4的示意俯视图。图15是表示将接触插塞CC1、CC3、CC5、CC7、CC9、CC11与晶体管Tr1电连接的M0配线的俯视图。
如图15所示，接触插塞CC1～CC12排列成3列。而且，奇数号的接触插塞CC经由配线M0分别连接于不同的晶体管。另外，偶数号的接触插塞CC经由未图示的配线M1分别连接于不同的晶体管。
图16(a)及(b)是表示第3实施方式的变化例的存储装置5的示意图。图16(a)是沿着图16(b)中所示的16A-16A线的剖视图。图16(b)是包含沿着图16(a)中所示的A-A线、B-B线及C-C线的截面的俯视图，表示配线M0、M1及接触插塞CC、CM的连接关系。
如图16(a)所示，存储装置5具备配置在衬底SB上的多个晶体管Tr、及源极线BSL。源极线BSL设置在多个晶体管Tr的上方，在源极线BSL与衬底SB之间设置着包含配线D0、D1及D2的配线层。选择栅极SGS及字线WL积层在源极线BSL之上。进而，在字线WL的上方设置着配线M0及M1。
字线WL经由接触插塞CC、配线M0或M1、接触插塞CM及配线D2、D1、D0，与配置在存储单元阵列MCA之下的晶体管Tr电连接。接触插塞CM贯通未图示的选择栅极SGD、多条字线WL、选择栅极SGS及源极线BSL而与配线D2连接。
如图16(b)中的A-A截面所示，配线M1经由接触插塞Cb与设置为配线M0的电平的焊盘MP0连接。进而，如B-B截面及C-C截面所示，接触插塞Cb经由焊盘MP0与接触插塞CM1连接。另外，接触插塞CM2经由配线M0与接触插塞CC连接。
也可像这样，将晶体管Tr配置在存储单元阵列MCA的下方，并经由贯通存储单元阵列MCA沿Z方向延伸的接触插塞CM而连接于字线WL。
图17(a)及(b)是表示第3实施方式的变化例的存储装置6的示意图。图17(a)是存储装置5的存储单元阵列MCA的剖视图。图17(b)是沿着图17(a)中所示的17B-17B线的剖视图，表示配线M0。
如图17(a)所示，例如，积层在第n号的1条字线WLn经由接触插塞CCn、配线M0、接触插塞CMn及配线D2、D1、D0分别与晶体管Trn电连接。如图17(b)所示，接触插塞CCn与接触插塞CMn经由配线M0电连接。
进而，所述字线WLn之上的积层在第n+1号的字线WLn+1经由接触插塞CCn+1、配线M1、接触插塞CMn+1及配线D2、D1、D0而与晶体管Trn+1电连接。
也可像这样，以将偶数号的字线WLn连接于晶体管Trn且将奇数号的字线WLn+1连接于晶体管Trn+1的方式配置(参照图5)。此处示出的晶体管Tr作为对WL赋予电位时的开关晶体管发挥功能。
例如，如果设为使用至少2层以上的积层配线的任一层配线经由晶体管Tr将字线WL与衬底之间连接的构成，那么可使用第1层配线将偶数号的字线WLn连接于衬底，且使用第2层配线将奇数号的字线WLn+1连接于衬底。在该情况下，形成第1层配线时，由于未形成第2层配线，所以奇数号的字线WLn+1不与衬底连接而成为浮动电位。由此，实现图11(a)及(b)所示的字线WL的连接，可侦测接触插塞CC的异常。另外，实施方式并不限定于此，例如，经由第1层配线M0及连接于该配线M0的晶体管Tr而与衬底连接的字线WL可选择奇数号或偶数号的任一个或任意的字线WL。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出来的，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1、2、3、4、5、6：存储装置
10：源极层
11：检查焊盘
13：栅极焊盘
21：阻挡绝缘膜
23：电荷保持膜
25：隧道绝缘膜
31：绝缘性芯
33：半导体层
100：积层体
BL：位线
BSL、SL：源极线
CC、CM、CS、CT、Cb、Cs：接触插塞
CL：柱状部
D0、D1、D2、M0、M1、Vss：配线
EL：构成元件
HUR：引出区域
IIF：层间绝缘膜
IR：检查区域
LI：源极接点
MCA：存储单元阵列
MCR：存储单元区域
MF：存储器膜
MP0：焊盘
MTr：存储单元晶体管
STr：选择晶体管
SB：衬底
SGD、SGS：选择栅极
SHE：分离槽
SP：半导体柱
ST：狭缝
Tr：晶体管
WL：字线

Claims (9)

1.一种存储装置，其特征在于具备：
多个构成元件，包含三维配置的存储单元；
晶体管，与所述多个构成元件中的至少1个电连接；
检查焊盘，经由所述晶体管与所述多个构成元件中的至少1个串联连接；及
配线，与所述检查焊盘及所述晶体管的栅极电连接，可对两者供给共通电位以使所述晶体管为断开状态。
2.根据权利要求1所述的存储装置，其特征在于：所述检查焊盘设置在较所述多个构成元件更上层的配线层中。
3.根据权利要求1或2所述的存储装置，其特征在于：所述配线设置在较所述检查焊盘更上层的配线层中。
4.根据权利要求1或2所述的存储装置，其特征在于：
还包含设置着所述多个构成元件的衬底，且
所述检查焊盘及所述晶体管的栅极经由所述配线与所述衬底电连接。
5.根据权利要求1或2所述的存储装置，其特征在于：
还具备栅极焊盘，所述栅极焊盘与所述检查焊盘设置在同一配线层中，连接于所述晶体管的栅极，且
所述配线与所述栅极焊盘电连接。
6.一种存储装置的制造方法，其特征在于具备如下工序：
在衬底上形成包含三维配置的存储单元的多个构成元件、与所述多个构成元件中的至少1个电连接的晶体管、及经由所述晶体管与所述多个构成元件中的至少1个串联连接的检查焊盘；
使所述晶体管为接通状态，经由所述检查焊盘检查所述至少1个构成元件与其他构成元件之间的电连接的有无、或电流电压特性；
在所述多个构成元件及所述检查焊盘的上层形成配线层，所述配线层包含与所述检查焊盘及所述晶体管的栅极电连接的配线；及
通过经由所述配线对所述检查焊盘及所述晶体管的栅极供给特定的偏压而使所述晶体管为断开状态，检查所述存储单元。
7.一种存储装置，其特征在于具有：
第1积层体，沿第1方向延伸，且包含沿与所述第1方向交叉的第2方向积层的多个第1电极层；及
半导体柱，沿所述第2方向贯通所述多个第1电极层而延伸；
所述多个第1电极层包含多个第1层、及位于在所述第2方向上相邻的所述第1层之间的第2层，
所述多个第1层中的至少1个经由位于所述第1积层体上方的第1配线与衬底电连接，且
所述第2层中的至少1个经由第2配线与衬底电连接，所述第2配线设置在第2方向的高度与所述第1配线不同的位置。
8.根据权利要求7所述的存储装置，其特征在于：
所述第1积层体包含：第1区域，具有所述半导体柱；第2区域，从所述第1区域观察时位于所述第1方向上，且供所述至少1个第1层与所述第1配线连接；及绝缘体，设置在所述第1区域与所述第2区域之间，将所述多个第1电极层分断；且
所述第1区域及所述第2区域通过所述绝缘体而电绝缘。
9.根据权利要求7或8所述的存储装置，其特征在于：
具有包含所述第1配线的多条第1配线，
所述多个第1层共用所述第1配线，且经由所述第1配线与所述衬底电连接，且
所述第2层中的与所述至少1个不同的第2层连接于另一条第1配线。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729212A (zh) * 2019-09-30 2020-01-24 长江存储科技有限责任公司 一种三维存储器漏电分析方法
CN112289795A (zh) * 2020-10-30 2021-01-29 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器
CN112331573A (zh) * 2020-10-20 2021-02-05 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器
CN112670298A (zh) * 2019-10-16 2021-04-16 铠侠股份有限公司 半导体存储装置
CN113410240A (zh) * 2020-03-16 2021-09-17 铠侠股份有限公司 半导体存储装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861873B2 (en) * 2019-05-07 2020-12-08 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
US10872899B2 (en) 2019-05-07 2020-12-22 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
US11456317B2 (en) 2019-09-24 2022-09-27 Samsung Electronics Co., Ltd. Memory device
KR20210035558A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 집적회로 소자
KR20210081051A (ko) 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자
US11476257B2 (en) * 2020-07-31 2022-10-18 Samsung Electronics Co., Ltd. Integrated circuit including memory cell and method of designing the same
JP2022035130A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
KR20220060379A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
US20240071423A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173300A (ja) * 1998-12-07 2000-06-23 Toshiba Corp 不揮発性半導体メモリのテスト方法及びテスト回路
US20040165451A1 (en) * 2003-01-22 2004-08-26 Hiroki Wake Semiconductor memory device
JP2007281329A (ja) * 2006-04-11 2007-10-25 Sanyo Electric Co Ltd メモリ及びその製造方法
JP2008085209A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置及びそのテスト方法
US20100060292A1 (en) * 2006-10-30 2010-03-11 Nxp, B.V. Test structure for detection of defect devices with lowered resistance
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US79187A (en) * 1868-06-23 batchelder
TW419828B (en) * 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
JP3515328B2 (ja) 1997-06-19 2004-04-05 三洋電機株式会社 ウエハチェック方法
TW503396B (en) * 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
US6509197B1 (en) 1999-12-14 2003-01-21 Kla-Tencor Corporation Inspectable buried test structures and methods for inspecting the same
KR100463599B1 (ko) * 2001-11-17 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
US6807109B2 (en) 2001-12-05 2004-10-19 Renesas Technology Corp. Semiconductor device suitable for system in package
JP4507091B2 (ja) 2004-12-13 2010-07-21 エルピーダメモリ株式会社 半導体装置の製造方法及び半導体装置
US20060267221A1 (en) * 2005-05-27 2006-11-30 Allen Greg L Integrated-circuit die having redundant signal pads and related integrated circuit, system, and method
JP4108716B2 (ja) 2006-05-25 2008-06-25 エルピーダメモリ株式会社 半導体集積回路
JP2008311439A (ja) 2007-06-14 2008-12-25 Fujitsu Microelectronics Ltd 半導体装置およびその導体配線の接続検査方法
JP5253875B2 (ja) 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2012054345A (ja) 2010-08-31 2012-03-15 Toshiba Corp 三次元不揮発性半導体メモリ
TWI536388B (zh) * 2012-01-12 2016-06-01 Sharp Kk Semiconductor memory circuits and devices
US8760928B2 (en) * 2012-06-20 2014-06-24 Macronix International Co. Ltd. NAND flash biasing operation
KR102246342B1 (ko) * 2014-06-26 2021-05-03 삼성전자주식회사 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법
JP2016058454A (ja) 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
DE102016107953A1 (de) * 2016-04-28 2017-11-02 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Testen einer Gate-Isolierung einer Transistorstruktur

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173300A (ja) * 1998-12-07 2000-06-23 Toshiba Corp 不揮発性半導体メモリのテスト方法及びテスト回路
US20040165451A1 (en) * 2003-01-22 2004-08-26 Hiroki Wake Semiconductor memory device
JP2007281329A (ja) * 2006-04-11 2007-10-25 Sanyo Electric Co Ltd メモリ及びその製造方法
JP2008085209A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置及びそのテスト方法
US20100060292A1 (en) * 2006-10-30 2010-03-11 Nxp, B.V. Test structure for detection of defect devices with lowered resistance
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729212A (zh) * 2019-09-30 2020-01-24 长江存储科技有限责任公司 一种三维存储器漏电分析方法
CN112670298A (zh) * 2019-10-16 2021-04-16 铠侠股份有限公司 半导体存储装置
CN112670298B (zh) * 2019-10-16 2024-03-19 铠侠股份有限公司 半导体存储装置
CN113410240A (zh) * 2020-03-16 2021-09-17 铠侠股份有限公司 半导体存储装置
CN113410240B (zh) * 2020-03-16 2023-08-29 铠侠股份有限公司 半导体存储装置
CN112331573A (zh) * 2020-10-20 2021-02-05 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器
CN112331573B (zh) * 2020-10-20 2021-08-03 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器
CN112289795A (zh) * 2020-10-30 2021-01-29 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器
CN112289795B (zh) * 2020-10-30 2022-01-25 长江存储科技有限责任公司 三维存储器的漏电分析方法及三维存储器

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