CN112670298A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置包含衬底(50)、第1存储胞、第1位线(BL)、第1字线(WL)、第1晶体管(T8)及第2晶体管(TR7)。第1存储胞设置在衬底(50)的上方。第1位线(BL)在第1方向上延伸设置，与第1存储胞连接。第1字线(WL)在与第1方向交叉的第2方向上延伸设置，与第1存储胞连接。第1晶体管(T8)设置在衬底(50)之上，与第1位线(BL)连接。第2晶体管(TR7)设置在第1存储胞的下方且衬底(50)之上，与第1字线(WL)连接。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-189464号(申请日：2019年10月16日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知一种可以非易失地存储数据的NAND(Not-And，与非)型闪速存储器。
发明内容
实施方式提供一种能够缩小芯片面积的半导体存储装置。
实施方式的半导体存储装置包含衬底、第1存储胞、第1位线、第1字线、第1晶体管及第2晶体管。第1存储胞设置在衬底的上方。第1位线在第1方向上延伸设置，与第1存储胞连接。第1字线在与第1方向交叉的第2方向上延伸设置，与第1存储胞连接。第1晶体管设置在衬底之上，与第1位线连接。第2晶体管设置在第1存储胞的下方且衬底之上，与第1字线连接。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储胞阵列的电路图。
图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置中之行解码器模块的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图7是表示第1实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。
图8是表示第1实施方式的半导体存储装置的存储区域中的剖面构造的一例的剖视图。
图9是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的、沿图8的IX-IX线的剖视图。
图10是表示第1实施方式的半导体存储装置的引出区域中的剖面构造的一例的剖视图。
图11是表示第1实施方式的半导体存储装置中的CMOS(Complementary Metal-Oxide Semiconductor，互补金氧半导体)芯片的平面布局的一例的俯视图。
图12是表示第1实施方式的半导体存储装置的剖面构造的一例的剖视图。
图13是表示第1实施方式的半导体存储装置中的引出区域及传输区域的平面布局的一例的俯视图。
图14是表示第1实施方式的半导体存储装置中引出区域及传输区域的详细平面布局的一例的俯视图。
图15是表示第1实施方式的半导体存储装置中的存储区域及感测放大器区域的平面布局的一例的俯视图。
图16是表示第1实施方式的半导体存储装置中存储区域及感测放大器区域的详细平面布局的一例的俯视图。
图17是表示第1实施方式的比较例的半导体存储装置的构造的一例的示意图。
图18是表示第1实施方式的半导体存储装置的构造的一例的示意图。
图19是表示第2实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。
图20是表示第2实施方式的半导体存储装置的剖面构造的一例的剖视图。
图21是表示第2实施方式的半导体存储装置的构造的一例的示意图。
图22是表示第3实施方式的半导体存储装置的构造的一例的立体图。
图23是表示第3实施方式的半导体存储装置的剖面构造的一例的剖视图。
图24是表示第3实施方式的半导体存储装置的构造的一例的示意图。
图25是表示第3实施方式的变化例的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。
具体实施方式
以下，参考附图对实施方式进行说明。各实施方式例示了用来实现发明的技术性思想的装置或方法。附图是示意性或概念性图，各附图的尺寸及比例等未必与实物相同。本发明的技术性思想并非由构成要素的形状、构造、配置等来特定。
此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参考符号的字符后面的数字是用来将通过包含相同字符的参考符号被参考且具有相同构成的要素彼此加以区分。在无需将以包含相同字符的参考符号表示的要素相互区分的情况下，这些要素分别通过仅包含字符的参考符号被参考。
[1]第1实施方式
第1实施方式的半导体存储装置1例如为NAND型闪速存储器。以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。如图1所示，半导体存储装置1可以由外部的存储器控制器2控制。另外，半导体存储装置1具备例如存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15及行解码器模块16。
存储胞阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是可以非易失地存储数据的多个存储胞的集合，例如被用作数据的抹除单位。另外，在存储胞阵列10中，设置着多条位线及多条字线。各存储胞例如与1条位线及1条字线相关联。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BAd、页地址PAd及列地址CAd。例如，块地址BAd、页地址PAd及列地址CAd分别用于块BLK、字线及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD，控制感测放大器模块14、驱动器模块15、行解码器模块16等，执行读出动作、写入动作、抹除动作等。
感测放大器模块14在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需的电压。另外，感测放大器模块14在读出动作中，基于位线的电压判定存储胞中所存储的数据，将判定结果作为读出数据DAT传输到存储器控制器2。
驱动器模块15生成读出动作、写入动作、抹除动作等中所使用的电压。而且，驱动器模块15基于例如地址寄存器12所保存的页地址PAd，对与所选择的字线对应的信号线施加所生成的电压。
行解码器模块16基于地址寄存器12中所保存的块地址BAd，选择对应的存储胞阵列10中的1个块BLK。而且，行解码器模块16例如将施加到与所选择的字线对应的信号线的电压传输到所选择的块BLK中所选择的字线。
以上所说明的半导体存储装置1及存储器控制器2可以通过它们的组合来构成1个半导体装置。作为这种半导体装置，例如可列举SDTM卡之类的存储卡、或SSD(solid statedrive，固态驱动器)等。
[1-2]半导体存储装置1的电路构成
[1-2-1]关于存储胞阵列10的电路构成
图2是第1实施方式的半导体存储装置1所具备的存储胞阵列10的电路构成的一例，撷取存储胞阵列10所包含的多个块BLK中的1个块BLK来表示。如图2所示，块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别相关联的多个NAND串NS。各NAND串NS包含例如存储胞晶体管MT0～MT7以及选择晶体管ST1及ST2。存储胞晶体管MT包含控制栅极及电荷蓄积层，非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
各NAND串NS中，存储胞晶体管MT0～MT7串联连接。选择晶体管ST1的漏极与相关联的位线BL连接。选择晶体管ST1的源极与串联连接的存储胞晶体管MT0～MT7的一端连接。选择晶体管ST2的漏极与串联连接的存储胞晶体管MT0～MT7的另一端连接。选择晶体管ST2的源极与源极线SL连接。
同一块BLK中，存储胞晶体管MT0～MT7的控制栅极分别共通地连接在字线WL0～WL7。串单元SU0～SU3各自中的选择晶体管ST1的栅极分别共通地连接在选择栅极线SGD0～SGD3。同一块BLK中所包含的选择晶体管ST2的栅极共通地连接在选择栅极线SGS。
对位线BL0～BLm分别分配不同的列地址。各位线BL由多个块BLK间被分配了相同列地址的NAND串NS所共用。针对每个块BLK设置字线WL0～WL7的每一条。源极线SL在多个块BLK间被共用。
1个串单元SU中连接在共通的字线WL的多个存储胞晶体管MT的集合例如被称为胞单元CU。例如，将包含分别存储1位数据的存储胞晶体管MT的胞单元CU的存储容量定义为「1页数据」。胞单元CU根据存储胞晶体管MT所存储的数据的位数，可能具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储胞阵列10的电路构成不限定于以上所说明的构成。例如，各块BLK所包含的串单元SU的个数、或各NAND串NS所包含的存储胞晶体管MT以及选择晶体管ST1及ST2的个数分别可以设计成任意个数。
[1-2-2]关于感测放大器模块14的电路构成
图3表示第1实施方式的半导体存储装置1所具备的感测放大器模块14的电路构成的一例。如图3所示，感测放大器模块14包含多个感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm相关联。各感测放大器单元SAU包含例如位线连接部BLHU、感测放大器部SA、总线LBUS以及锁存电路SDL、ADL、BDL及XDL。
各感测放大器单元SAU中，位线连接部BLHU连接在相关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于相关联的位线BL的电压，判定读出数据是“0”，还是“1”。换句话说，感测放大器部SA感测被读出到相关联的位线BL的数据，判定所选择的存储胞所存储的数据。锁存电路SDL、ADL、BDL及XDL分别暂时保存读出数据或写入数据等。
感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL分别连接在总线LBUS，能够经由总线LBUS相互收发数据。锁存电路XDL连接在半导体存储装置1的输入输出电路(未图示)，用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。另外，锁存电路XDL例如也可以用作半导体存储装置1的高速缓冲存储器。例如，即使锁存电路SDL、ADL及BDL正在使用中，当锁存电路XDL空闲时半导体存储装置1也能够变成就绪状态。
图4表示第1实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图4所示，例如，感测放大器部SA包含晶体管T0～T7及电容器CA，位线连接部BLHU包含晶体管T8及T9。
晶体管T0为P型的MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。晶体管T1～T7分别为N型的MOS晶体管。晶体管T8及T9分别为耐压比各晶体管T0～T7高的N型的MOS晶体管。以下，也将晶体管T0～T7称为低耐压晶体管，将晶体管T8及T9称为高耐压晶体管。
晶体管T0的源极连接在电源线。晶体管T0的漏极连接在节点ND1。晶体管T0的栅极连接在节点INV。晶体管T1的漏极连接在节点ND1。晶体管T1的源极连接在节点ND2。对晶体管T1的栅极输入控制信号BLX。晶体管T2的漏极连接在节点ND1。晶体管T2的源极连接在节点SEN。对晶体管T2的栅极输入控制信号HLL。
晶体管T3的漏极连接在节点SEN。晶体管T3的源极连接在节点ND2。对晶体管T3的栅极输入控制信号XXL。晶体管T4的漏极连接在节点ND2。对晶体管T4的栅极输入控制信号BLC。晶体管T5的漏极连接在节点ND2。晶体管T5的源极连接在节点SRC。晶体管T5的栅极例如连接在锁存电路SDL中的节点INV。
晶体管T6的源极接地。晶体管T6的栅极连接在节点SEN。晶体管T7的漏极连接在总线LBUS。晶体管T7的源极连接在晶体管T6的漏极。对晶体管T7的栅极输入控制信号STB。电容器CA的一电极连接在节点SEN。对电容器CA的另一电极输入时钟CLK。
晶体管T8的漏极连接在晶体管T4的源极。晶体管T8的源极连接在位线BL。对晶体管T8的栅极输入控制信号BLS。晶体管T9的漏极连接在节点BLBIAS。晶体管T9的源极连接在位线BL。对晶体管T9的栅极输入控制信号BIAS。
以上所说明的感测放大器单元SAU的电路构成中，对与晶体管T0的源极连接的电源线施加例如电源电压VDD。对节点SRC施加例如接地电压VSS。对节点BLBIAS施加例如抹除电压VERA。节点INV是包含在锁存电路SDL中的节点，节点INV的电压基于锁存电路SDL所保存的数据而变化。控制信号BLX、HLL、XXL、BLC、STB、BLS及BIAS以及时钟CLK分别由例如定序器13生成。在读出动作中，感测放大器部SA基于例如控制信号STB被触发的时点，判定被读出到位线BL的数据。
此外，第1实施方式的半导体存储装置1所具备的感测放大器模块14不限定于以上所说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数可以基于1个胞单元CU所存储的页数来适当变更。感测放大器部SA只要可以判定被读出到位线BL的数据，也可以为其它电路构成。位线连接部BLHU中也可以省略晶体管T9。
[1-2-3]关于行解码器模块16的电路构成
图5表示第1实施方式的半导体存储装置1所具备的行解码器模块16的电路构成的一例。如图5所示，行解码器模块16包含多个行解码器RD0～RDn。行解码器RD0～RDn分别与块BLK0～BLKn相关联。图5中示出了行解码器RD0的详细电路构成。其它行解码器RD的电路构成与行解码器RD0的电路构成相同。各行解码器RD包含例如块解码器BD、传输栅极线TG及bTG以及晶体管TR0～TR17。
块解码器BD将块地址BAd解码。而且，块解码器BD基于解码结果，分别对传输栅极线TG及bTG施加特定的电压。具体来说，块解码器BD对传输栅极线bTG施加将施加到传输栅极线TG的信号反转后的信号。也就是说，施加到传输栅极线TG的电压与施加到传输栅极线bTG的电压具有互补关系。
晶体管TR0～TR17分别为高耐压的N型的MOS晶体管。晶体管TR0～TR12各自的栅极共通地连接在传输栅极线TG。晶体管TR13～TR17各自的栅极共通地连接在传输栅极线bTG。也就是说，各晶体管TR由块解码器BD控制。另外，各晶体管TR经由在块BLK间被共用的信号线连接在驱动器模块15。
晶体管TR0的漏极连接在信号线SGSD。信号线SGSD在多个块BLK间被共用，且用作与所选择的块BLK对应的全域传输栅极线。晶体管TR0的源极连接在选择栅极线SGS。选择栅极线SGS被用作针对每个块所设置的局域传输栅极线。
晶体管TR1～TR8各自的漏极分别连接在信号线CG0～CG7。信号线CG0～CG7分别用作在多个块BLK间被共用的全域字线。晶体管TR1～TR8各自的源极分别连接在字线WL0～WL7。字线WL0～WL7分别用作针对每个块所设置的局域字线。
晶体管TR9～TR12各自的漏极分别连接在信号线SGDD0～SGDD3。信号线SGDD0～SGDD3分别在多个块BLK间被共用，且用作与所选择的块BLK对应的全域传输栅极线。晶体管TR9～TR12各自的源极分别连接在选择栅极线SGD0～SGD3。选择栅极线SGD0～SGD3分别用作针对每个块所设置的局域传输栅极线。
晶体管TR13的漏极连接在信号线USGS。晶体管TR13的源极连接在选择栅极线SGS。晶体管TR14～TR17各自的漏极共通地连接在信号线USGD。晶体管TR14～TR17各自的源极分别连接在选择栅极线SGD0～SGD3。信号线USGS及USGD分别在多个块BLK间被共用，且用作与未选择的块BLK对应的全域传输栅极线。
根据以上构成，行解码器模块16能够选择块BLK。简单地说，在各种动作时，与所选择的块BLK对应的块解码器BD将“H”电平及“L”电平的电压分别施加到传输栅极线TG及bTG，与未选择的块BLK对应的块解码器BD将“L”电平及“H”电平的电压分别施加到传输栅极线TG及bTG。
此外，第1实施方式的半导体存储装置1所具备的行解码器模块16不限定于以上所说明的电路构成。例如，行解码器模块16所包含的晶体管TR的个数可以基于设置在各块BLK中的存储胞晶体管或选择晶体管等的个数来适当变更。在本说明书中，也将行解码器RD所包含的晶体管TR称为传输开关WLSW。
[1-3]半导体存储装置1的构造
以下，对第1实施方式的半导体存储装置1的构造的一例进行说明。此外，在以下参考的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于半导体存储装置1的形成所使用的半导体衬底的表面的铅直方向对应。在俯视图中，为了使图便于观察，适当附加了影线。俯视图中所附加的影线未必与附加了影线的构成要素的素材或特性相关联。在俯视图及剖视图各图中，为了使图便于观察，适当省略了配线、接触件、层间绝缘膜等的图示。
[1-3-1]关于半导体存储装置的整体构造
图6表示第1实施方式的半导体存储装置1的整体构造的一例。如图6所示，半导体存储装置1包含存储器芯片MC及CMOS芯片CC，且具有使存储器芯片MC的下表面与CMOS芯片CC的上表面贴合而成的构造。存储器芯片MC包含与存储胞阵列10对应的构造。CMOS芯片CC包含例如与定序器13、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15及行解码器模块16对应的构造。
存储器芯片MC的区域被分成例如存储区域MR、引出区域HR1及HR2及焊垫区域PR1。存储区域MR占据存储器芯片MC的大部分，用于数据的存储。例如，存储区域MR包含多个NAND串NS。引出区域HR1及HR2在X方向上夹着存储区域MR。引出区域HR1及HR2用于存储器芯片MC中的积层配线与CMOS芯片CC中的行解码器模块16之间的连接。焊垫区域PR1在Y方向上分别与存储区域MR以及引出区域HR1及HR2相邻。焊垫区域PR1包含例如与半导体存储装置1的输入输出电路相关联的电路。
另外，存储器芯片MC在存储区域MR、引出区域HR1及HR2以及焊垫区域PR1各自的下部，具有多个贴合焊垫BP。贴合焊垫BP例如也被称为接合金属。存储区域MR中的贴合焊垫BP连接在相关联的位线BL。引出区域HR中的贴合焊垫BP与设置在存储区域MR中的积层配线中相关联的配线(例如字线WL)连接。焊垫区域PR1中的贴合焊垫BP与设置在存储器芯片MC上的焊垫(未图示)连接。设置在存储器芯片MC上的焊垫例如用于半导体存储装置1与存储器控制器2之间的连接。
CMOS芯片CC的区域被分成例如感测放大器区域SR、周边电路区域PERI、传输区域XR1及XR2以及焊垫区域PR2。感测放大器区域SR及周边电路区域PERI在Y方向上相邻地配置，与存储区域MR重叠。感测放大器区域SR包含感测放大器模块14。周边电路区域PERI包含定序器13等。传输区域XR1及XR2在X方向上夹着感测放大器区域SR及周边电路区域PERI的整体区域，分别与引出区域HR1及HR2重叠。传输区域XR1及XR2包含行解码器模块16中的多个晶体管TR。焊垫区域PR2与存储器芯片MC中的焊垫区域PR1重叠配置，包含半导体存储装置1的输入输出电路等。
另外，CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传输区域XR1及XR2以及焊垫区域PR2各自的上部，具有多个贴合焊垫BP。感测放大器区域SR中的多个贴合焊垫BP与存储区域MR中的多个贴合焊垫BP分别重叠配置。传输区域XR1中的多个贴合焊垫BP与引出区域HR1中的多个贴合焊垫BP分别重叠配置。传输区域XR2中的多个贴合焊垫BP与引出区域HR2中的多个贴合焊垫BP分别重叠配置。焊垫区域PR1中的多个贴合焊垫BP与焊垫区域PR2中的多个贴合焊垫BP分别重叠配置。
设置在半导体存储装置1中的多个贴合焊垫BP中，存储器芯片MC与CMOS芯片CC间相对向的2个贴合焊垫BP被贴合(图6中的“贴合”)。由此，存储器芯片MC中的电路与CMOS芯片CC中的电路之间电连接。存储器芯片MC与CMOS芯片CC间相对向的2个贴合焊垫BP的组可以具有交界，也可以一体化。
第1实施方式的半导体存储装置1中，引出区域HR的X方向上的宽度与传输区域XR1的X方向上的宽度不同。具体来说，传输区域XR1的X方向上的宽度比引出区域HR1的X方向上的宽度宽，传输区域XR2的X方向上的宽度比引出区域HR2的X方向上的宽度宽。也就是说，传输区域XR1的一部分及传输区域XR2的一部分与存储区域MR重叠。因此，传输区域XR1中的贴合焊垫BP仅配置在与引出区域HR1重叠的区域中，传输区域XR2中的贴合焊垫BP仅配置在与引出区域HR2重叠的区域中。
此外，第1实施方式的半导体存储装置1不限定于以上所说明的构造。例如，与存储区域MR相邻的引出区域HR只要至少设置1个即可。半导体存储装置1可以具备多个存储区域MR及引出区域HR的组。在该情况下，可以与存储区域MR及引出区域HR的配置对应地适当设置感测放大器区域SR、传输区域XR及周边电路区域PERI的组。存储器芯片MC及CMOS芯片CC的配置也可以相反。在该情况下，将设置在存储器芯片MC上表面的贴合焊垫BP与设置在CMOS芯片CC下表面的贴合焊垫BP贴合，且在CMOS芯片CC上设置用来与外部连接的焊垫。
[1-3-2]关于存储器芯片MC的构造
(关于存储器芯片MC的平面布局)
图7是第1实施方式的半导体存储装置1中的存储器芯片MC的平面布局的一例，撷取与块BLK0及BLK1对应的区域来表示。如图7所示，存储器芯片MC包含多个狭缝SLT、多个存储器柱MP、多条位线BL以及多个接触件CT及CV。
多个狭缝SLT在Y方向上排列。各狭缝SLT沿着X方向延伸设置，横穿存储区域MR以及引出区域HR1及HR2。各狭缝SLT将隔着该狭缝SLT相邻的导电体层间分断并绝缘。具体来说，狭缝SLT将与字线WL0～WL7以及选择栅极线SGD及SGS分别对应的多个配线层分断并绝缘。
各存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP在存储区域MR内且相邻的狭缝SLT间的区域中，例如配置成4列的错位状。本例中，由狭缝SLT所隔开的区域分别对应于1个串单元SU。此外，相邻的狭缝SLT间的存储器柱MP的个数及配置可以适当变更。隔于配置在块BLK的交界部分的狭缝SLT之间的狭缝SLT只要至少将选择栅极线SGD分断即可。
多条位线BL分别在Y方向上延伸，在X方向上排列。各位线BL在每个串单元SU中与至少1个存储器柱MP重叠。本例中，2条位线BL与1个存储器柱MP重叠配置。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间设置接触件CV。而且，各存储器柱MP经由接触件CV连接在相关联的位线BL。
引出区域HR1及HR2各自之中，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD分别具有不与上层的配线层(导电体层)重叠的部分(阶台部分)。引出区域HR1及HR2各自中的不与上层的配线层重叠的部分的形状类似于阶梯(step)、阶台(terrace)、缘石(rimstone)等。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、及字线WL7与选择栅极线SGD之间分别设置有阶差。
各接触件CT用于字线WL0～WL7以及选择栅极线SGS及SGD各线与行解码器模块16之间的连接。另外，各接触件CT配置在字线WL0～WL7以及选择栅极线SGS及SGD中的任一个的阶台部分上。同一块BLK中被用作共通配线的字线WL或选择栅极线SGS经由与接触件CT连接的配线层而短路。
例如，与块BLK0相关联的接触件CT配置在引出区域HR1中，与块BLK1相关联的接触件CT配置在引出区域HR2中。换句话说，例如，偶数序号的块BLK经由引出区域HR1中的接触件CT连接在行解码器模块16，奇数序号的块BLK经由引出区域HR2中的接触件CT连接在行解码器模块16。
以上所说明的存储器芯片MC的平面布局在存储区域MR以及引出区域HR1及HR2中在Y方向上重复配置。此外，接触件CT相对于各块BLK的配置不限定于以上所说明的布局。例如，在省略了单侧引出区域HR的情况下，与各块BLK对应的接触件CT统一配置在与存储区域MR相接的单侧引出区域HR中。也可以在引出区域HR1及HR2的两侧配置接触件CT，从各块BLK的两侧施加电压。引出区域HR也可以配置成被存储区域MR夹着。对于引出区域HR被存储区域MR夹着的构造，在第2实施方式中进行说明。
(关于存储器芯片MC的剖面构造)
图8是第1实施方式的半导体存储装置1的存储区域MR中的剖面构造的一例，撷取包含存储器柱MP及狭缝SLT且沿着Y方向的剖面来表示。此外，图8中的Z方向是相对于图6反转表示。也就是说，“上方”对应于纸面的下侧，“下方”对应于纸面的上侧。如图8所示，在存储区域MR中，存储器芯片MC还包含绝缘体层20～25、导电体层30～36以及接触件V1及V2。
绝缘体层20例如设置在存储器芯片MC的最上层。不限定于此，也可以在绝缘体层20之上设置着配线层或绝缘体层等。在绝缘体层20之下设置着导电体层30。导电体层30形成为例如沿着XY平面扩展的板状，被用作源极线SL。导电体层30包含例如掺杂有磷的多晶硅。
在导电体层30之下设置着绝缘体层21。在绝缘体层21之下设置着导电体层31。导电体层31形成为例如沿着XY平面扩展的板状，被用作选择栅极线SGS。选择栅极线SGS也可以由多个导电体层31构成。导电体层31包含例如掺杂有磷的多晶硅。在选择栅极线SGS由多个导电体层31构成的情况下，多个导电体层31也可以由互不相同的导电体构成。
在导电体层31之下设置着绝缘体层22。在绝缘体层22之下交替地设置着导电体层32与绝缘体层23。多个导电体层32分别形成为例如沿着XY平面扩展的板状。多个导电体层32从导电体层30侧起依次分别被用作字线WL0～WL7。导电体层32包含例如钨。
在最下层的导电体层32之下设置着绝缘体层24。在绝缘体层24之下设置着导电体层33。导电体层33形成为例如沿着XY平面扩展的板状，被用作选择栅极线SGD。选择栅极线SGD也可以由多个导电体层33构成。导电体层33包含例如钨。
在导电体层33之下设置着绝缘体层25。在绝缘体层25之下设置着导电体层34。导电体层34形成为例如在Y方向上延伸的线状，被用作位线BL。也就是说，在未图示的区域中，多个导电体层34在X方向上排列。导电体层34包含例如铜。以下，将设置有导电体层34的配线层称为M0。
各存储器柱MP沿着Z方向延伸设置，且贯通绝缘体层21～24及导电体层31～33。存储器柱MP的上部与导电体层30相接。另外，各存储器柱MP包含例如半导体层40、隧道绝缘膜41、绝缘膜42及阻挡绝缘膜43。
半导体层40沿着Z方向延伸设置。例如，半导体层40的下端包含在包含绝缘体层25的层中，半导体层40的上端与导电体层30接触。隧道绝缘膜41覆盖半导体层40的侧面。绝缘膜42覆盖隧道绝缘膜41的侧面。阻挡绝缘膜43覆盖绝缘膜42的侧面。
存储器柱MP与导电体层31(选择栅极线SGS)交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层32(字线WL)交叉的部分作为存储胞晶体管MT发挥功能。存储器柱MP与导电体层33(选择栅极线SGD)交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层40作为存储胞晶体管MT0～MT7以及选择晶体管ST1及ST2各自的通道发挥功能。绝缘膜42作为存储胞晶体管MT的电荷蓄积层发挥功能。
在各存储器柱MP的半导体层40之下设置着柱状的接触件CV。在图示的区域中，示出了与2个存储器柱MP中的1个存储器柱MP对应的接触件CV。在该区域中未连接接触件CV的存储器柱MP是在未图示的区域中连接着接触件CV。1个导电体层34(位线BL)接触在接触件CV之下。
狭缝SLT的至少一部分形成为沿着XZ平面扩展的板状，将绝缘体层21～24及导电体层31～33分断。狭缝SLT的下端包含在包含绝缘体层25的层中。狭缝SLT的上端例如与导电体层30接触。狭缝SLT包含例如氧化硅(SiO2)。
在导电体层34之下设置着柱状的接触件V1。在接触件V1之下设置着导电体层35。导电体层35是用于半导体存储装置1中的电路连接的配线。以下，将设置有导电体层35的配线层称为M1。
在导电体层35之下设置着导电体层36。导电体层36与存储器芯片MC的界面相接，被用作贴合焊垫BP。导电体层36包含例如铜。以下，将设置有导电体层36的配线层称为M2。
图9是沿着图8的IX-IX线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。具体来说，图9是撷取包含存储器柱MP及导电体层32且与半导体存储装置1的形成所使用的半导体衬底的表面平行的剖面。
如图9所示，半导体层40例如设置在存储器柱MP的中央部。隧道绝缘膜41包围半导体层40的侧面。绝缘膜42包围隧道绝缘膜41的侧面。阻挡绝缘膜43包围绝缘膜42的侧面。导电体层32包围阻挡绝缘膜43的侧面。隧道绝缘膜41及阻挡绝缘膜43分别包含例如氧化硅(SiO2)。绝缘膜42包含例如氮化硅(SiN)。此外，各存储器柱MP也可以在半导体层40的内侧还包含绝缘体层，且该绝缘体层位于存储器柱MP的中央部。也就是说，半导体层40也可以具有设置成筒状的部分。
图10是第1实施方式的半导体存储装置1的引出区域HR1中的剖面构造的一例，撷取与引出区域HR1所包含的偶数序号的块BLK对应的剖面来表示。此外，图10中的Z方向与图8同样，相对于图6反转表示。如图10所示，在引出区域HR1中，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD各自的端部被设置成阶梯状。另外，在引出区域HR中，存储器芯片MC还包含接触件V1及V2以及导电体层37～39。
具体来说，导电体层31具有不与下方的导电体层32及33重叠的阶台部分。各导电体层32具有不与下方的导电体层32及33重叠的阶台部分。导电体层33在引出区域HR1中具有阶台部分。多个接触件分别设置在导电体层31～33各自的阶台部分之上。多个接触件CT各自的下部例如对齐。
在各接触件CT之下设置着导电体层37。导电体层37包含在配线层M0中。在导电体层37之下设置着接触件V1。在接触件V1之下设置着导电体层38。导电体层38包含在配线层M1中。在导电体层38之下设置着接触件V2。在接触件V2之下设置着导电体层39。导电体层39包含在配线层M2中。也就是说，导电体层39与存储器芯片MC的界面相接，被用作贴合焊垫BP。导电体层39包含例如铜。
此外，图10仅示出与字线WL0对应的接触件V1及V2以及导电体层38及39的组。在未图示的区域中，接触件V1及V2以及导电体层38及39的组连接在另一导电体层37。引出区域HR1内且与奇数序号的块BLK对应的区域中的构造和相对于图10所示的构造省略了接触件CT的构造类似。另外，引出区域HR2内且与奇数序号的块BLK对应的区域中的构造和将图10所示的构造以Y方向为对称轴进行反转的构造类似。
[1-3-3]关于CMOS芯片CC的构造
(关于CMOS芯片CC的平面布局)
图11是第1实施方式的半导体存储装置1中的CMOS芯片CC的平面布局的一例，示出了块BLK、感测放大器单元SAU及行解码器RD的连接关系。以下所参考的附图将在X方向上设置着区域MR、HR1、HR2、SR、XR1及XR2的范围分别表示为区域wMR、wHR1、wHR2、wSR、wXR1及wXR2。另外，为了简化说明，以下对存储胞阵列10具备16个块BLK0～BLK15，行解码器模块16具备行解码器RD0～RD15的情况进行说明。
如图11所示，在感测放大器区域SR中，例如在Y方向上排列的9个感测放大器单元SAU的组在X方向上排列。具体来说，例如在感测放大器区域SR中的传输区域XR1侧的端部，感测放大器单元SAU0～SAU8在Y方向上排列。在感测放大器单元SAU0～SAU8各自的旁边，分别配置着感测放大器单元SAU9～SAU17。同样地，虽省略了图示，但配置着感测放大器单元SAU18～SAU26、…、及感测放大器单元SAU(m－8)～SAUm。本说明书中，将在Y方向上排列的感测放大器单元SAU的组称为感测放大器组SAG。
本例中，传输区域XR1包含偶数序号的行解码器RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14。传输区域XR2包含奇数序号的行解码器RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15。例如，行解码器RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14在X方向上隔着感测放大器区域SR分别与行解码器RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15对向。
在存储区域MR中，块BLK0～BLK15在Y方向上排列。如上所述，块BLK0～BLK15分别由行解码器RD0～RD15控制。也就是说，偶数序号的块BLK由配置在传输区域XR1中的行解码器RD控制，奇数序号的块BLK由配置在传输区域XR2中的行解码器RD控制。
各块BLK的Y方向上的宽度例如为行解码器RD的Y方向上的宽度的一半以下。本例中，2个块BLK0及BLK1配置在行解码器RD0与RD1之间。2个块BLK2及BLK3配置在行解码器RD2与RD3之间。后续也同样，2个块BLK配置于在X方向上相对向的2个行解码器RD之间。
另外，块BLK0及BLK1各自的一部分与行解码器RD0及RD1重叠。具体来说，块BLK0及BLK1的引出区域HR1侧的端部与行解码器RD0重叠。另一方面，块BLK0及BLK1的引出区域HR2侧的端部与行解码器RD1重叠。后续也同样，在相对向的2个行解码器RD上重叠配置与该2个行解码器RD相关联的2个块BLK的一部分。
此外，以上所说明的块BLK、感测放大器单元SAU及行解码器RD的配置只是一例。例如，与各块BLK连接的行解码器RD的配置可以在传输区域XR1及XR2内适当变更。另外，1个感测放大器组SAG所包含的感测放大器单元SAU的个数可以基于位线BL的间距来设计。关于感测放大器单元SAU的布局与位线BL的布局的详细关系，将在下文中叙述。
(关于CMOS芯片CC的剖面构造)
图12是第1实施方式的半导体存储装置1的剖面构造的一例，表示将存储器芯片MC与CMOS芯片CC贴合而成的构造。另外，图12是撷取与感测放大器区域SR中的晶体管T8对应的构成及与传输区域XR1中的晶体管TR7对应的构成来表示。如图12所示，CMOS芯片CC包含例如半导体衬底50、导电体层GC及51～58以及柱状的接触件CS及C0～C3。
半导体衬底50用于CMOS芯片CC的形成，包含例如P型杂质。另外，半导体衬底50包含省略了图示的多个阱区域。多个阱区域各自之中形成着例如晶体管。而且，多个阱区域之间例如通过STI(Shallow Trench Isolation，浅沟槽隔离)分离。
在感测放大器区域SR中，在半导体衬底50之上隔着栅极绝缘膜设置着导电体层GC。感测放大器区域SR中的导电体层GC例如被用作感测放大器单元SAU所包含的晶体管T8的栅电极。与晶体管T8的栅极对应地，在导电体层GC之上设置着接触件C0，与晶体管T8的源极及漏极对应地，在半导体衬底50之上设置着2个接触件CS。例如，接触件CS及C0各自的上表面对齐。
另外，在感测放大器区域SR中，在接触件CS之上及接触件C0之上各自分别设置着1个导电体层51。在导电体层51之上设置着接触件C1。在接触件C1之上设置着导电体层52。在导电体层52之上设置着接触件C2。在接触件C2之上设置着导电体层53。在导电体层53之上设置着接触件C3。在接触件C3之上设置着导电体层54。
导电体层54与CMOS芯片CC的界面相接，被用作贴合焊垫BP。而且，感测放大器区域SR中的导电体层54与对向配置的存储区域MR中的导电体层36贴合，与1条位线BL电连接。导电体层54包含例如铜。虽省略了图示，但感测放大器区域SR包含具有与晶体管T8相同的构造的多个晶体管。
在传输区域XR1中，在半导体衬底50之上隔着栅极绝缘膜设置着导电体层GC。传输区域XR1中的导电体层GC例如被用作行解码器RD所包含的晶体管TR7的栅电极。与晶体管TR7的栅极对应地，在导电体层GC之上设置着接触件C0，与晶体管TR7的源极及漏极对应地，在半导体衬底50之上设置着2个接触件CS。
另外，在传输区域XR1中，在接触件CS之上及接触件C0之上各自分别设置着1个导电体层55。在导电体层55之上设置着接触件C1。在接触件C1之上设置着导电体层56。在导电体层56之上设置着接触件C2。在接触件C2之上设置着导电体层57。在导电体层57之上设置着接触件C3。在接触件C3之上设置着导电体层58。
导电体层58与CMOS芯片CC的界面相接，被用作贴合焊垫BP。而且，传输区域XR1中的导电体层58与对向配置的引出区域HR1中的导电体层39贴合，例如与字线WL6电连接。导电体层58包含例如铜。虽省略了图示，但传输区域XR1包含具有与晶体管TR7相同的构造的多个晶体管。另外，传输区域XR2中的构造与传输区域XR1的构造相同。
以下，将设置有导电体层51及55的配线层称为D0。将设置有导电体层52及56的配线层称为D1。将设置有导电体层53及57的配线层称为D2。将设置有导电体层54及58的配线层称为D3。也将导电体层53称为配线BLI。此外，CMOS芯片CC中所设置的配线层的数量可以设计成任意数量。另外，与导电体层51～53、55～57各层连接的接触件也可以根据电路设计而省略。
第1实施方式的半导体存储装置1具有配置在存储区域MR下方的晶体管TR。也就是说，行解码器RD中的多个晶体管TR可以包含配置在存储器柱MP下方的晶体管TR及配置在引出区域HR1下方的晶体管TR。例如，与配置在存储区域MR下方的晶体管TR连接的导电体层57在配线层D2中具有在X方向上延伸的部分。与配置在晶体管TR上方的存储器柱MP连接的导电体层35在配线层M1中具有在X方向上延伸的部分。
以上所说明的连接位线BL与晶体管T8的路径及连接字线WL6与晶体管TR6的路径只是一例。用于位线BL与感测放大器单元SAU之间的连接且在X方向上延伸的配线也可以设置在CMOS芯片CC侧。用于字线WL以及选择栅极线SGD及SGS中的任一个与行解码器RD之间的连接且在X方向上延伸的配线也可以设置在存储器芯片MC侧。像这样，用于连接存储器芯片MC中的电路与CMOS芯片CC中的电路的配线布局可以适当变更。
[1-3-4]关于配线布局的详细情况
以下，依序对引出区域HR与传输区域XR间的配线布局的具体例、及存储区域MR与感测放大器区域SR间的配线布局的具体例进行说明。
(关于引出区域HR与传输区域XR间的配线布局)
图13是第1实施方式的半导体存储装置1中的引出区域HR及传输区域XR的平面布局的一例，撷取与块BLK0及BLK1对应的区域来表示。此外，为了简化附图，图13中削减了设置在引出区域HR中的贴合焊垫BP的个数、及传输区域XR所包含的传输开关WLSW的个数来表示。另外，在以下的说明中，“外侧”对应于远离存储区域MR的部分，“内侧”对应于靠近存储区域MR的中间部的部分。
如图13所示，在传输区域XR1所包含的行解码器RD0的区域中，多个传输开关WLSW例如分别设置于在Y方向上延伸的区域中，且在X方向上排列。同样地，在传输区域XR2所包含的行解码器RD1的区域中，多个传输开关WLSW例如分别设置于在Y方向上延伸的区域中，且在X方向上排列。而且，第1实施方式中包含在传输区域XR1及XR2中的多个传输开关WLSW的一部分与存储区域MR重叠。
与块BLK0对应的多个贴合焊垫BP例如设置在引出区域HR1中。而且，与块BLK0对应的积层配线经由引出区域HR1中的贴合焊垫BP连接在传输区域XR1中的传输开关WLSW。例如，在引出区域HR1中，外侧的贴合焊垫BP连接在外侧的传输开关WLSW，内侧的贴合焊垫BP连接在内侧的传输开关WLSW。
同样地，与块BLK1对应的多个贴合焊垫BP例如设置在引出区域HR2中。而且，与块BLK1对应的积层配线经由引出区域HR2中的贴合焊垫BP连接在传输区域XR2中的传输开关WLSW。例如，在引出区域HR2中，外侧的贴合焊垫BP连接在外侧的传输开关WLSW，内侧的贴合焊垫BP连接在内侧的传输开关WLSW。
图14是第1实施方式的半导体存储装置1中的引出区域HR1及传输区域XR1的详细平面布局的一例，撷取与1个块BLK(即，串单元SU0～SU3)对应的区域来表示。如图14所示，同一块BLK中设置在同一配线层中的导电体层通过例如在Y方向上延伸的导电体层37而短路。
贴合焊垫BP重叠配置在各导电体层37。例如，多个贴合焊垫BP在X方向及Y方向上彼此错开地配置。换句话说，多个贴合焊垫BP在倾斜方向上排列。不限定于此，多个贴合焊垫BP也可以分类成多个组，且以组为单位在倾斜方向上排列。导电体层57经由接触件C2连接在贴合焊垫BP。
导电体层57的长度根据相关联的配线的阶台部分的位置而不同。具体来说，与选择栅极线SGS连接的导电体层57的X方向上的长度比与字线WL0连接的导电体层57的X方向上的长度短。与字线WL0连接的导电体层57的X方向上的长度比与字线WL1连接的导电体层57的X方向上的长度短。后续也同样，导电体层57的长度可以根据传输开关WLSW与贴合焊垫BP的配置而适当地设计。
例如，将贴合焊垫BP与传输开关WLSW之间连接的一部分配线被设计成配置位置越靠外侧，在X方向上延伸的部分越短。本例中，连接于选择栅极线SGD的导电体层57与传输区域XR1及引出区域HR1两者重叠。另一方面，与选择栅极线SGS连接的导电体层57仅与引出区域HR1重叠。
此外，在以上的说明中，对在X方向上以不同的配线长度设计的配线为导电体层57的情况进行了例示，但不限定于此。在第1实施方式的半导体存储装置1中，也可以将所述导电体层57的设计应用于贴合焊垫BP与传输开关WLSW之间的连接所使用的其它导电体层。
(关于存储区域MR与感测放大器区域SR间的配线布局)
图15是第1实施方式的半导体存储装置1的平面布局的一例，撷取与存储区域MR以及引出区域HR1及HR2对应的区域来表示。另外，图15中用箭头表示将位线BL与配线BLI之间连接的配线(例如导电体层35)的长度，为了简化附图，省略设置在存储区域MR中的一部分位线BL及与该位线BL连接的一部分配线BLI来表示。
如图15所示，例如多条位线BL在存储区域MR中在X方向上等间隔排列。多条配线BLI在感测放大器区域SR中在X方向上等间隔地排列。另外，多条配线BLI各自沿着Y方向被分割成多个。配线BLI沿着Y方向被分割的数量例如基于在Y方向上排列的感测放大器单元SAU的数量。图15中仅撷取分割成的配线BLI中与图示的位线BL相关联的配线BLI来表示。
在存储区域MR内且纸面左侧的区域中，配置在最外部的位线BL与传输区域XR1重叠。在存储区域MR内且纸面右侧的区域中，配置在最外部的位线BL与传输区域XR2重叠。而且，关于连接位线BL与配线BLI的配线的长度，配置在存储区域MR外侧的配线与配置在存储区域MR的中间线附近的配线不同。
具体来说，在存储区域MR的纸面左侧的区域中，连接配置在外侧的位线BL与配线BLI的配线的长度比连接配置在中间线附近的位线BL与配线BLI的配线长。同样，在存储区域MR的纸面右侧的区域中，连接配置在外侧的位线BL与配线BLI的配线的长度比连接配置在中间线附近的位线BL与配线BLI的配线长。像这样，连接位线BL与配线BLI的配线的长度例如被设计成随着从存储区域MR的外侧朝向内侧(存储区域MR的中间线)变短。
图16是第1实施方式的半导体存储装置1中的存储区域MR及感测放大器区域SR的详细平面布局的一例，撷取与配置在感测放大器区域SR的端部的2个感测放大器组SAG对应的区域来表示。如图16所示，在存储区域MR中，位线BL0～BL17在X方向上排列。在感测放大器区域SR中，包含感测放大器单元SAU0～SAU8的感测放大器组SAG与包含感测放大器单元SAU9～SAU17的感测放大器组SAG在X方向上排列。
各感测放大器单元SAU的区域中包含1条配线BLI。各配线BLI与1个贴合焊垫BP重叠。在各贴合焊垫BP连接着在X方向上延伸的导电体层35。各导电体层35经由接触件V1与相关联的位线BL连接。与X方向上相邻的2个感测放大器单元SAU分别连接的2个导电体层35在Y方向上相邻。也就是说，例如与感测放大器单元SAU9连接的导电体层35配置在与感测放大器单元SAU0及SAU1分别连接的2个导电体层35之间。
导电体层35的长度根据相关联的感测放大器单元SAU的位置而不同。具体来说，与感测放大器单元SAU0连接的导电体层35的X方向上的长度比与感测放大器单元SAU9连接的导电体层35的X方向上的长度短。后续也同样，导电体层35的长度可以根据位线BL及感测放大器单元SAU的配置而适当设计。
例如，将位线BL与感测放大器单元SAU之间连接的一部分配线被设计成对应的位线BL越靠外侧，在X方向上延伸的部分越长。本例中，与位线BL0连接的导电体层35具有在存储区域MR中且不与感测放大器区域SR重叠的部分。虽省略了图示，但将配置在存储区域MR的中间线附近的位线BL与感测放大器单元SAU之间连接的一部分配线仅具有与存储区域MR重叠的部分。
在第1实施方式的半导体存储装置1中，感测放大器单元SAU的X方向的长度是基于可以形成8条位线BL的X方向的长度(8BL)来设计。换句话说，感测放大器单元SAU的X方向的长度是基于形成8条位线BL的间距来设计。另一方面，感测放大器组SAG包含在Y方向上排列的9个感测放大器单元SAU(9SAU)。
也就是说，在第1实施方式的半导体存储装置1中，用于设计感测放大器单元SAU的X方向长度的位线BL的条数比连接在1个感测放大器组SAG的位线BL的条数少。像这样，在第1实施方式的半导体存储装置1中，只要至少对感测放大器单元SAU的X方向的长度，基于条数比感测放大器组SAG所包含的感测放大器单元SAU的个数少的位线BL的间距来设计即可。
此外，在以上的说明中，对在X方向上以不同的配线长度设计的配线为导电体层35的情况进行了例示，但不限定于此。在第1实施方式的半导体存储装置1中，所述导电体层35的设计方法也可以应用于位线BL与感测放大器单元SAU之间的连接所使用的其它导电体层。
[1-4]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
半导体存储装置粗略地被分成存储胞阵列及其它周边电路。为了降低半导体存储装置的位成本，优选扩大半导体存储装置的芯片面积中与存储胞阵列对应的区域所占的比率(胞占有率)。
图17是表示第1实施方式的比较例的半导体存储装置1的构造的一例的示意图。图17的上侧对应于存储胞阵列的剖面影像，图17的下侧对应于包含感测放大器模块等的周边电路的布局。如图17所示，第1实施方式的比较例的半导体存储装置与第1实施方式同样，具备包含存储胞阵列的存储器芯片及包含周边电路的CMOS芯片。存储器芯片与CMOS芯片分别形成在不同的晶圆上，且彼此贴合。图17中示出存储器芯片与CMOS芯片的交界部分作为贴合面。
像这样，第1实施方式的比较例的半导体存储装置具有存储胞阵列10与周边电路重叠的构造。其结果为，第1实施方式的比较例的半导体存储装置能够使胞占有率变大，从而能够缩小芯片面积。进而，在第1实施方式的比较例的半导体存储装置中，形成存储胞阵列10时的热不会施加到CMOS芯片CC中的晶体管，因此能够降低CMOS芯片CC中的晶体管的设计难度。关于本段落中所说明的第1实施方式的比较例中的效果，第1实施方式的半导体存储装置1也能够同样地获得。
另外，在第1实施方式的比较例的半导体存储装置中，设计成存储区域MR的宽度与感测放大器区域SR的宽度大致相同，设计成引出区域HR1的宽度与传输区域XR1的宽度大致相同，且设计成引出区域HR2的宽度与传输区域XR2的宽度大致相同。例如，当为了使半导体存储装置的容量变大而增加字线WL的积层数时，所需的传输开关WLSW的数量也增加。
然而，当传输开关WLSW的数量增加时，传输区域XR的面积可能变得大于引出区域HR中的阶梯构造以最小间距形成时的面积。在该情况下，引出区域HR的阶梯构造例如不以最小间距形成，而是依照传输区域XR的宽度进行设计。这种传输区域XR的面积增加可能会导致半导体存储装置的芯片面积增大，从而导致制造成本增加。
另一方面，在第1实施方式的半导体存储装置1中，传输区域XR的一部分与存储胞阵列10重叠配置。换句话说，第1实施方式的半导体存储装置1具有以感测放大器模块14及行解码器模块16的一部分隐藏在存储胞阵列10之下的方式配置的构造。图18是表示第1实施方式的半导体存储装置1的构造的一例，且与图17类似的示意图。如图18所示，当传输区域XR的宽度在第1实施方式与第1实施方式的比较例之间相同时，感测放大器区域SR的宽度比第1实施方式的比较例中的感测放大器区域SR的宽度窄。
与此相对，第1实施方式的半导体存储装置1通过增加在位线BL的延伸方向上配置的感测放大器单元SAU的个数，而在存储区域MR的下部确保与存储区域MR重叠配置的传输区域XR的区域。另外，在第1实施方式的半导体存储装置1中，存储器芯片MC中的一部分位线BL使用与位线BL正交的配线，连接在CMOS芯片CC中的感测放大器单元SAU。同样地，存储器芯片MC中的一部分积层配线(例如字线WL)使用与位线BL正交的配线，连接在CMOS芯片CC中的传输开关WLSW。
由此，第1实施方式的半导体存储装置1能够不追加配线层地形成传输区域XR的一部分与存储区域MR重叠的构造。其结果为，第1实施方式的半导体存储装置1能够独立地设计引出区域HR的布局及传输区域XR的布局，能够用最小间距形成引出区域HR中的阶梯构造。因而，第1实施方式的半导体存储装置1能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。
[2]第2实施方式
第2实施方式的半导体存储装置1具有引出区域HR被2个存储区域MR夹着的构造。而且，第2实施方式的半导体存储装置1与第1实施方式同样地，具有传输区域XR与存储区域MR重叠的部分。以下，关于第2实施方式的半导体存储装置1，对与第1实施方式的不同点进行说明。
[2-1]半导体存储装置1的构造
图19是第2实施方式的半导体存储装置1中的存储器芯片MC的平面布局的一例，撷取与块BLK0及BLK1对应的区域来表示。如图19所示，在第2实施方式的半导体存储装置1中，存储器芯片MC的区域例如被分成2个存储区域MR1及MR2与1个引出区域HR。存储区域MR1及MR2具有与第1实施方式中的存储区域MR相同的构造，夹着引出区域HR。
此外，在第2实施方式的半导体存储装置1中，将第1实施方式中隔于对应于块BLK的交界的狭缝SLT之间的狭缝SLT替换成狭缝SHE。狭缝SHE是将选择栅极线SGD分断并绝缘的狭缝。在第2实施方式中，相邻的狭缝SLT间由狭缝SHE所隔开的区域各自对应于1个串单元SU。
在第2实施方式中的引出区域HR中，与第1实施方式同样地，形成着选择栅极线SGS及SGD以及字线WL0～WL7的阶梯构造。阶梯构造例如形成在2个块BLK的交界部分附近。例如，对应于块BLK0的积层配线的阶台部分与对应于块BLK1的积层配线的阶台部分之间是通过块BLK0及BLK1间的狭缝SLT而分离并绝缘。
另外，在第2实施方式中的引出区域HR中，在引出区域HR内且未进行阶梯加工的区域中，选择栅极线SGS及字线WL0～WL7分别具有在存储区域MR1与MR2间连续设置的部分。也就是说，在存储区域MR1与MR2之间，选择栅极线SGS及字线WL0～WL7分别经由引出区域HR电连接。在形成在引出区域HR内的积层配线的各阶台部分，针对每个块BLK设置着多个接触件CT。
另一方面，存储区域MR1中的选择栅极线SGD与存储区域MR2中的选择栅极线SGD之间在引出区域HR中被分离。因此，在存储区域MR1中的选择栅极线SGD的阶台部分及存储区域MR2中的选择栅极线SGD的阶台部分这两者上设置着接触件CT。此外，被分离的选择栅极线SGD也可以在未图示的区域中短路，也可以由定序器13同步控制被分离的选择栅极线SGD。
图20是第2实施方式的半导体存储装置1的剖面构造的一例，表示将存储器芯片MC与CMOS芯片CC贴合而成的构造。另外，图20撷取与存储区域MR1中的导电体层33(选择栅极线SGD)对应的构成及与存储区域MR2中的导电体层33(选择栅极线SGD)对应的构成来表示。如图20所示，在感测放大器区域SR中，CMOS芯片CC包含晶体管TR9a及TR9b。
晶体管TR9a是与设置在存储区域MR1中的选择栅极线SGD对应设置的传输开关WLSW。晶体管TR9b是与设置在存储区域MR2中的选择栅极线SGD对应设置的传输开关WLSW。晶体管TR9a及TR9b的组对应于第1实施方式中所说明的晶体管TR9。晶体管TR9a及TR9b各自的构造与第1实施方式中所说明的晶体管TR7的构造相同。另外，与感测放大器区域SR中的选择栅极线SGS及字线WL0～WL7中的任一个相关联的晶体管TR的构造与第1实施方式中所说明的晶体管TR7的构造相同。
第2实施方式的半导体存储装置1可能具有配置在存储区域MR1下方的晶体管TR及配置在存储区域MR2下方的晶体管TR。也就是说，行解码器RD中的多个晶体管TR可以包含配置在存储器柱MP下方的晶体管TR及配置在引出区域HR下方的晶体管TR。例如，与配置在存储区域MR1或MR2下方的晶体管TR连接的导电体层57在配线层D2中具有在X方向上延伸的部分。与配置在晶体管TR上方的存储器柱MP连接的导电体层35在配线层M1中具有在X方向上延伸的部分。
例如，将引出区域HR中的贴合焊垫BP与传输开关WLSW之间连接的一部分配线(例如导电体层57)被设计成随着接近引出区域HR的中间线变短。另外，虽省略了图示，但连接位线BL与配线BLI的配线的长度例如被设计成随着远离引出区域HR变短。第2实施方式的半导体存储装置1的其它构造与第1实施方式相同。
[2-2]第2实施方式的效果
图21是表示第2实施方式的半导体存储装置1的构造的一例，且与图18类似的示意图。如图21所示，第2实施方式的半导体存储装置具有被2个存储区域MR1及MR2夹着的引出区域HR，且传输区域XR的一部分与存储区域MR1及MR2重叠。
由此，第2实施方式的半导体存储装置1与第1实施方式同样地，能够用最小间距形成引出区域HR中的阶梯构造。其结果为，第2实施方式的半导体存储装置1与第1实施方式同样地，能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。
[3]第3实施方式
第3实施方式的半导体存储装置1具有存储胞阵列10或感测放大器模块14等使用同一半导体衬底形成的构造。而且，第3实施方式的半导体存储装置1与第1实施方式同样，具有存储胞阵列10与行解码器模块16的一部分重叠设置的构造。以下，对于第3实施方式的半导体存储装置1，对与第1及第2实施方式的不同点进行说明。
[3-1]半导体存储装置1的构造
图22表示第3实施方式的半导体存储装置1的整体构造的一例。如图22所示，第3实施方式的半导体存储装置1包含上层部UP及下层部LP。上层部UP及下层部LP是使用1个半导体衬底形成。上层部UP中所包含的功能电路及区域例如与第1实施方式中的存储器芯片MC相同。下层部LP中所包含的功能电路及区域例如与第1实施方式中的CMOS芯片CC相同。另外，上层部UP例如在存储区域MR以及引出区域HR1及HR2中包含多个接触区域C4T。
接触区域C4T是设置贯通上层部UP的接触件的区域。该接触件用来连接设置在存储胞阵列10上方的电路与设置在存储胞阵列10下方的电路。例如，设置在上层部UP中的积层配线(例如字线WL)经由存储胞阵列10上方的配线及接触区域C4T中的接触件，与存储胞阵列10下方的行解码器模块16连接。同样，设置在上层部UP中的位线BL经由存储胞阵列10上方的配线及接触区域C4T中的接触件，与存储胞阵列10下方的感测放大器模块14连接。
在X方向上延伸设置的接触区域C4T配置在相邻的2个块BLK的交界部分。在X方向上延伸设置的接触区域C4T也可以省略积层配线的形成，而是具有嵌埋着绝缘体的构造。在该情况下，在Y方向上与接触区域C4T相邻的部分中例如形成着积层配线的虚设阶梯构造。在Y方向上延伸设置的接触区域C4T也可以具有将积层配线的一部分替换成绝缘体的构造。
图23是第3实施方式的半导体存储装置1的剖面构造的一例，表示包含上层部UP及下层部LP的剖面。另外，图23撷取与字线WL7对应的晶体管TR8及与存储区域MR中的1条位线BL对应的晶体管T8来表示。如图23所示，第3实施方式的半导体存储装置1例如形成在半导体衬底50上。而且，上层部UP中的构造与将第1实施方式中的存储器芯片MC的构造上下反转后的构造类似。
例如，在第1实施方式的半导体存储装置1中，半导体衬底50与导电体层34(位线BL)之间的Z方向上的间隔比半导体衬底50与导电体层32(字线WL)之间的Z方向上的间隔窄。另一方面，在第3实施方式的半导体存储装置1中，半导体衬底50与导电体层34之间的Z方向上的间隔比半导体衬底50与导电体层32之间的Z方向上的间隔宽。
下层部LP中的构造与针对第1实施方式中的CMOS芯片CC将贴合焊垫BP替换成导电体层60的构造相同。具体来说，在感测放大器区域SR中，在接触件C3上设置着导电体层60。感测放大器区域SR中的导电体层60的配线布局与第1实施方式中所说明的导电体层35(配线BLI)相同。在导电体层60之上设置着柱状的接触件C4。接触件C4贯通导电体层30～33而设置。而且，接触件C4与导电体层30～33之间例如通过间隔件SP隔开并绝缘。连接在晶体管T8的接触件C4的上表面与连接在相关联的位线BL的导电体层35接触。
同样，在传输区域XR1中，在接触件C3上设置着导电体层60。传输区域XR1中的导电体层60的配线布局例如与第1实施方式中所说明的导电体层57相同。在导电体层57之上设置着柱状之接触件C4。对应于传输区域XR1的接触件C4的构造与对应于感测放大器区域SR的接触件C4的构造相同。连接在晶体管TR8的接触件C4的上表面与连接在字线WL7的导电体层38接触。
在第3实施方式的半导体存储装置1中，行解码器RD中的多个晶体管TR可以包含配置在存储器柱MP下方的晶体管TR及配置在引出区域HR下方的晶体管TR。例如，与配置在存储区域MR下方的晶体管TR连接的导电体层57在配线层D2中具有在X方向上延伸的部分。与配置在晶体管TR上方的存储器柱MP连接的导电体层35在配线层M1中具有在X方向上延伸的部分。
例如，将引出区域HR中的贴合焊垫BP与传输开关WLSW之间连接的一部分配线(例如，导电体层57)与第1实施方式同样地，被设计成配置位置越靠外侧，在X方向上延伸的部分越短。另外，连接位线BL与配线BLI的配线的长度与第1实施方式同样地，被设计成对应的位线BL越靠外侧，在X方向上延伸的部分越长。第3实施方式的半导体存储装置1的其它构造与第1实施方式相同。
[3-2]第3实施方式的效果
在存储胞阵列10及周边电路使用1个半导体衬底形成的情况下，存储胞阵列10与周边电路之间例如经由存储胞阵列10上方的配线连接。而且，用来连接存储胞阵列10与行解码器模块16的接触件C4例如配置在设置于积层配线的阶梯部分的接触区域C4T、或阶梯部分的外侧。
图24是表示第3实施方式的半导体存储装置1的构造的一例，且与图18类似的示意图。如图24所示，第3实施方式的半导体存储装置具有经由存储胞阵列10上方的配线连接存储胞阵列10与周边电路的构造。而且，在第3实施方式的半导体存储装置1中，与第1实施方式同样地，传输区域XR1及XR2各自的一部分与存储区域MR重叠。
由此，第3实施方式的半导体存储装置1能够独立地设计引出区域HR的布局及传输区域XR的布局，能够使引出区域HR的大小最小化。其结果为，第3实施方式的半导体存储装置1能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。
[3-3]第3实施方式的变化例
第3实施方式中所说明的构造与第2实施方式中所说明的构造能够组合。图25是第3实施方式的变化例的半导体存储装置1中的上层部UP的平面布局的一例，撷取与块BLK0及BLK1对应的区域来表示。如图25所示，在第3实施方式的变化例中，上层部UP例如与第2实施方式中的存储器芯片MC的平面布局类似，还包含接触区域C4T。
在第3实施方式的变化例中，接触区域C4T设置在选择栅极线SGS的阶台部分附近。而且，虽省略了图示，但接触区域C4T中配置着多个接触件C4。例如，第3实施方式的变化例中的接触区域C4T是通过在第2实施方式中的积层配线部的阶梯加工时去除源极线SL的一部分而形成。第3实施方式的变化例的半导体存储装置1的其它构造与第2或第3实施方式的相同。
第3实施方式的变化例的半导体存储装置1与第1～第3实施方式同样，能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。
[4]其它变化例等
实施方式的半导体存储装置包含衬底、第1存储胞、第1位线、第1字线、第1晶体管及第2晶体管。第1存储胞设置在衬底的上方。第1位线在第1方向上延伸设置，与第1存储胞连接。第1字线在与第1方向交叉的第2方向上延伸设置，与第1存储胞连接。第1晶体管设置在衬底之上，与第1位线连接。第2晶体管设置在第1存储胞的下方且衬底之上，与第1字线连接。由此，可以缩小实施方式的半导体存储装置的芯片面积。
在所述实施方式中，存储器柱MP也可以具有如下构造，即多个柱在Z方向上连结有2根以上。另外，存储器柱MP也可以为将对应于选择栅极线SGD的柱与对应于字线WL的柱连结的构造。另外，接触件CV、CP、CS、C0～C3、V1及V2各自也可以具有连结有多个接触件的构造。在该情况下，也可以在所连结的接触件之间插入配线层。
存储器柱MP以及接触件CV、CP、CS、C0～C3、V1及V2各自也可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。同样，狭缝SLT也可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。另外，对存储器柱MP的剖面构造为圆形的情况进行了例示，但存储器柱MP的剖面构造也可以为椭圆形，可以设计成任意形状。
在所述实施方式中，对字线WL等积层配线在引出区域HR中形成在Y方向上具有阶差的阶梯构造的情况进行了例示，但不限定于此。例如，所积层的字线WL以及选择栅极线SGD及SGS的端部也可以在X方向上形成阶差。引出区域HR中所积层的字线WL以及选择栅极线SGD及SGS的端部可以设计成任意列数的阶梯状。要形成的阶梯构造也可以在选择栅极线SGS、字线WL及选择栅极线SGD之间不同。
在所述实施方式中，对半导体存储装置1为NAND型闪速存储器的情况进行了例示，但所述实施方式中的半导体存储装置1的构造也可以应用于其它存储装置。例如，半导体存储装置1也可以为使用可变电阻元件作为存储胞的可变电阻存储器。只要是至少具有驱动纵向(例如Y方向)配线的电路及驱动横向(例如X方向)配线的电路的存储装置，就能够应用与所述实施方式中的半导体存储装置1相同的构造，从而能够获得同样的效果。
本说明书中，“连接”表示电连接，且不排除例如其间介存另一元件的情况。“电连接”只要能够与电连接的部件同样地动作，也可以介置绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中所形成的孔内的构造体。本说明书中，“最小间距”对应于在半导体存储装置的制造步骤中可以加工的最小尺寸，随着制造装置及制造方法的进步可能变小。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，同时包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储胞阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 感测放大器模块
15 驱动器模块
16 行解码器模块
20～25 绝缘体层
30～39 导电体层
40 半导体层
41 隧道绝缘膜
42 绝缘膜
43 阻挡绝缘膜
50 半导体衬底
51～58、60 导电体层
M0～M2、D0～D3 配线层
C0～C4、V1、V2、CT、CV 接触件
MR 存储区域
HR 引出区域
XR 传输区域
SR 感测放大器区域
PERI 周边电路区域
PR 焊垫区域
C4T 接触区域
BL 位线
WL 字线
SGD、SGS 选择栅极线
BLK 块
SU 串单元
MT 存储胞晶体管
ST1、ST2 选择晶体管
SAU 感测放大器单元
T0～T9 晶体管
RD 行解码器
TR0～TR17 晶体管
CG、SGDD、SGSD、USGD、USGS 信号线

Claims (10)

1.一种半导体存储装置，具备：
衬底；
第1存储胞，设置在所述衬底的上方；
第1位线，在第1方向上延伸设置，与所述第1存储胞连接；
第1字线，在与所述第1方向交叉的第2方向上延伸设置，与所述第1存储胞连接；
第1晶体管，设置在所述衬底之上，与所述第1位线连接；及
第2晶体管，设置在所述第1存储胞的下方且所述衬底之上，与所述第1字线连接。
2.根据权利要求1所述的半导体存储装置，其还具备：
第2存储胞，与所述第1字线连接；
第2位线，在所述第1方向上延伸设置，与所述第2存储胞连接；
第3晶体管，设置在所述衬底之上，与所述第1晶体管相比在所述第2方向上更远离所述第2晶体管地配置，与所述第2位线连接；
第1配线，连接在所述第1晶体管与所述第1位线之间，具有在所述第2方向上延伸的部分；及
第2配线，连接在所述第3晶体管与所述第2位线之间，具有在所述第2方向上延伸的部分；且
所述第1配线在所述第2方向上延伸的部分的长度比所述第2配线在所述第2方向上延伸的部分的长度长。
3.根据权利要求1所述的半导体存储装置，其还具备：
第3存储胞，与所述第1位线连接；
第2字线，在所述第2方向上延伸设置，与所述第3存储胞连接；
第4晶体管，设置在所述衬底之上，与所述第2晶体管相比在所述第2方向上更远离所述第1晶体管地配置，与所述第2字线连接；
第3配线，连接在所述第2晶体管与所述第1字线之间，具有在所述第2方向上延伸的部分；及
第4配线，连接在所述第4晶体管与所述第2字线之间，具有在所述第2方向上延伸的部分；且
所述第3配线在所述第2方向上延伸的部分的长度比所述第4配线在所述第2方向上延伸的部分的长度长。
4.根据权利要求1所述的半导体存储装置，其还具备感测放大器，
所述感测放大器包含所述第1晶体管，
所述第1晶体管为N型的高耐压晶体管。
5.根据权利要求1所述的半导体存储装置，其还具备行解码器，
所述行解码器包含所述第2晶体管，
所述第2晶体管为N型的高耐压晶体管。
6.根据权利要求1所述的半导体存储装置，其还具备：
多个导电体层，在与所述第1方向及所述第2方向交叉的第3方向上相互分离地设置，分别被用作字线；以及
柱，贯通所述多个导电体层而设置，包含作为所述第1存储胞发挥功能的部分。
7.根据权利要求2所述的半导体存储装置，其中
在包含所述第1存储胞及所述第2存储胞的区域外侧的区域中，还具备与所述第1字线接触的第1接触件，所述第1字线与所述第2晶体管之间经由所述第1接触件连接。
8.根据权利要求2所述的半导体存储装置，其中
在所述第1存储胞与所述第2存储胞之间的区域中，还具备与所述第1字线接触的第1接触件，所述第1字线与所述第2晶体管之间经由所述第1接触件连接。
9.根据权利要求7或8所述的半导体存储装置，其中
所述衬底与所述第1位线之间的与所述第1方向及所述第2方向交叉的第3方向上的间隔比所述衬底与所述第1字线之间的所述第3方向上的间隔窄，
所述第1接触件从所述衬底侧与所述第1字线接触。
10.根据权利要求7或8所述的半导体存储装置，其中
所述衬底与所述第1位线之间的与所述第1方向及所述第2方向交叉的第3方向上的间隔比所述衬底与所述第1字线之间的所述第3方向上的间隔宽，
所述第1接触件经由比所述第1字线更远离所述衬底的区域与所述第1字线接触。
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