CN109390018A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN109390018A
CN109390018A CN201810088572.8A CN201810088572A CN109390018A CN 109390018 A CN109390018 A CN 109390018A CN 201810088572 A CN201810088572 A CN 201810088572A CN 109390018 A CN109390018 A CN 109390018A
Authority
CN
China
Prior art keywords
transistor
circuit
sense amplifier
data
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810088572.8A
Other languages
English (en)
Other versions
CN109390018B (zh
Inventor
驹井宏充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to CN202211241698.7A priority Critical patent/CN115565586A/zh
Publication of CN109390018A publication Critical patent/CN109390018A/zh
Application granted granted Critical
Publication of CN109390018B publication Critical patent/CN109390018B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：连结电路(BHU)，包含分别连接于第一及第二位线(BL0)及(BL1)的第一及第二电路(50_0)及(50_1)；第一组(GP0)，包含经由第一数据总线(DBUS0)而与连接于第一电路(50_0)的第一读出放大器电路(SAU0)连接的第一数据寄存器(21_0)；第二组(GP1)，包含经由第二数据总线(DBUS1)而与连接于第二电路(50_1)的第二读出放大器电路(SAU1)连接的第二数据寄存器(21_1)；及存储单元阵列(18)。沿着与半导体衬底平行的第一方向，依次排列有第一组(GP0)、连结电路(BHU)、第二组(GP1)。

Description

半导体存储装置
[相关申请案]
本申请享有以日本专利申请案2017-156530号(申请日：2017年8月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型高速缓冲存储器。
发明内容
实施方式提供一种能够提高处理能力的半导体存储装置。
实施方式的半导体存储装置包含：连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；第一组，包含连接于第一电路的第一读出放大器电路、及经由第一数据总线而连接于第一读出放大器电路的第一数据寄存器；第二组，包含连接于第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及存储单元阵列，介隔层间绝缘膜设置在连结电路及第一及第二组的上方，且包含连接于第一位线的第一存储单元及连接于所述第二位线的第二存储单元。沿着与半导体衬底平行的第一方向，依次排列有第一组、连结电路、第二组。
附图说明
图1是具备第一实施方式的半导体存储装置的存储器系统的框图。
图2是第一实施方式的半导体存储装置的框图。
图3是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第一实施方式的半导体存储装置所具备的存储单元阵列的立体图。
图5是第一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图6是第一实施方式的半导体存储装置所具备的读出放大器的电路图。
图7是第一实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。
图8是第一实施方式的半导体存储装置的平面布局图。
图9是第一实施方式的半导体存储装置所具备的存储单元阵列、BL连结电路、及读出放大器的剖视图。
图10是第二实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。
图11是第三实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。
图12是第四实施方式中第一例的半导体存储装置所具备的DBUS(Data Bus，数据总线)开关电路的电路图。
图13是第四实施方式中第二例的半导体存储装置所具备的DBUS开关电路的电路图。
图14是第四实施方式中第三例的半导体存储装置所具备的DBUS开关电路的电路图。
图15是第四实施方式中第四例的半导体存储装置所具备的DBUS开关电路的电路图。
图16是第四实施方式中第五例的半导体存储装置所具备的DBUS开关电路的电路图。
图17是第四实施方式中第六例的半导体存储装置所具备的DBUS开关电路的电路图。
图18是第四实施方式中第七例的半导体存储装置所具备的DBUS开关电路的电路图。
图19是第四实施方式中第八例的半导体存储装置所具备的DBUS开关电路的电路图。
图20是第四实施方式中第九例的半导体存储装置所具备的DBUS开关电路的电路图。
图21是第一变化例的半导体存储装置所具备的存储单元阵列的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，在所有图中对共通的部分标注共通的参照符号。
1.第一实施方式
对第一实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层存储单元晶体管而成的三维积层型NAND型高速缓冲存储器为例进行说明。
1.1关于构成
1.1.1关于存储器系统的整体构成
首先，利用图1对具备本实施方式的半导体存储装置的存储器系统的整体构成进行说明。
如图1所示，存储器系统1具备NAND型高速缓冲存储器100及控制器110。也可通过例如控制器110与NAND型高速缓冲存储器100的组合而构成一个半导体存储装置，作为其例，可列举像SDTM(Secure Digital Touch Memory，安全数字接触式存储)卡那样的存储卡或SSD(solid state drive，固态驱动器)等。
NAND型高速缓冲存储器100具备多个存储单元晶体管，将数据非易失地存储。NAND型高速缓冲存储器100通过NAND总线与控制器110连接，根据来自控制器110的命令进行动作。更具体来说，NAND型高速缓冲存储器100与控制器110进行例如8位的信号DQ0～DQ7(以下，在不限定DQ0～DQ7的情况下，简单地表述为信号DQ或信号DQ[7：0])的收发。信号DQ0～DQ7中包含例如数据、地址、及指令。另外，NAND型高速缓冲存储器100从控制器110接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。而且，NAND型高速缓冲存储器100对控制器110发送就绪/忙碌信号R/Bn。
芯片使能信号CEn是用来将NAND型高速缓冲存储器100使能的信号，且以例如低(“L”)电平断定。指令锁存使能信号CLE是表示信号DQ为指令的信号，且以例如高(“H”)电平断定。地址锁存使能信号ALE是表示信号DQ为地址的信号，且以例如“H”电平断定。写入使能信号WEn是用来将接收到的信号取入至NAND型高速缓冲存储器100内的信号，每当从控制器110接收指令、地址、及数据等时，以例如“L”电平断定。由此，每当触发WEn时，便将信号DQ取入至NAND型高速缓冲存储器100。读出使能信号REn是用于控制器110从NAND型高速缓冲存储器100读出数据的信号。读出使能信号REn以例如“L”电平断定。就绪/忙碌信号R/Bn是表示NAND型高速缓冲存储器100为忙碌状态还是就绪状态(为无法从控制器110接收指令的状态还是能够从控制器110接收指令的状态)的信号，例如当NAND型高速缓冲存储器100为忙碌状态时设为“L”电平。
控制器110响应来自主机设备2的命令，对NAND型高速缓冲存储器100命令数据的读出、写入、删除等。另外，控制器110管理NAND型高速缓冲存储器100的存储空间。
控制器110包含主机接口电路120、内置存储器(RAM(Random access memory，随机存取存储器))130、处理器(CPU(Central processing unit，中央处理器))140、缓冲存储器150、NAND接口电路160、及ECC电路170。
主机接口电路120经由控制器总线与主机设备2连接，负责与主机设备2的通信。主机接口电路120将从主机设备2接收到的命令及数据传输至处理器140及缓冲存储器150。另外，主机接口电路120响应处理器140的命令而将缓冲存储器150内的数据向主机设备2传输。
NAND接口电路160经由NAND总线与NAND型高速缓冲存储器100连接，负责与NAND型高速缓冲存储器100的通信。NAND接口电路160将从处理器140接收到的命令传输至NAND型高速缓冲存储器100。另外，NAND接口电路160在写入时将缓冲存储器150内的写入数据传输至NAND型高速缓冲存储器100。进而，NAND接口电路160在读出时将从NAND型高速缓冲存储器100读出的数据传输至缓冲存储器150。
处理器140控制控制器110整体的动作。另外，处理器140响应主机设备2的命令而发出各种指令，并发送至NAND型高速缓冲存储器100。例如，处理器140在从主机设备2接收到写入命令时，响应此而向NAND型高速缓冲存储器100发送写入命令。读出及删除时也同样。另外，处理器140执行耗损平均等用来管理NAND型高速缓冲存储器100的各种处理。进而，处理器140执行各种运算。例如，处理器140执行数据的加密处理或随机化处理等。
缓冲存储器150保存从主机设备2接收到的写入数据、及从NAND型高速缓冲存储器100接收到的读出数据等。
ECC电路170执行数据的错误校正(ECC：Error Checking and Correcting(错误检查和纠正))处理。
内置存储器130是例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作处理器140的作业区域。而且，内置存储器130保存用来管理NAND型高速缓冲存储器100的固件或各种管理表格等。
1.1.2关于半导体存储装置的构成
接下来，利用图2对半导体存储装置的构成进行说明。此外，图2中，以箭头线表示各区块间的连接的一部分，但区块间的连接并不限定于此。
如图2所示，NAND型高速缓冲存储器100包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、读出放大器20、数据寄存器21、及列解码器22。
输入输出电路10与控制器110进行例如8位的信号DQ0～DQ7的收发。更具体来说，输入输出电路10具备输入电路与输出电路。输入电路将从控制器110接收到的数据DAT(写入数据WD)发送至数据寄存器21，将地址ADD发送至地址寄存器13，并将指令CMD发送至指令寄存器14。输出电路将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT(读出数据RD)、及从地址寄存器13接收到的地址ADD发送至控制器110。
逻辑控制电路11从控制器110接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。
而且，逻辑控制电路11根据接收到的信号，控制输入输出电路10及定序器15。
状态寄存器12暂时保存例如数据的写入、读出、及删除动作中的状态信息STS，并向控制器110通知动作是否已正常结束。
地址寄存器13暂时保存经由输入输出电路10从控制器110接收到的地址ADD。而且，地址寄存器13将行地址RA向行解码器19传输，并将列地址CA向列解码器22传输。
指令寄存器14暂时保存经由输入输出电路10从控制器110接收到的指令CMD，并传输至定序器15。
定序器15控制NAND型高速缓冲存储器100整体的动作。更具体来说，定序器15根据指令寄存器14保存的指令CMD，控制例如状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、读出放大器20、数据寄存器21、及列解码器22等，执行写入动作、读出动作、及删除动作等。
就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号R/Bn发送至控制器110。
电压产生电路17根据定序器15的控制，产生写入动作、读出动作、及删除动作所需的电压，并将该产生的电压供给至例如存储单元阵列18、行解码器19、及读出放大器20等。行解码器19及读出放大器20将从电压产生电路17供给的电压施加至存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立对应关系的非易失性的存储单元晶体管(以下，也表述为“存储单元”)的多个区块BLK(BLK0、BLK1、…、BL(L－1))(L是2以上的整数)。各区块BLK包含多个串单元SU(SU0、SU1、SU2、SU3、…)。而且，各个串单元SU包含多个NAND串SR。此外，存储单元阵列18内的区块BLK数及区块BLK内的串单元SU数为任意。关于存储单元阵列18的详情，将在下文进行叙述。
行解码器19将行地址RA解码。行解码器19基于解码结果，选择区块BLK中的任一个，进而选择任一个串单元SU。然后，行解码器19对区块BLK施加所需的电压。
读出放大器20在读出动作时，将从存储单元阵列18读出的数据读出(sense)。而且，读出放大器20将读出数据RD发送至数据寄存器21。另外，读出放大器20在写入动作时，将写入数据WD发送至存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路保存写入数据WD及读出数据RD。例如，在写入动作中，数据寄存器21暂时保存从输入输出电路10接收到的写入数据WD，并发送至读出放大器20。另外，例如，在读出动作中，数据寄存器21暂时保存从读出放大器20接收到的读出数据RD，并发送至输入输出电路10。
列解码器22在例如写入动作、读出动作、及删除动作时，将列地址CA解码，并根据解码结果选择数据寄存器21内的锁存电路。
1.1.3关于存储单元阵列的构成
接下来，利用图3对存储单元阵列18的构成进行说明。图3是区块BLK0的电路图。区块BLK1～BLK3也具有相同的构成。
如图3所示，区块BLK0包含4个串单元SU。另外，各个串单元SU包含N个(N是自然数)NAND串SR。
NAND串SR的各个包含例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2、及背栅极晶体管BT。存储单元晶体管MT具备包含控制栅极与电荷蓄积层的积层栅极，将数据非易失地保存。此外，存储单元晶体管MT的个数并不限于8个，也可为16个或32个、64个、128个等，它的数量不受限定。背栅极晶体管BT也与存储单元晶体管MT同样地，具备包含控制栅极与电荷蓄积层的积层栅极。但是，背栅极晶体管BT不是用来保存数据的，而是在数据的写入及删除时作为单纯的电流路径发挥功能。存储单元晶体管MT及背栅极晶体管BT以其电流路径串联连接的方式配置在选择晶体管ST1、ST2间。此外，背栅极晶体管BT设置在存储单元晶体管MT3与MT4之间。该串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别共通连接于选择栅极线SGS0～SGS3，选择晶体管ST2的栅极分别共通连接于选择栅极线SGS0～SGS3。与此相对，位于同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7，背栅极晶体管BT的控制栅极共通连接于背栅极线BG(区块BLK0～BLK3中，分别为BG0～BG3)。
也就是说，字线WL0～WL7及背栅极线BG在同一区块BLK0内的多个串单元SU0～SU3间共通连接，与此相对，选择栅极线SGD、SGS即使在同一区块BLK0内，也针对每一串单元SU0～SU3而独立。
另外，在存储单元阵列18内呈矩阵状配置的NAND串SR中，位于同一行的NAND串SR的选择晶体管ST1的电流路径的另一端共通连接于任一条位线BL(BL0～BL(N－1))。也就是说，位线BL在多个区块BLK间，共通连接NAND串SR。另外，选择晶体管ST2的电流路径的另一端共通连接于源极线SL。源极线SL例如在多个区块间共通连接NAND串SR。
数据的读出及写入是对任一区块BLK的任一串单元SU中的共通连接于任一条字线WL的多个存储单元晶体管MT一次性进行。将该单位称为“页面”。
接下来，利用图4及图5对存储单元阵列18的三维积层构造进行说明。此外，在图4及图5的例子中，省略层间绝缘膜。进而，在图4的例子中，省略设置在存储单元阵列18的下方的周边电路(例如，BL连结电路BHU、读出放大器20、及数据寄存器21等)。
如图4所示，存储单元阵列18设置在设置于半导体衬底30上的周边电路区域PC的上方。而且，存储单元阵列18具有介置层间绝缘膜依次形成在周边电路区域PC的上方的背栅极晶体管层L1、存储单元晶体管层L2、选择晶体管层L3、及配线层L4。
背栅极晶体管层L1作为背栅极晶体管BT发挥功能。存储单元晶体管层L2作为存储单元晶体管MT0～MT7(NAND串SR)发挥功能。选择晶体管层L3作为选择晶体管ST1及ST2发挥功能。配线层L4作为源极线SL及位线BL发挥功能。
背栅极晶体管层L1具有背栅极导电层31。背栅极导电层31是以在与半导体衬底30平行的第一方向D1及第二方向D2上二维地扩展的方式形成(也就是说，第一方向D1及第二方向D2与存储单元晶体管MT积层的第三方向D3正交)。背栅极导电层31以区块BLK为单位而分断。背栅极导电层31由例如多晶硅形成。背栅极导电层31作为背栅极线BG发挥功能。
另外，如图5所示，背栅极导电层31具有背栅极孔32。背栅极孔32是以刻蚀背栅极导电层31的方式形成。背栅极孔32形成为从上表面观察时以第一方向D1为长度方向的大致矩形状。
存储单元晶体管层L2形成在背栅极晶体管层L1的上层。存储单元晶体管层L2具有字线导电层33a～33d。字线导电层33a～33d将层间绝缘膜(未图示)夹于中间而积层。字线导电层33a～33d形成为沿第二方向D2延伸的条状。字线导电层33a～33d由例如多晶硅形成。字线导电层33a作为存储单元晶体管MT3或MT4的控制栅极(字线WL3或WL4)发挥功能。字线导电层33b作为存储单元晶体管MT2或MT5的控制栅极(字线WL2或WL5)发挥功能。字线导电层33c作为存储单元晶体管MT1或MT6的控制栅极(字线WL1或WL6)发挥功能。字线导电层33d作为存储单元晶体管MT0或MT7的控制栅极(字线WL0或WL7)发挥功能。
另外，如图5所示，存储单元晶体管层L2具有存储孔34。存储孔34是以贯通字线导电层33a～33d的方式形成。存储孔34是以与背栅极孔32的第一方向D1的端部附近对准的方式形成。
如图5所示，背栅极晶体管层L1及存储单元晶体管层L2具有阻挡绝缘层35a、电荷蓄积层35b、隧道绝缘层35c、及半导体层36。半导体层36作为NAND串SR的电流路径(各晶体管的背栅极)发挥功能。
如图5所示，阻挡绝缘层35a以与背栅极孔32及存储孔34相接的方式形成。电荷蓄积层35b是以与阻挡绝缘层35a相接的方式形成。隧道绝缘层35c是以与电荷蓄积层35b相接的方式形成。半导体层36是以与隧道绝缘层35c相接的方式形成。半导体层36是以将背栅极孔32及存储孔34填埋的方式形成。
半导体层36形成为从第二方向D2观察时呈U字状。也就是说，半导体层36具有沿相对于半导体衬底30的表面垂直的方向延伸的一对柱状部36a、及将一对柱状部36a的下端连结的连结部36b。
阻挡绝缘层35a及隧道绝缘层35c由例如氧化硅(SiO2)形成。电荷蓄积层35b由例如氮化硅(SiN)形成。半导体层36由例如多晶硅形成。所述阻挡绝缘层35a、电荷蓄积层35b、隧道绝缘层35c、及半导体层36形成作为存储单元晶体管MT发挥功能的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型晶体管。
如果以其它方式描述所述背栅极晶体管层L1的构成，那么隧道绝缘层35c是以包围连结部36b的方式形成。电荷蓄积层35b是以包围隧道绝缘层35c的方式形成。阻挡绝缘层35a是以包围电荷蓄积层35b的方式形成。背栅极导电层31是以包围阻挡绝缘层35a、电荷蓄积层35b、隧道绝缘层35c、及连结部36b的方式形成。
另外，如果以其它方式描述所述存储单元晶体管层L2的构成，那么隧道绝缘层35c是以包围柱状部36a的方式形成。电荷蓄积层35b是以包围隧道绝缘层35c的方式形成。阻挡绝缘层35a是以包围电荷蓄积层35b的方式形成。字线导电层33a～33d是以包围阻挡绝缘层35a、电荷蓄积层35b、隧道绝缘层35c、及柱状部36a的方式形成。
如图4及图5所示，选择晶体管层L3具有导电层37a及37b。导电层37a及37b沿第二方向D2延伸。导电层37a形成在一柱状部36a的上层，导电层37b形成在另一柱状部36a的上层。
导电层37a及37b由例如多晶硅形成。导电层37a作为选择晶体管ST2的栅极(选择栅极线SGS)发挥功能，导电层37b作为选择晶体管ST1的栅极(选择栅极线SGD)发挥功能。
如图5所示，选择晶体管层L3具有孔38a及38b。孔38a及38b分别贯通导电层37a及37b。另外，孔38a及38b分别与存储孔34对准。
如图5所示，选择晶体管层L3具备栅极绝缘层39a及39b、以及半导体层40a及40b。栅极绝缘层39a及39b分别以与孔38a及38b相接的方式形成。半导体层40a及40b分别以与栅极绝缘层39a及39b相接的方式，形成为沿相对于半导体衬底30的表面垂直的方向延伸的柱状。
栅极绝缘层39a及39b由例如氧化硅(SiO2)形成。半导体层40a及40b由例如多晶硅形成。
如果以其它方式描述所述选择晶体管层L3的构成，那么栅极绝缘层39a是以包围柱状的半导体层40a的方式形成。导电层37a是以包围栅极绝缘层39a及半导体层40a的方式形成。另外，栅极绝缘层39b是以包围柱状的半导体层40b的方式形成。导电层37b是以包围栅极绝缘层39b及半导体层40b的方式形成。
如图4及图5所示，配线层L4形成在选择晶体管层L3的上层。配线层L4具有源极线层41、插塞层42、及位线层43。
源极线层41沿第二方向D2延伸。源极线层41是以与导电层37a的上表面相接的方式形成。插塞层42与导电层37b的上表面相接，且沿第三方向D3延伸。位线层43沿第一方向D1延伸。位线层43是以与插塞层42的上表面相接的方式形成。源极线层41、插塞层42、及位线层43由例如钨(W)等金属形成。源极线层41作为源极线SL发挥功能，位线层43作为位线BL发挥功能。
此外，存储单元阵列18的构成也可为其它构成。例如，NAND串SR也可为1根柱状而并非U字型的形状。关于存储单元阵列18的构成，例如记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OFMANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FORMANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
1.1.4关于读出放大器及数据寄存器的构成
接下来，利用图6对读出放大器20及数据寄存器21的构成进行说明。
读出放大器20包含分别对应于各位线BL0～BL(N－1)而设置的读出放大器单元SAU0～SAU(N－1)。图6的例子是与1条位线BL对应的读出放大器单元SAU的电路图。
数据寄存器21包含分别对应于各读出放大器单元SAU而设置的多个锁存电路XDL。锁存电路XDL暂时保存从读出放大器单元SAU接收到的读出数据RD及从输入输出电路10接收到的写入数据WD。更具体来说，输入输出电路10所接收到的写入数据WD经由锁存电路XDL被传输至读出放大器单元SAU。另外，从读出放大器单元SAU接收到的读出数据RD经由锁存电路XDL被传输至输入输出电路10。
此外，在本实施方式中，以将流经位线BL的电流读出的电流读出方式的读出放大器单元SAU为例进行说明，但也可使用电压读出方式的读出放大器单元SAU。在以下的说明中，将晶体管的源极或漏极的一个称为“晶体管的一端”，将源极或漏极的另一个称为“晶体管的另一端”。
如图6所示，读出放大器单元SAU经由BL连结电路BHU而连接于位线BL。另外，读出放大器单元SAU经由DBUS开关电路DSW而连接于数据寄存器21内的锁存电路XDL。
BL连结电路BHU包含高耐压n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管50。晶体管50的一端与对应的位线BL连接，晶体管50的另一端经由读出放大器线SAL而连接于读出放大器单元SAU。对晶体管50的栅极输入信号BLS。信号BLS是用来控制位线BL与读出放大器单元SAU的电连接的信号。
读出放大器单元SAU包含读出电路SA、锁存电路SDL、及预充电电路LPC。
读出电路SA包含低耐压n通道MOS晶体管51～60、低耐压p通道MOS晶体管61、及电容元件62。
对晶体管51的栅极输入信号BLC。晶体管51的一端连接于读出放大器线SAL，晶体管51的另一端连接于节点SCOM。晶体管51用来将对应的位线BL箝位至与信号BLC对应的电位。
对晶体管52的栅极输入信号BLX。晶体管52的一端连接于节点SCOM，晶体管52的另一端连接于节点SSRC。
晶体管53的栅极连接于节点INV_S。晶体管53的一端连接于节点SSRC，晶体管53的另一端连接于节点SRCGND。对节点SRCGND施加例如接地电压VSS。
晶体管61的栅极连接于节点INV_S。对晶体管61的一端施加电源电压VDDSA，晶体管61的另一端连接于节点SSRC。
对晶体管54的栅极输入信号XXL。晶体管54的一端连接于节点SCOM，晶体管54的另一端连接于节点SEN。
对晶体管55的栅极输入信号HLL。对晶体管55的一端施加电压VSENP，晶体管55的另一端连接于节点SEN。
电容元件62的一电极连接于节点SEN，对电容元件62的另一电极输入时钟信号CLK。
晶体管57的栅极连接于节点SEN。晶体管57的一端连接于晶体管58的一端，对晶体管57的另一端输入时钟信号CLK。晶体管57作为读出节点SEN的电压的读出晶体管发挥功能。
对晶体管58的栅极输入信号STB。晶体管58的另一端连接于总线LBUS。
对晶体管56的栅极输入信号BLQ。晶体管56的一端连接于节点SEN，晶体管56的另一端连接于总线LBUS。例如，在经由总线LBUS对节点SEN进行充电的情况下，晶体管56设为接通状态。
晶体管59的栅极连接于总线LBUS。晶体管59的一端连接于晶体管60的一端，对晶体管59的另一端施加电压VLSA。电压VLSA也可为例如接地电压VSS。
对晶体管60的栅极输入信号LSL。晶体管60的另一端连接于节点SEN。
在写入数据时，读出电路SA根据锁存电路SDL的保存数据控制位线BL。
锁存电路SDL包含低耐压n通道MOS晶体管70～73及低耐压p通道MOS晶体管74～77。
对晶体管70的栅极输入信号STL。晶体管70的一端连接于总线LBUS，晶体管70的另一端连接于节点LAT_S。
对晶体管71的栅极输入信号STI。晶体管71的一端连接于总线LBUS，晶体管71的另一端连接于节点INV_S。
晶体管72的栅极连接于节点INV_S。晶体管72的一端接地(连接于接地电压配线)，晶体管72的另一端连接于节点LAT_S。
晶体管73的栅极连接于节点LAT_S。晶体管73的一端接地，晶体管73的另一端连接于节点INV_S。
晶体管74的栅极连接于节点INV_S。晶体管74的一端连接于节点LAT_S，晶体管74的另一端连接于晶体管76的一端。
晶体管75的栅极连接于节点LAT_S。晶体管75的一端连接于节点INV_S，晶体管75的另一端连接于晶体管77的一端。
对晶体管76的栅极输入信号SLL。对晶体管76的另一端施加电源电压VDDSA。
对晶体管77的栅极输入信号SLI。对晶体管77的另一端施加电源电压VDDSA。
在锁存电路SDL中，由晶体管72及74构成第一反相器，由晶体管73及75构成第二反相器。锁存电路SDL以节点LAT_S保存数据，且以节点INV_S保存其反转数据。
此外，读出放大器单元SAU例如也可具备具有与锁存电路SDL相同的构成的多个锁存电路，作为各个存储单元晶体管MT保存2位以上的数据的多值动作用锁存电路。在该情况下，锁存电路以能够收发数据的方式连接于总线LBUS。
预充电电路LPC对总线LBUS进行预充电。预充电电路LPC包含例如低耐压n通道MOS晶体管80。对晶体管80的栅极输入信号LBP。晶体管80的一端连接于总线LBUS，对晶体管80的另一端施加电压VHLB。而且，预充电电路LPC通过对总线LBUS传输电压VHLB而对总线LBUS进行预充电。
DBUS开关电路DSW将总线LBUS与总线DBUS连接。也就是说，DBUS开关电路DSW将读出放大器单元SAU与数据寄存器21内的锁存电路XDL连接。DBUS开关电路DSW包含例如低耐压n通道MOS晶体管81。对晶体管81的栅极输入信号DBS。晶体管81的一端连接于总线LBUS，晶体管81的另一端经由总线DBUS而连接于数据寄存器21内的锁存电路XDL。
此外，所述构成的BL连结电路BHU、读出放大器单元SAU、及DBUS开关电路DSW中的各种信号由例如定序器15赋予。
1.2关于读出放大器及数据寄存器的配置
接下来，利用图7对读出放大器20及数据寄存器21的配置进行说明。图7的例子表示设置在半导体衬底上的BL连结电路BHU、读出放大器单元SAU及数据寄存器21。存储单元阵列18介隔层间绝缘膜设置在它们的上方。
在本实施方式中，将和1条位线BL对应的读出放大器单元SAU、与连接于该读出放大器单元SAU的数据寄存器21的组合表述为“读出组GP”。另外，本实施方式的BL连结电路与2条位线BL对应，例如，将与位线BL0及BL1对应的BL连结电路表述为“BL连结电路BHU_0_1”。其它BL连结电路BHU也同样。进而，将1个BL连结电路BHU、及连接于该BL连结电路BHU的2个读出组GP的组合表述为“连接单元UT”。连接单元UT(BL连结电路BHU)对应于(N－1)个位线BL而设置M个(M是N/2以上的整数)。M个连接单元UT在半导体衬底上配置成例如矩阵状。
另外，在以下的说明中，将与位线BL0～BL(N－1)对应的电路、配线等加以区别的情况下，对参照符号的末尾追加““与位线BL对应的数字””而记载。例如，像与位线BL0对应的读出组GP0、读出电路SA0、读出放大器线SAL0、总线LBUS0、总线DBUS0、DBUS开关电路DSW0、锁存电路XDL0或晶体管50_0、数据寄存器21_0这样表述。
如图7所示，在本实施方式中，与各位线BL对应的读出放大器单元SAU及数据寄存器21分散配置。更具体来说，连接单元UT0包含例如沿着第一方向D1依次配置的读出组GP0的数据寄存器21_0(设置着数据寄存器21_0的区域)及读出放大器单元SAU0(设置着读出放大器单元SAU0的区域)、BL连结电路BHU_0_1(设置着BL连结电路BHU_0_1的区域)、以及读出组GP1的读出放大器单元SAU1(设置着读出放大器单元SAU1的区域)及数据寄存器21_1(设置着数据寄存器21_1的区域)。也就是说，在连接单元UT0中，以BL连结电路BHU_0_1为中心，在BL连结电路BHU_0_1的两侧配置读出放大器单元SAU0及SAU1。换句话说，在读出放大器单元SAU0及SAU1之间配置对应的BL连结电路BHU_0_1。而且，在读出放大器单元SAU0及SAU1的外侧配置着数据寄存器21_0及21_1。
位线BL0连接于BL连结电路BHU_0_1内的接触插塞CP1_0。接触插塞CP1贯通存储单元阵列18，将设置在存储单元阵列18的上方的配线、与设置在存储单元阵列18的下方的配线连接。接触插塞CP1_0经由晶体管50_0(未图示)及读出放大器线SAL0而连接于读出放大器单元SAU0的读出电路SA0。读出放大器单元SAU0的读出电路SA0经由总线LBUS0、DBUS开关电路DSW0、及总线DBUS0而连接于数据寄存器21_0的锁存电路XDL0。总线DBUS针对每一读出放大器单元SAU而设置，分别将对应的DBUS开关电路DSW与数据寄存器21的锁存电路XDL连接。
位线BL1与位线BL0同样地，连接于BL连结电路BHU_0_1的接触插塞CP1_1。而且，接触插塞CP1_1经由晶体管50_1(未图示)及读出放大器线SAL1而连接于读出放大器单元SAU1的读出电路SA1。读出放大器单元SAU1的读出电路SA1经由总线LBUS1、DBUS开关电路DSW1、及总线DBUS1而连接于数据寄存器21_1的锁存电路XDL1。
其次，连接单元UT1中的BL连结电路BHU_2_3、读出放大器单元SAU2及SAU3、以及数据寄存器21_2及21_3的配置与连接单元UT0相同。
位线BL2连接于BL连结电路BHU_2_3的接触插塞CP1_2。而且，接触插塞CP1_2经由晶体管50_2(未图示)及读出放大器线SAL2而连接于读出放大器单元SAU2的读出电路SA2。读出放大器单元SAU2的读出电路SA经由总线LBUS2、DBUS开关电路DSW2、及总线DBUS2而连接于数据寄存器21_2的锁存电路XDL2。
位线BL3与位线BL0同样地，连接于BL连结电路BHU_2_3的接触插塞CP1_3。而且，接触插塞CP1_3经由晶体管50_3(未图示)及读出放大器线SAL3而连接于读出放大器单元SAU3的读出电路SA3。读出放大器单元SAU3的读出电路SA3经由总线LBUS3、DBUS开关电路DSW3、及总线DBUS3而连接于数据寄存器21_3的锁存电路XDL3。
此外，1个连接单元UT所对应的2条位线BL可任意地设定。例如，也可为连接单元UT0与位线BL0及BL2对应，且连接单元UT1与位线BL1及BL3对应。
进而，在读出组GP内，读出放大器单元SAU与数据寄存器21的配置可任意地设定。例如，在连接单元UT0的情况下，也可沿着第一方向D1依次排列有读出放大器单元SAU0、数据寄存器21_0、BL连结电路BHU_0_1、数据寄存器21_1、读出放大器单元SAU1。
1.3关于存储单元阵列与读出放大器的连接
接下来，利用图8及图9对存储单元阵列18与读出放大器20的连接进行说明。图8是表示存储单元阵列18与设置它的下方的连接单元UT0的连接关系的俯视图。图8中，上图是存储单元阵列18的俯视图，表示设置在存储单元阵列18的上方的位线BL。另外，下图表示配置在存储单元阵列18的下方、即周边电路区域PC的连接单元UT0的俯视图。图9是沿着图8的第一方向D1的剖视图，尤其表示看到位线BL0的部分的截面构成。
以下，将设置在存储单元阵列18的上方的位线BL表述为“上部位线BLU”，将设置在存储单元阵列18的下方的位线BL表述为“下部位线BLL”。上部位线BLU、下部位线BLL、及接触插塞CP1相当于直到目前为止所说明的位线BL。也就是说，位线BL包含上部位线BLU、下部位线BLL、及连接两者的接触插塞CP1。
如图8所示，在存储单元阵列18的上方，沿着第一方向D1设置着上部位线BLU(BLU0～BLU(N－1))。在存储单元阵列18内，对应于M个连接单元UT而设置着M个连接部RCU。在图8的例子中，分别示出与连接单元UT0及UT1对应的连接部RCU0及RCU1。此外，在图8的例子中，在连接部RCU0的区域内，设置着接触插塞CP1_0及CP1_1。而且，上部位线BLU0经由接触插塞CP1_0而连接于下部位线BLL0，上部位线BLU1经由接触插塞CP1_1而连接于下部位线BLL1。此外，连接部RCU0中的接触插塞CP1_0及CP1_1的配置只要为分别可与位线BL0及BL1连接的位置，便可任意地设定。例如，也可沿着与第一方向D1及第二方向D2不同的方向配置，还可沿着第二方向D2配置。
在BL连结电路BHU_0_1的区域中，下部位线BLL0经由接触插塞CP2_0而连接于晶体管50_0的一端。而且，晶体管50_0的另一端经由接触插塞CP3_0而连接于读出放大器线SAL0。
在读出放大器单元SAU0的区域中，读出放大器线SAL0经由接触插塞CP4_0而连接于读出电路SA0内的晶体管50_0的一端。读出电路SA0经由接触插塞CP5_0而连接于总线LBUS0。总线LBUS0经由接触插塞CP6_0而连接于DBUS开关电路DSW0的一端。DBUS开关电路DSW0的另一端经由接触插塞CP7_0而连接于总线DBUS0。
在数据寄存器21_0的区域中，总线DBUS0经由接触插塞CP8_0而连接于锁存电路XDL0。
另外，连接单元UT0中的接触插塞CP2_1、CP3_1、CP4_1、CP5_1、CP6_1、CP7_1、及CP8_1的连接分别与接触插塞CP2_0、CP3_0、CP4_0、CP5_0、CP6_0、CP7_0及CP8_0相同。
更具体来说，在BL连结电路BHU_0_1的区域中，下部位线BLL1经由接触插塞CP2_1而连接于晶体管50_1的一端。而且，晶体管50_1的另一端经由接触插塞CP3_1而连接于读出放大器线SAL1。
在读出放大器单元SAU1的区域中，读出放大器线SAL1经由接触插塞CP4_1而连接于读出电路SA1内的晶体管50_1的一端。读出电路SA1经由接触插塞CP5_1而连接于总线LBUS1。总线LBUS1经由接触插塞CP6_1而连接于DBUS开关电路DSW1的一端。DBUS开关电路DSW1的另一端经由接触插塞CP7_1而连接于总线DBUS1。
在数据寄存器21_1的区域中，总线DBUS1经由接触插塞CP8_1而连接于锁存电路XDL1。
接下来，对存储单元阵列18及读出放大器20的截面构成进行说明。图9的例子表示连接单元UT0中与位线BL0对应的晶体管50_0及读出放大器单元SAU0的一部分(晶体管51_0)，省略连接单元UT0内的其它电路等。
如图9所示，在半导体衬底30的表面区域设置着高耐压晶体管用的阱区域90a及低耐压晶体管用的阱区域90b。阱区域90a包含n型阱91a及p型阱92a，阱区域90b包含n型阱91b及p型阱92b。在p型阱92a上形成着例如晶体管50_0。另外，在p型阱92b上形成着例如晶体管51_0。这些晶体管50_0及51_0包含作为源极或漏极发挥功能的n+扩散层93、及栅极电极94。
晶体管50_0的一端经由接触插塞CP2_0而连接于作为下部位线BLL0发挥功能的配线层95。晶体管50_0的另一端经由接触插塞CP3_0而连接于作为读出放大器线SAL0发挥功能的配线层95。
晶体管51_0的一端经由接触插塞CP4_0而连接于作为读出放大器线SAL0发挥功能的配线层95。晶体管51_0的另一端经由接触插塞CP9_0而连接于读出放大器单元SAU0内的作为节点SCOM发挥功能的配线层95。
在半导体衬底30上形成着层间绝缘膜96，介隔层间绝缘膜96而在配线层95的上方形成着存储单元阵列18。具体来说，沿着第三方向D3依次设置着背栅极线BG、多条字线WL、及选择栅极线SGS或SGD。而且，呈U字型设置着成为NAND串SR的电流路径的半导体层。NAND串SR的一端例如连接于上部位线BLU0，另一端连接于源极线SL。
上部位线BLU0经由贯通存储单元阵列18的接触插塞CP1_0而连接于下部位线BLL0。
此外，在本实施方式中，设为在存储单元阵列18的下方形成着1层配线层95的构造，但也可设为形成着2层配线层的配线构造，还可为3层以上的配线构造。进而，接触插塞CP1也可为配线形状的线接点。
1.4关于写入动作
接下来，简略地对写入动作进行说明。以下，对写入动作与就绪/忙碌信号R/Bn的关系进行说明。
控制器110在对NAND型高速缓冲存储器100发送写入命令(写入指令、地址ADD、写入数据WD)的情况下，将通常的写入指令或高速缓冲写入指令的任一个发送至NAND型高速缓冲存储器100。
NAND型高速缓冲存储器100在接收到通常的写入指令的情况下，执行通常的写入动作。在通常的写入动作中，在正在将写入数据WD写入至存储单元阵列18的期间，信号R/Bn设为“L”电平(忙碌状态)。
另一方面，NAND型高速缓冲存储器100在接收到高速缓冲写入指令的情况下，执行高速缓冲写入动作。对存储单元晶体管MT的写入与接收到通常的写入指令的情况相同，但信号R/Bn的“L”电平的期间不同。在高速缓冲写入动作中，在从写入动作开始起至数据寄存器21结束写入数据WD向读出放大器20的传输为止的期间，信号R/Bn设为“L”电平。数据寄存器21经由输入输出电路10而从控制器110接收写入数据WD。而且，数据寄存器21经由总线DBUS而向读出放大器20传输写入数据WD。NAND型高速缓冲存储器100当从数据寄存器21向读出放大器20的写入数据WD的传输结束而数据寄存器21内的锁存电路XDL变得能够使用时，在对存储单元阵列18的写入动作中，也将“H”电平(就绪状态)的信号R/Bn发送至控制器110，而设为能够接收下一指令的状态。
此外，高速缓冲写入动作例如记载在题为“输出内部动作的通过/失败结果的半导体集成电路(SEMICONDUCTOR INTEGRATED CIRCUIT ADAPTED TO OUTPUT PASS/FAILRESULTS OF INTERNAL OPERATIONS)”的在2002年12月13日提出申请的美国专利申请10/318,167号中。该专利申请的全部内容通过参照而引用在本申请的说明书中。
1.5关于读出动作
接下来，简略地对读出动作进行说明。读出动作大致包含页面读出与高速缓冲读出。页面读出是将数据从存储单元晶体管MT读出至数据寄存器21、也就是锁存电路XDL的动作，高速缓冲读出是将数据从数据寄存器21读出至控制器110的动作。
更具体来说，在页面读出中，读出放大器20将对应的存储单元晶体管MT的数据读出，并存储到例如锁存电路SDL中。然后，读出放大器20将存储在锁存电路SDL中的读出数据RD经由总线DBUS而发送至数据寄存器21的锁存电路XDL。在高速缓冲读出中，将存储在数据寄存器21中的读出数据RD经由输入输出电路10而发送至控制器110。
1.6关于本实施方式的效果
如果为本实施方式的构成，那么能够提高处理能力。以下，对本效果进行详细叙述。
例如，将页面读出中从存储单元阵列18(存储单元晶体管MT)向数据寄存器21传输数据的期间设为tR。这样一来，期间tR包含将数据从存储单元阵列18读出至读出放大器20的读出期间t1、及从读出放大器20向数据寄存器21传输数据的数据传输期间t2。例如，在多个读出放大器单元SAU与多个锁存电路XDL通过共通的总线DBUS连接的情况下，数据被串行发送至多个锁存电路XDL(多次进行数据传输)，因此，数据传输期间t2变长。另外，例如，如果读出放大器单元SAU与锁存电路XDL之间的距离较远，那么总线DBUS变长，而总线DBUS的配线电阻及配线间电容增加。由此，总线DBUS的RC(Resistance-Capacitance，电阻-电容)时间常数变大。因此，总线DBUS的充放电期间变长，而数据传输期间t2变长。另外，导致芯片面积增加，因此，无法增大读出放大器单元SAU或数据寄存器21内的晶体管尺寸(无法提高驱动能力)。因此，无法缩短总线DBSU的充放电期间而数据传输期间t2变长。
与此相对，如果为本实施方式的构成，那么可在BL连结电路BHU的两侧配置连接于BL连结电路的读出放大器单元SAU。也就是说，可在2个读出放大器单元SAU之间配置对应的BL连结电路BHU。进而，可与读出放大器单元SAU相邻地配置对应的数据寄存器21、也就是锁存电路XDL。而且，可通过专用地设置的总线DBUS将1个读出放大器单元SAU与1个锁存电路XDL连接。由此，可防止数据经由1条总线DBUS串行发送至多个锁存电路XDL。另外，可缩短总线DBUS的配线，因此可降低RC时间常数，而可缩短总线DBUS的充放电期间。因此，可缩短数据传输期间t2，而可提高半导体存储装置的处理能力。
进而，可缩短BL连结电路与读出放大器单元SAU的距离，因此可抑制位线BL的充放电期间增加。因此，可抑制读出期间t1增加，而可提高半导体存储装置的处理能力。
进而，在写入动作中，与页面读出同样地，可缩短从数据寄存器21向读出放大器单元SAU传输数据的数据传输期间。因此，可提高半导体存储装置的处理能力。
2.第二实施方式
接下来，对第二实施方式进行说明。在第二实施方式中，对与第一实施方式不同的读出放大器20及数据寄存器21的配置进行说明。以下，仅对与第一实施方式的不同点进行说明。
2.1关于读出放大器及数据寄存器的配置
利用图10对读出放大器20及数据寄存器21的配置进行说明。图10的例子为简化说明而仅表示连接单元UT0。
在本实施方式中，将和2条位线BL对应的2个读出放大器单元SAU、与2个数据寄存器21的组合设为1个读出组GP。例如，将与位线BL0及BL1对应的读出放大器单元SAU0及SAU1、以及数据寄存器21_0及21_1的组合设为读出组GP01。另外，将与位线BL2及BL3对应的读出放大器单元SAU2及SAU3、以及数据寄存器21_2及21_3的组合设为读出组GP23。此外，1个读出组GP中包含的读出放大器单元SAU及数据寄存器21也可为3个以上。
如图10所示，连接单元UT0沿着第一方向D1依次排列有读出组GP01、与位线BL0～BL3对应的BL连结电路BHU_0_3、读出组GP23。更具体来说，沿着第一方向D1，依次排列有数据寄存器21_1、数据寄存器21_0、读出放大器单元SAU1、读出放大器单元SAU0、BL连结电路BHU_0_3、读出放大器单元SAU2、读出放大器单元SAU3、数据寄存器21_2、及数据寄存器21_3。也就是说，在连接单元UT0中，以BL连结电路BHU_0_3为中心，在BL连结电路BHU_0_1的两侧分别配置2个读出放大器单元SAU0及SAU1、以及读出放大器单元SAU2及SAU3。换句话说，在2个读出放大器单元SAU0及SAU1与2个读出放大器单元SAU2及SAU3之间配置对应的BL连结电路BHU_0_3。而且，在2个读出放大器单元SAU0及SAU1的更外侧配置着数据寄存器21_0及21_1，在2个读出放大器单元SAU2及SAU3的更外侧配置着数据寄存器21_2及21_3。此外，读出组GP内的读出放大器单元SAU及数据寄存器21的配置可任意地设定。例如，也可沿着第一方向D1依次排列有读出放大器单元SAU0、读出放大器单元SAU1、BL连结电路BHU_0_3、读出放大器单元SAU3、读出放大器单元SAU2。另外，例如，也可沿着第一方向D1依次排列有读出放大器单元SAU0、读出放大器单元SAU2、BL连结电路BHU_0_3、读出放大器单元SAU1、读出放大器单元SAU3。数据寄存器21也同样。
2.2关于本实施方式的效果
如果为本实施方式的构成，那么可获得与第一实施方式相同的效果。
进而，如果为本实施方式的构成，那么BL连结电路BHU与4条位线BL对应，因此，可抑制因BL连结电路区域增加而导致芯片面积增加。
3.第三实施方式
接下来，对第三实施方式进行说明。在第三实施方式中，对未设置BL连结电路的区域的情况进行说明。以下，仅对与第一及第二实施方式的不同点进行说明。
3.1关于读出放大器及数据寄存器的配置
利用图11对读出放大器20及数据寄存器21的配置进行说明。
在本实施方式中，将和1条位线BL对应的读出放大器单元SAU与数据寄存器21的组合设为1个读出组GP。另外，本实施方式将BL连结电路区域废除。例如，第一及第二实施方式中包含于BL连结电路BHU的晶体管50也可包含于读出电路SA。
如图11所示，连接单元UT0对应于位线BL0及BL1而包含读出组GP01及GP23。更具体来说，沿着第一方向D1，依次排列有读出组GP0的数据寄存器21_0及读出放大器单元SAU0、以及读出组GP1的读出放大器单元SAU1及数据寄存器21_1。也就是说，在连接单元UT0中，在相邻的2个读出放大器单元SAU0及SAU1的外侧分别配置着数据寄存器21_0及21_1。
连接单元UT1也与连接单元UT0同样地，包含沿着第一方向D1依次排列的读出组GP2的数据寄存器21_2及读出放大器单元SAU2、以及读出组GP3的读出放大器单元SAU3及数据寄存器21_3。
此外，1个读出组GP中包含的读出放大器单元SAU及数据寄存器21也可为2个以上。
3.2关于本实施方式的效果
如果为本实施方式的构成，那么可获得与第一及第二实施方式相同的效果。
4.第四实施方式
接下来，对第四实施方式进行说明。在第四实施方式中，对与第一实施方式不同的DBUS开关电路DSW的构成表示9个例子。以下，仅对与第一至第三实施方式的不同点进行说明。
4.1第一例
首先，利用图12对第四实施方式的第一例进行说明。
如图12所示，DBUS开关电路DSW包含低耐压p通道MOS晶体管200。
对晶体管200的栅极输入信号DBS的反转信号即信号DBSn。晶体管200的一端连接于总线LBUS，晶体管200的另一端连接于总线DBUS。
4.2第二例
其次，利用图13对第四实施方式的第二例进行说明。
如图13所示，DBUS开关电路DSW包含低耐压n通道MOS晶体管201及低耐压p通道MOS晶体管202。
对晶体管201的栅极输入信号DBS，对晶体管202的栅极输入信号DBSn。晶体管201及202的一端连接于总线LBUS，晶体管201及202的另一端连接于总线DBUS。
4.3第三例
其次，利用图14对第四实施方式的第三例进行说明。
如图14所示，DBUS开关电路DSW包含低耐压n通道MOS晶体管203及204。
晶体管203的栅极连接于总线LBUS。晶体管203的一端连接于总线DBUS，晶体管203的另一端连接于晶体管204的一端。对晶体管204的栅极输入信号DBS。晶体管204的另一端接地。
DBUS开关电路DSW当信号DBS及总线LBUS为“H”电平时，将总线DBUS放电而设为“L”电平。
4.4第四例
其次，利用图15对第四实施方式的第四例进行说明。
如图15所示，DBUS开关电路DSW包含低耐压p通道MOS晶体管205及206。
对晶体管205的栅极输入信号DBSn。对晶体管205的一端施加电源电压(连接于电源电压配线)，晶体管205的另一端连接于晶体管206的一端。晶体管204的栅极连接于总线LBUS，晶体管204的另一端连接于总线DBUS。
DBUS开关电路DSW当信号DBS及总线LBUS为“L”电平时，对总线DBUS进行充电而设为“H”电平。
4.5第五例
其次，利用图16对第四实施方式的第五例进行说明。
如图16所示，DBUS开关电路DSW包含低耐压p通道MOS晶体管207及208、以及低耐压n通道MOS晶体管209及210。
对晶体管207的栅极输入信号DBSn。对晶体管207的一端施加电源电压。晶体管205的另一端连接于晶体管208的一端。晶体管208及209的栅极连接于总线LBUS。晶体管208的另一端及晶体管209的一端连接于总线DBUS。晶体管209的另一端连接于晶体管210的一端。对晶体管210的栅极输入信号DBS，晶体管210的另一端接地。晶体管208及209作为反相器发挥功能。
DBUS开关电路DSW当信号DBS为“H”电平(信号DBSn为“L”电平)时，将总线LBUS的反转信号发送至总线DBUS。
4.6第六例
其次，利用图17对第四实施方式的第六例进行说明。
如图17所示，DBUS开关电路DSW包含低耐压n通道MOS晶体管211～214。
晶体管211的栅极连接于总线LBUS及晶体管213的一端。晶体管211的一端连接于晶体管213的栅极及总线DBUS。晶体管211的另一端连接于晶体管212的一端。对晶体管212的栅极输入信号DBS1，晶体管212的另一端接地。晶体管213的另一端连接于晶体管214的一端。对晶体管214的栅极输入信号DBS2，晶体管214的另一端接地。
DBUS开关电路DSW当信号DBS1为“H”电平时，如果总线LBUS设为“H”电平，那么将总线DBUS放电而设为“L”电平。另外，DBUS开关电路DSW当信号DBS2为“H”电平时，如果总线DBUS设为“H”电平，那么将总线LBUS放电而设为“L”电平。
4.7第七例
其次，利用图18对第四实施方式的第七例进行说明。
如图18所示，DBUS开关电路DSW包含低耐压p通道MOS晶体管215～218。
对晶体管215的栅极输入信号DBSn1。对晶体管215的一端施加电源电压，晶体管215的另一端连接于晶体管216的一端。对晶体管217的栅极输入信号DBSn2。对晶体管217的一端施加电源电压，晶体管217的另一端连接于晶体管218的一端。晶体管216的栅极连接于总线LBUS及晶体管218的另一端。晶体管216的另一端连接于晶体管218的栅极及总线DBUS。
DBUS开关电路DSW当信号DBSn1为“L”电平时，如果总线LBUS设为“L”电平，那么对总线DBUS进行充电而设为“H”电平。另外，DBUS开关电路DSW当信号DBSn2为“L”电平时，如果总线DBUS设为“L”，那么对总线LBUS进行充电而设为“H”电平。
4.8第八例
其次，利用图19对第四实施方式的第八例进行说明。
如图19所示，DBUS开关电路DSW包含低耐压p通道MOS晶体管219～222、以及低耐压n通道MOS晶体管223～226。
对晶体管219的栅极输入信号DBSn1。对晶体管219的一端施加电源电压，晶体管219的另一端连接于晶体管220的一端。晶体管220及223的栅极连接于总线LBUS。晶体管220的另一端及晶体管223的一端连接于总线DBUS。晶体管223的另一端连接于晶体管224的一端。对晶体管224的栅极输入信号DBS1，晶体管224的另一端接地。晶体管220及223作为第一反相器发挥功能。
对晶体管221的栅极输入信号DBSn2。对晶体管221的一端施加电源电压，晶体管221的另一端连接于晶体管222的一端。晶体管222及225的栅极连接于总线DBUS。晶体管222的另一端及晶体管225的一端连接于总线LBUS，晶体管225的另一端连接于晶体管226的一端。对晶体管226的栅极输入信号DBS2，晶体管226的另一端接地。晶体管222及225作为第二反相器发挥功能。
DBUS开关电路DSW当信号DBS1为“H”电平(信号DBSn1为“L”电平)时，将总线LBUS的反转信号发送至总线DBUS。另外，DBUS开关电路DSW当信号DBS2为“H”电平(信号DBSn2为“L”电平)时，将总线DBUS的反转信号发送至总线LDBUS。
4.9第九例
其次，利用图20对第四实施方式的第九例进行说明。
如图20所示，DBUS开关电路DSW包含锁存电路。DBUS开关电路DSW包含低耐压p通道MOS晶体管227～230、以及低耐压n通道MOS晶体管231～236。
对晶体管231的栅极输入信号DBS1，晶体管231的一端连接于总线LBUS。晶体管231的另一端连接于晶体管232、233、及234的一端。对晶体管232的栅极输入信号DBS2，晶体管232的另一端连接于总线DBUS。对晶体管233的栅极输入信号DBS3。晶体管233的另一端连接于节点N1。对晶体管234的栅极输入信号DBS4。晶体管234的另一端连接于节点N2。
对晶体管227的栅极输入信号DBS5。对晶体管227的一端施加电源电压，晶体管227的另一端连接于晶体管228的一端。晶体管228的栅极连接于节点N2，晶体管228的另一端连接于节点N1。晶体管235的栅极连接于节点N2。晶体管235的一端连接于节点N1，晶体管235的另一端接地。晶体管228及235作为第一反相器发挥功能。
对晶体管229的栅极输入信号DBS6。对晶体管229的一端施加电源电压，晶体管229的另一端连接于晶体管230的一端。晶体管230的栅极连接于节点N1，晶体管230的另一端连接于节点N2。晶体管236的栅极连接于节点N1。晶体管236的一端连接于节点N2，晶体管236的另一端接地。晶体管230及236作为第二反相器发挥功能。
DBUS开关电路DSW以节点N1保存数据，且以节点N2保存其反转数据。例如，在将总线LBUS的数据传输至总线DBUS的情况下，首先，信号DBS1及DBS3设为“H”电平，将总线LBUS的数据保存在节点N1。然后，信号DBS1设为“L”电平，且信号DBS2设为“H”电平时，节点N1保存的数据被传输至总线DBUS。
此外，锁存电路的构成并不限定于本例。只要为可获得相同特性的构成，则可任意地设定。
4.10关于本实施方式的效果
可将本实施方式的构成应用于第一至第三实施方式。由此，可获得与第一至第三实施方式相同的效果。
5.变化例等
所述实施方式的半导体存储装置包含：连结电路(BHU_0_1)，设置在半导体衬底(30)上，且包含连接于第一位线(BL0)的第一电路(晶体管50_0)及连接于第二位线(BL1)的第二电路(晶体管50_1)；第一组(GP0)，包含连接于第一电路的第一读出放大器电路(SAU0)、及经由第一数据总线(DBUS0)而连接于第一读出放大器电路的第一数据寄存器(21_0)；第二组(GP1)，包含连接于第二电路的第二读出放大器电路(SAU1)、及经由第二数据总线(DBUS1)而连接于所述第二读出放大器电路的第二数据寄存器(21_1)；及存储单元阵列(18)，介隔层间绝缘膜(96)设置在连结电路及第一及第二组的上方，且包含连接于第一位线的第一存储单元及连接于所述第二位线的第二存储单元。沿着与半导体衬底平行的第一方向，依次排列有第一组、连结电路、第二组。
通过应用所述实施方式，可提供一种能够提高处理能力的半导体存储装置。
此外，实施方式并不限定于所述说明的方式，可进行各种变化。
5.1第一变化例
例如，在所述实施方式中，NAND串SR也可为1根柱状而并非U字型的形状。利用图21对NAND串SR的一例进行说明。此外，图21的例子省略层间绝缘膜。
如图21所示，NAND串SR设置在设置于半导体衬底30上的周边电路区域PC的上方。更具体来说，在周边电路区域PC之上，介置层间绝缘膜而设置着作为源极线SL发挥功能的源极线层41。而且，在源极线层41的上方，分别介隔层间绝缘膜而依次积层有选择栅极线SGS、连接于存储单元晶体管MT0～MT7的字线WL0～WL7、及作为选择栅极线SGD发挥功能的10层配线层33。
而且，形成着贯通10层配线层33并到达至配线层44的柱状的半导体层36。在半导体层36的侧面，依次形成着隧道绝缘层35c、电荷蓄积层35b、及阻挡绝缘层35a。半导体层36作为NAND串SR的电流路径发挥功能，成为供形成各晶体管的通道的区域。而且，半导体层36的上端经由插塞层42而连接于沿第一方向D1延伸的位线层43。位线层43作为位线BL发挥功能。另外，设置着与源极线层41相接且沿第二方向D2延伸的源极线接点LI。源极线接点LI沿着第二方向D2具有例如线形状。在2个源极线接接点LI之间，例如配置着1个串单元SU。源极线接点LI使用例如多晶硅。
5.2其它变化例
例如，第一实施方式及第四实施方式的各例中所说明的DBUS开关电路DSW的构成也可在可能的范围内进行组合。
进而，总线DBUS也可使用例如像DBUS开关电路DSW那样的开关电路而进行分割。
进而，所述实施方式中的“连接”也包含在中间介置例如晶体管或电阻等其它某个构件而间接地连接的状态。
此外，在与本发明相关的各实施方式中，也可如下述般。例如，存储单元晶体管MT能够保存2位(4值)的数据，当将保存有4值中的某一个时的阈值电平按照从低到高的顺序设为Er电平(删除电平)、A电平、B电平、及C电平时，
(1)读出动作中，
在A电平的读出动作中施加至所选择字线的电压例如为0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一范围之间。
在B电平的读出动作中施加至所选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中的任一范围之间。
在C电平的读出动作中施加至所选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一范围之间。
作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs或70μs～80μs之间。
(2)写入动作如上所述包含编程动作与验证动作。写入动作中，
编程动作时最初施加至所选择字线的电压例如为13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V及14.0V～14.6V中的任一范围之间。
也可改变对第奇数条字线进行写入时最初施加至所选择字线的电压、与对第偶数条字线进行写入时最初施加至所选择字线的电压。
当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压电压，列举例如0.5V左右。
作为施加至非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，还可设为6.0V以下。
也可根据非选择字线为第奇数条字线还是第偶数条字线来改变要施加的通路电压。
作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。
(3)删除动作中，
最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12V～13.6V之间。并不限定于该情况，也可设为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之间。
作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs或4000μs～9000μs之间。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
2 主机设备
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 指令寄存器
15 定序器
16 就绪/忙碌电路
17 电压产生电路
18 存储单元阵列
19 行解码器
20 读出放大器
21 数据寄存器
22 列解码器
30 半导体衬底
31、33a～33d、37a、37b 导电层
35a 阻挡绝缘层
35b 电荷蓄积层
35c 隧道绝缘层
36、40a、40b 半导体层
39a、39b 栅极绝缘层
41 源极线层
42 插塞层
43 位线层
50～61、70～77、80、81、200～236 晶体管
62 电容元件
90a、90b 阱区域
91a、91b n型阱
92a、92b p型阱
93 n+扩散层
94 栅极电极
95 配线层
96 层间绝缘膜
100 NAND型高速缓冲存储器
110 控制器
120 主机接口电路
130 内置存储器
140 处理器
150 缓冲存储器
160 NAND接口电路
170 ECC电路

Claims (6)

1.一种半导体存储装置，其特征在于具备：
连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；
第一组，包含连接于所述第一电路的第一读出放大器电路、及经由第一数据总线而连接于所述第一读出放大器电路的第一数据寄存器；
第二组，包含连接于所述第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及
存储单元阵列，介隔层间绝缘膜设置在所述连结电路及所述第一及第二组的上方，且包含连接于所述第一位线的第一存储单元及连接于所述第二位线的第二存储单元；且
沿着与所述半导体衬底平行的第一方向依次排列有所述第一组、所述连结电路、所述第二组。
2.根据权利要求1所述的半导体存储装置，其特征在于：沿着所述第一方向，依次排列有所述第一数据寄存器、所述第一读出放大器电路、所述连结电路、所述第二读出放大器电路、所述第二数据寄存器。
3.根据权利要求1或2所述的半导体存储装置，其特征在于还包含：
第一开关电路，将所述第一读出放大器电路与所述第一数据总线连接；及
第二开关电路，将所述第二读出放大器电路与所述第二数据总线连接。
4.一种半导体存储装置，其特征在于具备：
第一组，设置在半导体衬底上，且包含连接于第一位线的第一读出放大器电路、及经由第一数据总线而连接于所述第一读出放大器电路的第一数据寄存器；
第二组，设置在所述半导体衬底上，且包含连接于第二位线的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及
存储单元阵列，介隔层间绝缘膜设置在所述第一及第二组的上方，且包含连接于所述第一位线的第一存储单元及连接于所述第二位线的第二存储单元；且
沿着与所述半导体衬底平行的第一方向，依次排列有所述第一组及所述第二组。
5.根据权利要求4所述的半导体存储装置，其特征在于：沿着所述第一方向，依次排列有所述第一数据寄存器、所述第一读出放大器电路、所述第二读出放大器电路、所述第二数据寄存器。
6.根据权利要求4或5所述的半导体存储装置，其特征在于还包含：
第一开关电路，将所述第一读出放大器电路与所述第一数据总线连接；及
第二开关电路，将所述第二读出放大器电路与所述第二数据总线连接。
CN201810088572.8A 2017-08-14 2018-01-30 半导体存储装置 Active CN109390018B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211241698.7A CN115565586A (zh) 2017-08-14 2018-01-30 半导体存储装置及存储器系统

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-156530 2017-08-14
JP2017156530A JP2019036374A (ja) 2017-08-14 2017-08-14 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202211241698.7A Division CN115565586A (zh) 2017-08-14 2018-01-30 半导体存储装置及存储器系统

Publications (2)

Publication Number Publication Date
CN109390018A true CN109390018A (zh) 2019-02-26
CN109390018B CN109390018B (zh) 2022-10-28

Family

ID=65275317

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202211241698.7A Pending CN115565586A (zh) 2017-08-14 2018-01-30 半导体存储装置及存储器系统
CN201810088572.8A Active CN109390018B (zh) 2017-08-14 2018-01-30 半导体存储装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202211241698.7A Pending CN115565586A (zh) 2017-08-14 2018-01-30 半导体存储装置及存储器系统

Country Status (4)

Country Link
US (1) US10558397B2 (zh)
JP (1) JP2019036374A (zh)
CN (2) CN115565586A (zh)
TW (1) TWI676985B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111667865A (zh) * 2019-03-08 2020-09-15 东芝存储器株式会社 半导体存储装置
CN112670298A (zh) * 2019-10-16 2021-04-16 铠侠股份有限公司 半导体存储装置
CN115565564A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 读出电路结构

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150231A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155485A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
JP2020155624A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US10811082B1 (en) * 2019-06-24 2020-10-20 Sandisk Technologies Llc Non-volatile memory with fast data cache transfer scheme
US10825526B1 (en) 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
JP2021039809A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置
JP2021048265A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021048266A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2022020287A (ja) * 2020-07-20 2022-02-01 キオクシア株式会社 半導体記憶装置
JP2022030299A (ja) 2020-08-06 2022-02-18 キオクシア株式会社 半導体記憶装置
JP2022050232A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
KR20220049866A (ko) * 2020-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리셀 및 그를 구비한 반도체 장치
US11556420B2 (en) 2021-04-06 2023-01-17 Macronix International Co., Ltd. Managing error correction coding in memory systems
JP2023008403A (ja) * 2021-07-06 2023-01-19 キオクシア株式会社 半導体集積回路
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1701384A (zh) * 2002-09-24 2005-11-23 桑迪士克股份有限公司 具有内部串行总线的高度紧凑的非易失性存储器及其方法
US20110176347A1 (en) * 2010-01-20 2011-07-21 Toshiki Hisada Semiconductor integrated circuit including semiconductor memory
CN102460584A (zh) * 2009-06-05 2012-05-16 桑迪士克科技股份有限公司 在非易失性存储器器件内将以二进制格式存储的数据折叠为多状态格式
US20140269095A1 (en) * 2013-03-12 2014-09-18 Kabushiki Kaisha Toshiba Semiconductor storage
CN105518795A (zh) * 2013-09-13 2016-04-20 株式会社东芝 半导体存储装置以及存储系统

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3897388B2 (ja) 1996-12-27 2007-03-22 シャープ株式会社 シリアルアクセス方式の半導体記憶装置
TWI234168B (en) * 2002-08-22 2005-06-11 Fujitsu Ltd Semiconductor memory
US7327619B2 (en) * 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US20060140007A1 (en) * 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
JP2007058940A (ja) 2005-08-22 2007-03-08 Sony Corp 記憶装置、ファイル記憶装置、およびコンピュータシステム
JP5010192B2 (ja) * 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US7675783B2 (en) * 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
JP2009141222A (ja) 2007-12-07 2009-06-25 Toshiba Corp 半導体集積回路装置
JP2011222775A (ja) * 2010-04-09 2011-11-04 Toshiba Corp 半導体記憶装置
JP5300796B2 (ja) * 2010-07-13 2013-09-25 株式会社東芝 抵抗変化型メモリ
JP5198524B2 (ja) * 2010-09-10 2013-05-15 株式会社東芝 不揮発性半導体メモリ
JP5426600B2 (ja) * 2011-03-30 2014-02-26 株式会社東芝 半導体メモリ
US9129681B2 (en) * 2012-04-13 2015-09-08 Sandisk Technologies Inc. Thin film transistor
US20140192598A1 (en) * 2012-06-04 2014-07-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014038882A (ja) * 2012-08-10 2014-02-27 Toshiba Corp 半導体記憶装置
JP2014056989A (ja) * 2012-09-13 2014-03-27 Toshiba Corp 半導体記憶装置
US20140140124A1 (en) * 2012-11-21 2014-05-22 Dong-seok Kang Resistive memory device having selective sensing operation and access control method thereof
US20140241057A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2014229694A (ja) * 2013-05-21 2014-12-08 株式会社東芝 半導体装置およびその製造方法
US9240420B2 (en) * 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US9666239B2 (en) * 2014-08-04 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor device
JP2016046269A (ja) * 2014-08-19 2016-04-04 株式会社東芝 半導体装置および半導体装置の製造方法
JP2016062621A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置
JP2016167331A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体記憶装置
US9703719B2 (en) * 2015-05-08 2017-07-11 Sandisk Technologies Llc Fast read for non-volatile storage
KR102354350B1 (ko) * 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1701384A (zh) * 2002-09-24 2005-11-23 桑迪士克股份有限公司 具有内部串行总线的高度紧凑的非易失性存储器及其方法
CN102460584A (zh) * 2009-06-05 2012-05-16 桑迪士克科技股份有限公司 在非易失性存储器器件内将以二进制格式存储的数据折叠为多状态格式
US20110176347A1 (en) * 2010-01-20 2011-07-21 Toshiki Hisada Semiconductor integrated circuit including semiconductor memory
US20140269095A1 (en) * 2013-03-12 2014-09-18 Kabushiki Kaisha Toshiba Semiconductor storage
CN105518795A (zh) * 2013-09-13 2016-04-20 株式会社东芝 半导体存储装置以及存储系统

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111667865A (zh) * 2019-03-08 2020-09-15 东芝存储器株式会社 半导体存储装置
CN111667865B (zh) * 2019-03-08 2023-10-13 铠侠股份有限公司 半导体存储装置
CN112670298A (zh) * 2019-10-16 2021-04-16 铠侠股份有限公司 半导体存储装置
CN112670298B (zh) * 2019-10-16 2024-03-19 铠侠股份有限公司 半导体存储装置
CN115565564A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 读出电路结构
CN115565564B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构

Also Published As

Publication number Publication date
TWI676985B (zh) 2019-11-11
CN115565586A (zh) 2023-01-03
JP2019036374A (ja) 2019-03-07
CN109390018B (zh) 2022-10-28
US20190050169A1 (en) 2019-02-14
US10558397B2 (en) 2020-02-11
TW201911317A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
CN109390018A (zh) 半导体存储装置
CN108140416B (zh) 多层面存储器装置及操作方法
CN102194523B (zh) 非易失性存储器件、其擦除方法以及包括其的存储系统
US9711229B1 (en) 3D NAND with partial block erase
CN108520766A (zh) 半导体存储装置
TWI581608B (zh) Semiconductor memory device
CN107170746A (zh) 半导体存储装置
CN109979507A (zh) 半导体存储装置
US8976583B2 (en) Non-volatile semiconductor memory device and reading method thereof
CN105321569A (zh) 半导体存储器件及其操作方法
US9373404B2 (en) Sensing memory cells coupled to different access lines in different blocks of memory cells
CN109427802A (zh) 包含存储器块之间的共享选择栅极连接件的3d存储器装置
KR101523677B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
US10861555B2 (en) Methods of programming different portions of memory cells of a string of series-connected memory cells
CN106571158B (zh) 半导体存储器件及其操作方法
CN109411003A (zh) 半导体存储装置
US9818483B2 (en) Row decoder and a memory device having the same
CN107358973A (zh) 包括子共源极的非易失性存储器装置
US20210082506A1 (en) Sub-block size reduction for 3d non-volatile memory
KR102401060B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102090677B1 (ko) 비휘발성 메모리 장치 및 그것의 동작 방법
KR20210070219A (ko) 데이터 라인 설정 동작과 동시에 시딩 동작을 위한 장치 및 방법
CN109524043A (zh) 半导体存储装置
US9001592B2 (en) Semiconductor memory device and method of operating the same
US20130080718A1 (en) Semiconductor memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220128

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant