JP2022030299A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高容量の半導体記憶装置を提供する。【解決手段】メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプ、リード・ライト・バッファ、ロウデコーダおよびカラムデコーダが設けられている。さらに各バンクＢＮＫのカラムデコーダは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０で階層化し、ロウデコーダは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０で階層化する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルアレイとして可変抵抗素子を用いるクロスポイント型メモリ装置は、従来に比べて容易に大容量の記憶装置を実現できるものとして注目されている。
クロスポイント型メモリ装置においては、ビット線及びワード線と呼ばれる配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧もしくは電流を印加することで行う。
米国特許出願公開第２０１９／００５０１６９号明細書
実施形態の目的は、高容量の半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１方向及び第１方向に交差する第２方向に延伸する基板面を有する基板と、第１方向に平行な第１辺と、第１辺に交差し第２方向に平行な第２辺と、を有する基板面の矩形状の第１領域の上と、第１方向に平行な第３辺と、第４辺に交差し第２方向に平行な第４辺と、を有し、第１方向において第１領域に隣接する基板面の矩形状の第２領域の上と、にわたって、第１方向に長手方向が沿うように設けられた、複数の第１配線と、第１方向に平行な第５辺と、第５辺に交差し第２方向に平行な第６辺と、を有する基板面の矩形状の第３領域の上と、第１方向に平行な第７辺と、第７辺に交差し第２方向に平行な第８辺と、を有し、第１方向において第３領域に隣接する基板面の矩形状の第４領域の上と、にわたって、第１方向に長手方向が沿うように設けられ、複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、第３領域は第２領域と第４領域の間に設けられた、複数の第２配線と、第１方向に平行な第９辺と、第９辺に交差し第２方向に平行な第１０辺と、を有する基板面の矩形状の第５領域の上と、第１方向に平行な第１１辺と、第１１辺に交差し第２方向に平行な第１２辺と、を有し、第１方向において第５領域に隣接する基板面の矩形状の第６領域の上と、にわたって、第１方向に長手方向が沿うように設けられ、複数の第１配線及び複数の第２配線とともに複数の第１仮想線によってそれぞれ通過され、第５領域は第４領域と第６領域の間に設けられた、複数の第３配線と、第１方向に平行な第１３辺と、第１３辺に交差し第２方向に平行な第１４辺と、を有する基板面の矩形状の第７領域の上と、第１方向に平行な第１５辺と、第１５辺に交差し第２方向に平行な第１６辺と、を有し、第１方向において第７領域に隣接する基板面の矩形状の第８領域の上と、にわたって、第１方向に長手方向が沿うように設けられ、複数の第１配線、複数の第２配線及び複数の第３配線とともに複数の第１仮想線によってそれぞれ通過され、第７領域は第６領域と８領域の間に設けられた、複数の第４配線と、第１領域の上の複数の第１配線の上に、第２方向に長手方向が沿うように設けられた、複数の第５配線と、第２領域の上の複数の第１配線の上に、第２方向に長手方向が沿うように設けられた、複数の第６配線と、第３領域の上の複数の第２配線の上に、第２方向に長手方向が沿うように設けられた、複数の第７配線と、第４領域の上の複数の第２配線の上に、第２方向に長手方向が沿うように設けられた、複数の第８配線と、第５領域の上の複数の第１配線の上に、第２方向に長手方向が沿うように設けられた、複数の第９配線と、第６領域の上の複数の第１配線の上に、第２方向に長手方向が沿うように設けられた、複数の第１０配線と、第７領域の上の複数の第２配線の上に、第２方向に長手方向が沿うように設けられた、複数の第１１配線と、第８領域の上の複数の第２配線の上に、第２方向に長手方向が沿うように設けられた、複数の第１２配線と、複数の第５配線の上に設けられ、上から見たとき複数の第１配線とそれぞれ重なり、第１方向に長手方向が沿うように設けられた、複数の第１３配線と、複数の第６配線及び複数の第７配線の上に設けられ、上から見たとき複数の第１配線及び複数の第２配線とそれぞれ重なり、複数の第１３配線とともに複数の第２仮想線によってそれぞれ通過され、第１方向に長手方向が沿うように、複数の第１３配線と離間して設けられた、複数の第１４配線と、複数の第１０配線及び複数の第１１配線の上に設けられ、上から見たとき複数の第３配線及び複数の第４配線とそれぞれ重なり、複数の第１３配線及び複数の第１４配線とともに複数の第２仮想線によってそれぞれ通過され、第１方向に長手方向が沿うように、複数の第１４配線と離間して設けられた、複数の第１５配線と、複数の第１２配線の上に設けられ、上から見たとき複数の第４配線とそれぞれ重なり、複数の第１３配線、複数の第１４配線及び複数の第１５配線とともに複数の第２仮想線によってそれぞれ通過され、第１方向に長手方向が沿うように、複数の第１５配線と離間して設けられた、複数の第１６配線と、複数の第１配線と複数の第５配線の間にそれぞれ設けられた複数の第１メモリセルと、複数の第５配線と複数の第１３配線の間にそれぞれ設けられ、上から見たとき複数の第１メモリセルとそれぞれ重なる、複数の第２メモリセルと、複数の第１配線と複数の第６配線の間にそれぞれ設けられた複数の第３メモリセルと、複数の第６配線と複数の第１４配線の間にそれぞれ設けられ、上から見たとき複数の第３メモリセルとそれぞれ重なる、複数の第４メモリセルと、複数の第７配線と複数の第１４配線の間にそれぞれ設けられた複数の第５メモリセルと、複数の第３配線と複数の第９配線の間にそれぞれ設けられた複数の第６メモリセルと、複数の第３配線と複数の第１０配線の間にそれぞれ設けられた複数の第７メモリセルと、複数の第１０配線と複数の第１５配線の間にそれぞれ設けられ、上から見たとき複数の第７メモリセルとそれぞれ重なる、複数の第８メモリセルと、複数の第４配線と複数の第１１配線の間にそれぞれ設けられた複数の第９メモリセルと、複数の第１１配線と複数の第１５配線の間にそれぞれ設けられ、上から見たとき複数の第９メモリセルとそれぞれ重なる、複数の第１０メモリセルと、複数の第４配線と複数の第１２配線の間にそれぞれ設けられた複数の第１１メモリセルと、複数の第１２配線と複数の第１６配線の間にそれぞれ設けられ、上から見たとき複数の第１１メモリセルとそれぞれ重なる、複数の第１２メモリセルと、複数の第１配線の下の基板に設けられた第１マルチプレクサと、複数の第１配線と第１マルチプレクサをそれぞれ接続する複数の第１接続配線と、複数の第１４配線の下の基板に設けられた第２マルチプレクサと、複数の第１４配線と第２マルチプレクサをそれぞれ接続する複数の第２接続配線と、複数の第３配線の下の基板に設けられた第３マルチプレクサと、複数の第３配線と第３マルチプレクサをそれぞれ接続する複数の第３接続配線と、複数の第１５配線の下の基板に設けられた第４マルチプレクサと、複数の第１５配線と第４マルチプレクサをそれぞれ接続する複数の第４接続配線と、複数の第４配線の下の基板に設けられた第５マルチプレクサと、複数の第４配線と第５マルチプレクサをそれぞれ接続する複数の第５接続配線と、複数の第１６配線の下の基板に設けられた第６マルチプレクサと、複数の第１６配線と第６マルチプレクサをそれぞれ接続する複数の第６接続配線と、複数の第１３配線の下に設けられた第７マルチプレクサと、複数の第１３配線と第７マルチプレクサをそれぞれ接続する複数の第７接続配線と、複数の第５配線に接続され、基板に設けられた第８マルチプレクサと、複数の第６配線に接続され、基板に設けられた第９マルチプレクサと、複数の第７配線に接続され、基板に設けられた第１０マルチプレクサと、複数の第９配線に接続され、基板に設けられた第１１マルチプレクサと、複数の第１０配線に接続され、基板に設けられた第１２マルチプレクサと、複数の第１１配線に接続され、基板に設けられた第１３マルチプレクサと、複数の第１２配線に接続され、基板に設けられた第１４マルチプレクサと、第１マルチプレクサ及び第２マルチプレクサに接続された第１書き込み回路と、第３マルチプレクサ及び第４マルチプレクサに接続された第２書き込み回路と、第５マルチプレクサ及び第６マルチプレクサに接続された第３書き込み回路と、第７マルチプレクサに接続された第４書き込み回路と、第１マルチプレクサ及び第２マルチプレクサに接続された第１読み出し回路と、第３マルチプレクサ及び第４マルチプレクサに接続された第２読み出し回路と、第５マルチプレクサ及び第６マルチプレクサに接続された第３読み出し回路と、第７マルチプレクサに接続された第４読み出し回路と、を備える。
実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態のメモリセルアレイＭＣＡの模式図である。 実施形態のメモリセルアレイＭＣＡ、ビット線ＢＬおよびワード線ＷＬの接続関係を示す模式図である。 実施形態の抵抗変化素子の機能を模式的に示す模式図である。 実施形態の半導体記憶装置の要部を示す模式図である。 実施形態の半導体記憶装置の動作の一例を示す模式図である。 実施形態の半導体記憶装置の動作の一例を示す模式図である。 実施形態の半導体記憶装置の動作の一例を示す模式図である。 実施形態の半導体記憶装置の動作の一例を示す模式図である。 実施形態の半導体記憶装置の動作の他の一例を示す模式図である。 実施形態の半導体記憶装置の動作の他の一例を示す模式図である。 実施形態の半導体記憶装置の他の要部を示す模式図である。 実施形態における基板、接続導体、ビット線ＢＬ及びワード線ＷＬの位置関係を説明するための模式図である。 実施形態の接続配線の形状の一例を示す模式断面図である。 比較形態となる半導体記憶装置の要部を示す模式図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向または後述するｚ方向を「上」、図面の下方向またはｚ方向の反対の方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（実施形態）
図１は、実施形態の半導体記憶装置３の構成を示すブロック図である。
実施形態の半導体記憶装置は、例えば、ＰＣＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリ、ＰＣＭ、ＮＡＮＤ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－ｏｎｌｙ－ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の不揮発性メモリである。
図１に示す半導体記憶装置３は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＰＣＭ等の抵抗変化型メモリである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交（交差）する。複数のビット線ＢＬは、それぞれ、メモリセルアレイＭＣＡにおける対応するメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、それぞれ、メモリセルアレイＭＣＡにおける対応するメモリセルＭＣの他端に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、リード・ライト・バッファＲＷＢ、ロウデコーダＲＤおよびカラムデコーダＣＤが設けられている。
センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書き込み電圧や読み出し電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書き込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読み出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書き込み電圧や読み出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書き込み電圧または読み出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書き込み電圧または読み出し電圧を印加する。これにより、半導体記憶装置３は、メモリセルＭＣ内の所望のメモリセルＭＣヘデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
周辺回路ＰＣは、例えば、電圧生成回路ＧＥＮ、リード・ライト・エンジンＲＷＥ、アドレスコントローラＡＣ、コマンドコントローラＣＣ、入出力回路等ＩＯを備えている。電圧生成回路ＧＥＮは、データ読み出し動作およびデータ書き込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。電圧生成回路ＧＥＮのより詳細な構成は、図２に示す。リード・ライト・エンジンＲＷＥは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンＲＷＥは、読み出しデータを入出力回路のＤＱバッファヘ転送する。アドレスコントローラＡＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラＣＣは、データ読み出し動作、データ書き込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンＲＷＥヘ転送する。入出力回路ＩＯは、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラＣＣヘ転送し、アドレスをアドレスコントローラＡＣヘ転送する。コマンドは、書き込み動作を指示する書き込みコマンド、および、読み出し動作を指示する読み出しコマンドを含む。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読み出しまたは書き込み対象のページやメモリセルＭＣを示すアドレスを含む。また、入出力回路ＩＯは、書き込みデータをＤＱ端子から取り込み、書き込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読み出しデータを受け取り、その読み出しデータをＤＱ端子から出力する。
半導体記憶装置３の外部には、メモリコントローラ（図示せず）が設けられていてもよい。また、複数の半導体記憶装置３と、全体を制御するメモリコントローラ（図示せず）とによって、メモリシステムが構成されていてもよい。
図２は、半導体記憶装置３における、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図である。カラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。ロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。バンクＢＮＫは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎに対応して細分化された複数のメモリセルアレイＭＣＡを含んでいてもよい。
また、電圧生成回路ＧＥＮは、図２に示すように、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと、非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと、非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと、を備えている。
マルチプレクサは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子を用いて構成されている。
カラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のビット線ＢＬに接続されている。尚、ｍ、ｎは、それぞれ１以上の整数である。
選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌとは、カラムデコーダＣＤのマルチプレクサＭＵＸ＿ＢＬ０と接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌを介して、それぞれのメモリセルアレイＭＣＡに対応したマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎと接続されている。
マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのビット線ＢＬの中から選択された１本の選択ビット線ＢＬ＿ｓｅｌを選択ビット線パスＰ＿ＢＬ＿ｓｅｌに接続し、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを印加する。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、選択ビット線ＢＬ＿ｓｅｌ以外の非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌに接続し、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを印加する。
マルチプレクサＭＵＸ＿ＢＬ０は、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと複数のビット線パスとの間および非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと複数のビット線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち選択された１本のビット線パスを選択ビット線パスＰ＿ＢＬ＿ｓｅｌとして選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択ビット線パスをＰ＿ＢＬ＿ｕｎｓｅｌとして非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。
ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎとマルチプレクサＭＵＸ＿ＢＬ０との間に接続された配線経路である。ビット線パスは、例えば、１６本、３２本、６４本、あるいは、１０２４本設けられている。マルチプレクサＭＵＸ＿ＢＬ０は、上述の通り、複数のビット線パスのうち1本を選択し、その選択ビット線パスＰ＿ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを伝達する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択のビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを伝達する。
選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌに印加される選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを外部電源から生成する。選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌは、高レベル電圧であり、例えば、数Ｖである。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎへ選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０は、選択ビット線パスＰ＿ＢＬ＿ｓｅｌを介して、複数のビット線ＢＬの中の選択ビット線ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに電気的に接続し、選択ビット線ＢＬ＿ｓｅｌに選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを選択的に印加する。
非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線ＢＬ＿ｕｎｓｅｌに印加される非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを外部電源から生成する。非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの間の電圧であり、例えば、Ｖ＿ｂｌ＿ｓｅｌ／２である。非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎへ非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを介して、非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに電気的に接続し、非選択ビット線ＢＬ＿ｕｎｓｅｌに非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを選択的に印加する。
ロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のワード線ＷＬに接続されている。
選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌとは、ロウデコーダＲＤのマルチプレクサＭＵＸ＿ＷＬ０と接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌを介して、それぞれのメモリセルアレイＭＣＡに対応したマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎと接続されている。
マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのワード線ＷＬの中から選択された１本の選択ワード線ＷＬ＿ｓｅｌをワード線パスＰ＿ＷＬ＿ｓｅｌに接続し、選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを印加する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、選択ワード線ＷＬ＿ｓｅｌ以外の他の非選択ワード線ＷＬ＿ｕｎｓｅｌをワード線パスＰ＿ＷＬ＿ｕｎｓｅｌに接続し、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを印加する。マルチプレクサＭＵＸ＿ＷＬ０は、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと複数のワード線パスとの間および非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと複数のワード線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち選択された１本のワード線パスをＰ＿ＷＬ＿ｓｅｌとして選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択のワード線パスをＰ＿ＷＬ＿ｕｎｓｅｌとして非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。
ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎとマルチプレクサＭＵＸ＿ＷＬ０との間に接続された配線経路である。ワード線パスは、例えば、１６本、３２本、６４本、あるいは、１０２４本設けられている。マルチプレクサＭＵＸ＿ＷＬ０は、上述の通り、複数のワード線パスのうち１本を選択し、その選択ワード線パスＰ＿ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｓｅｌは、選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを伝達する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを伝達する。選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌは、選択ワード線ＷＬ＿ｓｅｌに印加される選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを外部電源から生成する。選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌは、低レベル電圧であり、例えば、接地電圧（０Ｖ）である。ワード線パスＰ＿ＷＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎへ選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０は、選択ワード線パスＰ＿ＷＬ＿ｓｅｌを介して、複数のワード線ＷＬの中の選択ワード線ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに電気的に接続し、選択ワード線ＷＬ＿ｓｅｌに選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを選択的に印加する。
非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線ＷＬ＿ｕｎｓｅｌに印加される非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを外部電源から生成する。非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの間の電圧であり、例えば、Ｖ＿ｂｌ＿ｓｅｌ／２である。非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌと略等しいことが好ましい。しかし、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌと異なっていてもよい。非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎへ非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを介して、非選択ワード線ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに電気的に接続し、非選択ワード線ＷＬ＿ｕｎｓｅｌに非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを選択的に印加する。
このように、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続された選択メモリセルＭＣ＿ｓｅｌには、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの電圧差が印加される。これにより、選択メモリセルＭＣ＿ｓｅｌからデータが読み出されたり、あるいは、選択メモリセルＭＣ＿ｓｅｌにデータが書き込まれる。
なお、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤの構成はこれに限定されるものではない。例えば、それぞれのマルチプレクサとそれぞれのメモリセルアレイＭＣＡの接続の態様は、これに限定されるものではない。例えば、ここでは、ビット線ＢＬが１層（ＢＬ０）、ワード線ＷＬが１層（ＷＬ０）、メモリセルが１層である例を示した。しかし、ビット線ＢＬの層数、ワード線ＷＬの層数及びメモリセルの層数は、これに限定されるものではない。例えば、ビット線ＢＬをもう１層設けて配線総数を合計３層（例えば、ＢＬ０、ＷＬ０、ＢＬ１）とし、メモリセルが２層の構造となるようにしてもよい。この場合、カラムデコーダＣＤ及びロウデコーダＲＤは、それぞれ複数のビット線ＢＬ及びワード線ＷＬを駆動出来るように構成される。また、ビット線ＢＬ及びワード線ＷＬの層数を合計５層（例えば、ＢＬ０、ＷＬ０、ＢＬ１、ＷＬ１、ＢＬ２）とし、メモリセルが４層の構造となるようにしてもよい。この場合にも、カラムデコーダＣＤ及びロウデコーダＲＤは、それぞれ複数のビット線ＢＬ及びワード線ＷＬを駆動出来るように構成されるが、ビット線ＢＬ及びワード線ＷＬのうちどちらか一方（例えば、ビット線ＢＬ）については、偶数層（例えばＢＬ０、ＢＬ２）及び奇数層（例えばＢＬ１）の単位で独立して駆動できるようにすればよい。
図３は、実施形態のメモリセルアレイＭＣＡの模式図である。
図３（ａ）は、メモリセルアレイＭＣＡに含まれるメモリセルＭＣと、ビット線ＢＬと、ワード線ＷＬを模式的に示す斜視図である。
図３（ａ）に示されるように、例えば、複数のビット線ＢＬが間隔を空けて同じ方向に延伸しており、その上方で、複数のワード線ＷＬが間隔を空けて、例えば、ビット線ＢＬが延伸する方向と直交する方向に、延伸している。そして、複数のメモリセルＭＣが、複数のビット線ＢＬと複数のワード線ＷＬとの交点に、それぞれ配置される。これにより、複数のメモリセルＭＣが平面視でマトリクス上に配置された、クロスポイント型のメモリセルアレイＭＣＡが構成される。
なお図３（ａ）では、ビット線ＢＬおよびワード線ＷＬが各１層であり、それらの間に１層のメモリセルＭＣが配置される例を示したが、これに限られない。メモリセルＭＣが配置される層をさらに増やし、対応してビット線ＢＬ及び／又はワード線ＷＬの層をさらに増やしてもよい。例えば、図３（ａ）における複数のワード線ＷＬの上に、間隔を空けて、ワード線ＷＬが延伸する方向と直交する方向に延伸する、複数のビット線ＢＬをさらに設け、複数のワード線ＷＬと上方の複数のビット線ＢＬとの交点に、複数のメモリセルＭＣをさらに配置してもよい。この場合、メモリセルＭＣは２層となり、配線層（ビット線ＢＬの層およびワード線ＷＬの層）は３層となる。
図３（ｂ）は、半導体記憶装置３に含まれるメモリセルアレイＭＣＡの回路構成を模式的に示す図である。各メモリセルＭＣは、対応する１つのワード線ＷＬと、対応する１つのビット線ＢＬとの間に接続される。メモリセルＭＣは、例えば、抵抗変化素子ＶＲとスイッチ素子ＳＥを含む。
抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態とになることができる。抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態との抵抗状態の違いを利用して、１ビットのデータすなわち第１値及び第２値を保持する。なお、低抵抗状態が第１値で高抵抗状態が第２値であっても良いし、低抵抗状態が第２値で高抵抗状態が第１値であってもかまわない。
スイッチ素子ＳＥは、例えば、印加される電圧がしきい値未満である場合に高抵抗状態（非導通状態、オフ状態）となり、印加される電圧がしきい値以上である場合に低抵抗状態（導通状態、（オン状態）となる。これにより、スイッチ素子ＳＥは、整流機能を持つ整流素子として機能する。スイッチ素子ＳＥは、双方向の整流素子であってもよい。なお、メモリセルアレイＭＣＡの構成は、これに限定されるものではない。
図４は、実施形態の半導体記憶装置３に含まれるメモリセルアレイＭＣＡに対する、ビット線ＢＬおよびワード線ＷＬの接続関係を示す模式図である。メモリセルアレイＭＣＡには、例えば、２０４８本のビット線ＢＬと１０２４本のワード線が接続される。なお、ビット線ＢＬとワード線ＷＬの総数はこれに限られない。例えば、ビット線ＢＬとワード線ＷＬの総数は、例えばそれぞれ３２本、６４本、１０２４本であってもよい。さらに、１つの半導体記憶装置３に、複数のメモリセルアレイＭＣＡが与えられてもよい。ビット線ＢＬとワード線ＷＬは、例えば、第１センスアンプ１３、第２センスアンプ１４、又は周辺回路部１ｂ（図１、図２）に接続されていてもかまわない。
図５に、実施形態における抵抗変化素子ＶＲの機能を模式的に示す。実施形態において、抵抗変化素子ＶＲは、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を含む。ビット線ＢＬと、ワード線ＷＬ間に電流を流すと、抵抗変化素子ＶＲに隣接して設けられる電極がＨｅａｔｅｒとして機能して熱を発生させる。熱によって、カルコゲナイドガラスを融解させ、状態を遷移させることができる。例えば、高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を除々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線ＢＬ－ワード線ＷＬ間に流れる電流が多い（低抵抗状態＝結晶状態）場合と、少ない場合（高抵抗状態＝アモルファス）で、１ビットの情報の判断を行う。なお、ここではカルコゲナイドガラスを用いたセル構成を示しているが、実施形態で用いられる材料はカルコゲナイドガラスに限定されるものではない。
図６は、実施形態の半導体記憶装置１００の要部を模式的に示す図である。図６（ａ）は、実施形態の半導体記憶装置１００の、基板２に垂直な面内における模式断面図の一例である。
ここで、ｘ方向と、ｘ方向に対して垂直に交差するｙ方向と、ｘ方向及びｙ方向に垂直に交差するｚ方向を定義する。図６（ａ）は、実施形態の半導体記憶装置１００の、ｘｚ面内における模式断面図の一例である。
半導体記憶装置１００は、基板２を有する。基板２は、例えばＳｉ基板等の半導体基板であるが、これに限定されるものではない。基板２は、ｘｙ平面に対して平行に配置されているものとする。基板２は、ｘ方向及びｙ方向に延伸する基板面２ａを有する。
基板面２ａには、領域８０としての、領域８０＿０、領域８０＿１、領域８０＿２、領域８０＿３、、、、領域８０＿１２４、領域８０＿１２５、領域８０＿１２６、領域８０＿１２７が、ｘ方向に沿って順に設けられている。領域８０はそれぞれ矩形状の形状を有し、ｘ方向に平行な辺８２と、辺８２に交差しｙ方向に平行な辺８４と、をそれぞれ有している。
また、それぞれの領域８０の上には、メモリセルアレイＭＣＡが設けられている。例えば、領域８０＿０の上に、メモリセルアレイＭＣＡ０が設けられている。同様に、領域８０＿１の上に、メモリセルアレイＭＣＡ１が設けられている。領域８０＿２の上に、メモリセルアレイＭＣＡ２が設けられている。領域８０＿３の上に、メモリセルアレイＭＣＡ３が設けられている。領域８０＿１２４の上に、メモリセルアレイＭＣＡ１２４が設けられている。領域８０＿１２５の上に、メモリセルアレイＭＣＡ１２５が設けられている。領域８０＿１２６の上に、メモリセルアレイＭＣＡ１２６が設けられている。領域８０＿１２７の上に、メモリセルアレイＭＣＡ１２７が設けられている。
次に、実施形態の半導体記憶装置における具体的なメモリセルアレイＭＣＡの構成について、下記に記載する。
半導体記憶装置１００は、ビット線ＢＬ０としての、ＢＬ０ ５０を備える。より具体的には、半導体記憶装置１００は、ＢＬ０ ５０＿０、ＢＬ０ ５０＿１、、、、ＢＬ０ ５０＿６２、ＢＬ０ ５０＿６３を備える。それぞれのＢＬ０ ５０は、２個の領域８０の上にわたって、言い換えると２個の領域の上をまたぐように、基板面２ａに平行に、ｘ方向に長手方向が沿うように、設けられている。ＢＬ０ ５０＿０は、領域８０＿０と領域８０＿１の上にわたって設けられている。ＢＬ０ ５０＿１は、領域８０＿２と領域８０＿３の上にわたって設けられている。ＢＬ０ ５０＿６２は、領域８０＿１２４と領域８０＿１２５の上にわたって設けられている。ＢＬ０ ５０＿６３は、領域８０＿１２６と領域８０＿１２７の上にわたって設けられている。また、それぞれのＢＬ０ ５０は、ｘ方向に平行な、第１仮想線によってそれぞれ通過されるように設けられている。なお、図６（ａ）においては図示の都合のため、例えばＢＬ０ ５０＿０については１本のみ図示されている。しかし実際には、ｙ方向に並んで複数のＢＬ０ ５０＿０が設けられている。他のＢＬ０についても同様である。
また、半導体記憶装置１００は、ワード線ＷＬ０としての、ＷＬ０ ５４を備える。より具体的には、半導体記憶装置１００は、ＷＬ０ ５４＿０、ＷＬ０ ５４＿１、ＷＬ０ ５４＿２、ＷＬ０ ５４＿３、、、、ＷＬ０ ５４＿１２４、ＷＬ０ ５４＿１２５、ＷＬ０ ５４＿１２６、ＷＬ０ ５４＿１２７を備える。それぞれのＷＬ０ ５４は、それぞれの領域８０の上の、ＢＬ０ ５０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿０は、領域８０＿０の上のＢＬ０ ５０＿０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１は、領域８０＿１の上のＢＬ０ ５０＿０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿２は、領域８０＿２の上のＢＬ０ ５０＿１の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿３は、領域８０＿３の上のＢＬ０ ５０＿１の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２４は、領域８０＿１２４の上のＢＬ０ ５０＿６２の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２５は、領域８０＿１２５の上のＢＬ０ ５０＿６２の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２６は、領域８０＿１２６の上のＢＬ０ ５０＿６３の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２７は、領域８０＿１２７の上のＢＬ０ ５０＿６３の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。
また、半導体記憶装置１００は、ＢＬ１としての、ＢＬ１ ６０、ＢＬ１ ５２、ＢＬ１ ６４を備える。より具体的には、半導体記憶装置１００は、ＢＬ１ ６０、ＢＬ１ ５２＿０、ＢＬ１ ５２＿１、、、、ＢＬ１ ５２＿６１、ＢＬ１ ５２＿６２、ＢＬ１ ６４を備える。それぞれのＢＬ１ ５２は、２個の領域８０の上に設けられたＷＬ０の上にわたって、言い換えると２個の領域の上に設けられたＷＬ０をまたぐように、基板面２ａに平行に、ｘ方向に長手方向が沿うように、設けられている。ここで、ＢＬ１ ５２は、ＢＬ０ ５０と互い違いの、２個の領域８０の上にわたって設けけられている。ＢＬ１ ６０は、領域８０＿０の上のＷＬ０ ５４＿０の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿０は、領域８０＿１の上のＷＬ０ ５４＿１の上及び領域８０＿２の上のＷＬ０ ５４＿２の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿１は、領域８０＿３の上のＷＬ０ ５４＿３の上及び図示しない領域８０＿４の上の図示しないＷＬ０ ５４＿４の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿６１は、図示しない領域８０＿１２３の上の図示しないＷＬ０ ５４＿１２３の上及び領域８０＿１２４の上のＷＬ０ ５４＿１２４の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿６２は、領域８０＿１２５の上のＷＬ０ ５４＿１２５の上及び領域８０＿１２６の上のＷＬ０ ５４＿１２６の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ６４は、領域８０＿１２７の上のＷＬ０ ５４＿１２７の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。また、それぞれのＢＬ１ ６０、ＢＬ１ ５２、ＢＬ１ ６４は、ｘ方向に平行な、第２仮想線によってそれぞれ通過されるように設けられている。なお、図６（ａ）においては図示の都合のため、例えばＢＬ１ ６０については１本のみ図示されている。しかし実際には、ｙ方向に並んで複数のＢＬ１ ６０が設けられている。他のＢＬ１についても同様である。
メモリセルアレイＭＣＡ０は、下層のメモリセル７０＿０と、上層のメモリセル７２＿０を含む。メモリセル７０＿０は、ＢＬ０ ５０＿０とＷＬ０ ５４＿０の間にそれぞれ設けられている。メモリセル７２＿０は、ＷＬ０ ５４＿０とＢＬ１ ６０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿０と重なっている。
メモリセルアレイＭＣＡ１は、下層のメモリセル７０＿１と、上層のメモリセル７２＿１を含む。メモリセル７０＿１は、ＢＬ０ ５０＿０とＷＬ０ ５４＿１の間にそれぞれ設けられている。メモリセル７２＿１は、ＷＬ０ ５４＿１とＢＬ１ ５２＿０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿０と重なっている。
メモリセルアレイＭＣＡ２は、下層のメモリセル７０＿２と、上層のメモリセル７２＿２を含む。メモリセル７０＿２は、ＢＬ０ ５０＿１とＷＬ０ ５４＿２の間にそれぞれ設けられている。メモリセル７２＿２は、ＷＬ０ ５４＿２とＢＬ１ ５２＿０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿２と重なっている。
メモリセルアレイＭＣＡ２３、下層のメモリセル７０＿３と、上層のメモリセル７２＿３を含む。メモリセル７０＿３は、ＢＬ０ ５０＿１とＷＬ０ ５４＿３の間にそれぞれ設けられている。メモリセル７２＿３は、ＷＬ０ ５４＿３とＢＬ１ ５２＿１の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿３と重なっている。
メモリセルアレイＭＣＡ１２４は、下層のメモリセル７０＿１２４と、上層のメモリセル７２＿１２４を含む。メモリセル７０＿１２４は、ＢＬ０ ５０＿６２とＷＬ０ ５４＿１２４の間にそれぞれ設けられている。メモリセル７２＿１２４は、ＷＬ０ ５４＿１２４とＢＬ１ ５２＿６１の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２４と重なっている。
メモリセルアレイＭＣＡ１２５は、下層のメモリセル７０＿１２５と、上層のメモリセル７２＿１２５を含む。メモリセル７０＿１２５は、ＢＬ０ ５０＿６２とＷＬ０ ５４＿１２５の間にそれぞれ設けられている。メモリセル７２＿１２５は、ＷＬ０ ５４＿１２５とＢＬ１ ５２＿６２の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２５と重なっている。
メモリセルアレイＭＣＡ１２６は、下層のメモリセル７０＿１２６と、上層のメモリセル７２＿１２６を含む。メモリセル７０＿１２６は、ＢＬ０ ５０＿６３とＷＬ０ ５４＿１２６の間にそれぞれ設けられている。メモリセル７２＿１２６は、ＷＬ０ ５４＿１２６とＢＬ１ ５２＿６２の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２６と重なっている。
メモリセルアレイＭＣＡ１２７は、下層のメモリセル７０＿１２７と、上層のメモリセル７２＿１２７を含む。メモリセル７０＿１２７は、ＢＬ０ ５０＿６３とＷＬ０ ５４＿１２７の間にそれぞれ設けられている。メモリセル７２＿１２７は、ＷＬ０ ５４＿１２７とＢＬ１ ６４の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２７と重なっている。
以上のように、実施形態の半導体記憶装置１００においては、それぞれの領域８０の上に設けられた、互いに隣接するメモリセルアレイＭＣＡが、ＢＬ０ ５０またはＢＬ１ ５２を共有しており、ＢＬ０ ５０またはＢＬ１ ５２により接続されている。例えば、領域８０＿０の上に設けられたメモリセルアレイＭＣＡ０と領域８０＿１の上に設けられたメモリセルアレイＭＣＡ１は、ＢＬ０ ５０＿０をＢＬ０として共有し、互いにＢＬ０＿５０＿０により接続されている。また、領域８０＿１の上に設けられたメモリセルアレイＭＣＡ１と領域８０＿２の上に設けられたメモリセルアレイＭＣＡ２は、ＢＬ０ ５０＿１をＢＬ０として共有し、互いにＢＬ０ ５０＿１により接続されている。
マルチプレクサ４＿０は、ＢＬ０ ５０＿０の下の基板２に設けられている。複数の接続配線４０＿０は、ＢＬ０ ５０＿０とマルチプレクサ４＿０をそれぞれ接続している。マルチプレクサ６＿０は、ＢＬ１ ５２＿０の下の基板２に設けられている。複数の接続配線４２＿０は、ＢＬ１ ５２＿０とマルチプレクサ６＿０をそれぞれ接続している。マルチプレクサ４＿１は、ＢＬ０ ５０＿１の下の基板２に設けられている。複数の接続配線４０＿１は、ＢＬ１ ５０＿１とマルチプレクサ４＿１をそれぞれ接続している。マルチプレクサ４＿６２は、ＢＬ０ ５０＿６２の下の基板２に設けられている。複数の接続配線４０＿６２は、ＢＬ０ ５０＿６２とマルチプレクサ４＿６２をそれぞれ接続している。マルチプレクサ６＿６２は、ＢＬ１ ５２＿６２の下の基板２に設けられている。複数の接続配線４２＿６２は、ＢＬ１ ５２＿６２とマルチプレクサ６＿６２をそれぞれ接続している。マルチプレクサ４＿６３は、ＢＬ０ ５０＿６３の下の基板２に設けられている。複数の接続配線４０＿６３は、ＢＬ０ ５０＿６３とマルチプレクサ４＿６３をそれぞれ接続している。マルチプレクサ６＿６３は、ＢＬ１ ６４の下の基板２に設けられている。複数の接続配線４２＿６３は、ＢＬ１ ６４とマルチプレクサ６＿６３をそれぞれ接続している。
図６（ｂ）は、実施形態の半導体記憶装置１００において、基板２を上方から見た場合における模式図の一例である。
マルチプレクサ１０＿０は、基板２に設けられ、ＷＬ０ ５４＿０に接続されている。マルチプレクサ１０＿１は、基板２に設けられ、ＷＬ０ ５４＿１に接続されている。マルチプレクサ１０＿２は、基板２に設けられ、ＷＬ０ ５４＿２に接続されている。マルチプレクサ１０＿３は、基板２に設けられ、ＷＬ０ ５４＿３に接続されている。マルチプレクサ１０＿４は、基板２に設けられ、ＷＬ０ ５４＿４に接続されている。マルチプレクサ１０＿５は、基板２に設けられ、ＷＬ０ ５４＿５に接続されている。マルチプレクサ１０＿６は、基板２に設けられ、ＷＬ０ ５４＿６に接続されている。マルチプレクサ１０＿７は、基板２に設けられ、ＷＬ０ ５４＿７に接続されている。
書き込み回路２２＿０、、、、書き込み回路２２＿６２、書き込み回路２２＿６３、書き込み回路３２は、基板２に設けられている。書き込み回路２２＿０は、マルチプレクサ４＿０及びマルチプレクサ６＿０に接続されている。書き込み回路２２＿６２は、マルチプレクサ４＿６２及びマルチプレクサ６＿６２に接続されている。書き込み回路２２＿６３は、マルチプレクサ４＿６３及びマルチプレクサ６＿６３に接続されている。書き込み回路３２は、マルチプレクサ８に接続されている。
読み出し回路２０＿０、、、、読み出し回路２０＿６２、読み出し回路２０＿６３及び読み出し回路３０は、基板２に設けられている。読み出し回路２０＿０は、マルチプレクサ４＿０及びマルチプレクサ６＿０に接続されている。読み出し回路２０＿６２は、マルチプレクサ４＿６２及びマルチプレクサ６＿６２に接続されている。読み出し回路２０＿６３は、マルチプレクサ４＿６３及びマルチプレクサ６＿６３に接続されている。読み出し回路３０は、マルチプレクサ８に接続されている。
書き込み回路２２、書き込み回路３２、読み出し回路２０、読み出し回路３０は、例えば図１に示したセンスアンプＳＡに対応する。
書き込みレジスタ２６＿０、、、、書き込みレジスタ２６＿６２、書き込みレジスタ２６＿６３及び書き込みレジスタ３６は、基板２に設けられている。書き込みレジスタ２６＿０は、マルチプレクサ１０＿０、マルチプレクサ１０＿１、マルチプレクサ１０＿２に接続されている。書き込みレジスタ２６＿６２は、マルチプレクサ１０＿１２４、マルチプレクサ１０＿１２５、マルチプレクサ１０＿１２６に接続されている。書き込みレジスタ２６＿６３は、マルチプレクサ１０＿１２６、マルチプレクサ１０＿１２７に接続されている。書き込みレジスタ３６は、マルチプレクサ１０＿０に接続されている。
読み出しレジスタ２４＿０、、、、読み出しレジスタ２４＿６２、読み出しレジスタ２４＿６３及び読み出しレジスタ３４は、基板２に設けられている。読み出しレジスタ２４＿０は、第１読み出し回路２０＿０に接続されている。第２読み出しレジスタ２４＿６２は、第２読み出し回路２０＿６２に接続されている。第３読み出しジレジスタ２４＿６３は、第３読み出し回路２０＿６３に接続されている。第４読み出しレジスタ３４は、第４読み出し回路３０に接続されている。
基板面２ａのｘ方向における、読み出し回路２０＿０、読み出し回路３０、書き込み回路２２＿０、書き込み回路３２、読み出しレジスタ２４＿０、読み出しレジスタ３４、書き込みレジスタ２６＿０及び書き込みレジスタ３６を含む領域の長さＬ１は、基板面２ａのｘ方向における、読み出し回路２４＿６２、書き込み回路２２＿６２、読み出しレジスタ２４＿６２及び書き込みレジスタ２６＿６２を含む領域の長さＬ２より長い。
例えば、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿１は、同じスライス（Ｓｌｉｃｅ）のメモリセルとして扱われる。また、メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６は、同じスライスのメモリセルとして扱われる。すなわち、ｋを１から１２５までの奇数（１、３、５、、、１２１、１２３、１２５）としたとき、メモリセル７０＿（ｋ－１）、メモリセル７０＿ｋ、メモリセル７２＿ｋ及びメモリセル７２＿（ｋ＋１）は、同じスライスのメモリセルとして扱われる。これら６５個のスライスの各々において、メモリセル７０＿（ｋ－１）とメモリセル７０＿ｋとはＢＬ０層のビット線５０＿［（ｋ－１）／２］を直接的に共用し、メモリセル７２＿ｋとメモリセル７２＿（ｋ＋１）とはＢＬ１層のビット線５２＿［（ｋ－１）／２］を直接的に共用する。
また、本実施形態において、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０は、同じスライスのメモリセルとして扱われる。この１個のスライスにおいては、メモリセル７０＿１２６とメモリセル７０＿１２７とはＢＬ０層のビット線５０＿６３を直接的に共用するのに対し、メモリセル７２＿１２７とメモリセル７２＿０とはＢＬ１層のビット線５２を直接的には共有しない。
このように、メモリセル７０＿０からメモリセル７２＿１２７が、６４個のスライスを形成する。各スライスからは、例えば、１回の読み出し動作で、１ビットのデータが読みだされる。同様に、各スライスへは、例えば、１回の書き込み動作で、１ビットのデータが書き込まれる。なお、半導体記憶装置１００が備えるスライスの数は、６４個に限定されない。半導体記憶装置１００は、例えば、求められる動作仕様に応じて、３２個、６４個、１２８又は２５６個のスライドを有していてもよい。
図７は、実施形態の半導体記憶装置１００の動作の一例を示す模式図である。図７は、上述のそれぞれのスライスに属するメモリセルのうちの、ＢＬ０とＷＬ０の間に設けられているメモリセルの書き込み動作の一例について示すものである。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７０＿０に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ４＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ５０＿０の間に設けられた、特定のメモリセル７０＿０に、書き込み回路２２＿０を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿０に接続された書き込みレジスタ２６＿０により決定される。なお、メモリセル７０＿１に書き込みを行う場合には、マルチプレクサ１０＿０の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６のスライスについては、メモリセル７０＿１２４に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２４を用いて、領域８０＿１２４の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２４を選択する。また、マルチプレクサ４＿６２を用いて、領域８０＿１２４の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿６２を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２４と、選択された特定のＢＬ０ ５０＿６２の間に設けられた、特定のメモリセル７０＿１２４に、書き込み回路２２＿６２を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿１２４に接続された書き込みレジスタ２６＿６２により決定される。なお、メモリセル７０＿１２５に書き込みを行う場合には、マルチプレクサ１０＿１２４の代わりにマルチプレクサ１０＿１２５を用いる。
メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスについては、メモリセル７０＿１２６に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２６を用いて、領域８０＿１２７の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２６を選択する。また、マルチプレクサ４＿６３を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿６３を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２６と、選択された特定のＢＬ０ ５０＿６３の間に設けられた、特定のメモリセル７０＿１２６に、書き込み回路２２＿６３を用いて書き込み電圧を行う。なお、書き込まれる値は、マルチプレクサ１０＿１２６に接続された書き込みレジスタ２６＿６３により決定される。なお、メモリセル７０＿１２７に書き込みを行う場合には、マルチプレクサ１０＿１２６の代わりにマルチプレクサ１０＿１２７を用いる。
図８は、実施形態の半導体記憶装置１００の動作の一例を示す模式図である。図８は、上述のそれぞれのスライスに属するメモリセルのうちの、ＷＬ０とＢＬ１の間に設けられているメモリセルの書き込み動作の一例について示すものである。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７２＿２に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿２を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿２を選択する。また、マルチプレクサ６＿０を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿２と、選択された特定のＢＬ０ ５２＿０の間に設けられた、特定のメモリセル７２＿２に、書き込み回路２２＿０を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿２に接続された書き込みレジスタ２６＿０により決定される。なお、メモリセル７２＿１に書き込みを行う場合には、マルチプレクサ１０＿２の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６のスライスについては、メモリセル７２＿１２６に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２６を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２６を選択する。また、マルチプレクサ６＿６２を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿６２を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２６と、選択された特定のＢＬ０ ５２＿６２の間に設けられた、特定のメモリセル７２＿１２６に、書き込み回路２２＿６２を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿１２６に接続された書き込みレジスタ２６＿６２により決定される。なお、メモリセル７２＿１２５に書き込みを行う場合には、マルチプレクサ１０＿１２６の代わりにマルチプレクサ１０＿１２６を用いる。
メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスについて、まず、メモリセル７２＿０に書き込みを行う場合の動作の一例を説明する。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ８を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ１ ６０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ１ ６０の間に設けられた、特定のメモリセル７２＿０に、書き込み回路３２を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿０に接続された書き込みレジスタ３６により決定される。
一方、メモリセル７２＿１２７に書き込み動作を行う場合には、マルチプレクサ１０＿１２７を用いて、領域８０＿１２７の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２７を選択する。また、マルチプレクサ６＿６３を用いて、領域８０＿１２７の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ１ ６４を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２７と、選択された特定のＢＬ１ ６４の間に設けられた、特定のメモリセル７２＿１２７に、書き込み回路２２＿６３を用いて書き込みを行う。なお、書き込まれる値は、マルチプレクサ１０＿１２７に接続された書き込みレジスタ２６＿６３により決定される。これにより、メモリセル７２＿１２７に書き込みが行われる。
すなわち、本実施形態においては、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスの、メモリセル７２＿１２７又はメモリセル７２＿０に書き込みを行うときには、メモリセル７２＿１２７及びメモリセル７２＿０が離れた位置にあるため、それぞれ別個に書き込みレジスタ及び書き込み回路を配置している。
図９は、実施形態の半導体記憶装置１００の動作の一例を示す模式図である。図９は、上述のそれぞれのスライスに属するメモリセルのうちの、ＢＬ０とＷＬ０の間に設けられているメモリセルの読み出し動作の一例について示すものである。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７０＿０から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ４＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ５０＿０の間に設けられた、特定のメモリセル７０＿０に、マルチプレクサ４＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。なお、メモリセル７０＿１に書き込みを行う場合には、マルチプレクサ１０＿０の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６のスライスについては、メモリセル７０＿１２４から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２４を用いて、領域８０＿１２４の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２４を選択する。また、マルチプレクサ４＿６２を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿６２を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２４と、選択された特定のＢＬ０ ５０＿６２の間に設けられた、特定のメモリセル７０＿１２４に、マルチプレクサ４＿６２に接続された読み出し回路２０＿６２を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿６２に保存される。なお、メモリセル７０＿１２５に書き込みを行う場合には、マルチプレクサ１０＿１２４の代わりにマルチプレクサ１０＿１２５を用いる。
メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスについては、メモリセル７０＿１２６から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２６を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２６を選択する。また、マルチプレクサ４＿６３を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿６３を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２６と、選択された特定のＢＬ０ ５０＿６３の間に設けられた、特定のメモリセル７０＿１２６に、マルチプレクサ４＿６３に接続された読み出し回路２０＿６３を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿６３に保存される。なお、メモリセル７０＿１２７に書き込みを行う場合には、マルチプレクサ１０＿１２６の代わりにマルチプレクサ１０＿１２７を用いる。
図１０は、実施形態の半導体記憶装置１００の動作の一例を示す模式図である。図１０は、上述のそれぞれのスライスに属するメモリセルのうちの、ＷＬ０とＢＬ１の間に設けられているメモリセルの読み出し動作の一例について示すものである。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７２＿２から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿２を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿２を選択する。また、マルチプレクサ６＿０を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿２と、選択された特定のＢＬ０ ５２＿０の間に設けられた、特定のメモリセル７２＿２に、マルチプレクサ６＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。なお、メモリセル７２＿１に書き込みを行う場合には、マルチプレクサ１０＿２の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６のスライスについては、メモリセル７２＿１２６から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿１２６を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２６を選択する。また、マルチプレクサ６＿６２を用いて、領域８０＿１２６の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿６２を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２６と、選択された特定のＢＬ０ ５２＿６２の間に設けられた、特定のメモリセル７２＿１２６に、マルチプレクサ６＿６２に接続された読み出し回路２０＿６２を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿６２に保存される。なお、メモリセル７２＿１２５に書き込みを行う場合には、マルチプレクサ１０＿１２６の代わりにマルチプレクサ１０＿１２５を用いる。
メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスについては、メモリセル７２＿０から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ８を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ６０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ６０の間に設けられた、特定のメモリセル７２＿０に、マルチプレクサ８に接続された読み出し回路３０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ３４に保存される。
一方、メモリセル７２＿１２７から読み出し動作を行う場合には、マルチプレクサ１０＿１２７を用いて、領域８０＿１２７の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿１２７を選択する。また、マルチプレクサ６＿６３を用いて、領域８０＿１２７の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ１ ６４を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿１２７と、選択された特定のＢＬ１ ６４の間に設けられた、特定のメモリセル７２＿１２７に、マルチプレクサ６＿６３に接続された読み出し回路２０＿６３を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿６３に保存される。
すなわち、本実施形態においては、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０のスライスの、メモリセル７２＿１２７及びメモリセル７２＿０から読み出しを行うときには、メモリセル７２＿１２７及びメモリセル７２＿０が離れた位置にあるため、それぞれ別個に読み出しレジスタ及び読み出し回路を配置している。
図１１は、実施形態の半導体記憶装置１００の動作の他の一例を示す模式図である。図１１は、図８に示した、ＷＬ０とＢＬ１の間に設けられているメモリセルの書き込み動作の他の一例について示すものである。メモリセル７２＿０のスライスのメモリセル７２＿０について書き込みを行う際に、書き込みレジスタ２６＿６３を用いている。書き込みレジスタ３６は設けられていない。
図１２は、実施形態の半導体記憶装置１００の動作の他の一例を示す模式図である。図１２は、図９に示した、ＷＬ０とＢＬ１の間に設けられているメモリセルの書き込み動作の他の一例について示すものである。メモリセル７２＿０のスライスのメモリセル７２＿０について読み出しを行う際に、読み出しレジスタ２４＿６３を用いている。読み出しレジスタ３４は設けられていない。
図１３は、実施形態の半導体記憶装置２００の要部を示す模式図である。半導体記憶装置２００は、バンク１２０を備える。図１３においては、バンク１２０としてのバンク１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｈ、１２０ｉ、１２０ｊ、１２０ｋ、１２０ｌ、１２０ｍ、１２０ｎ、１２０ｏ及び１２０ｐが、紙面において左から右に配置されている。
それぞれのバンク１２０は、ハーフバンク１１０及びハーフバンク１１２を有する。図１３においては、ハーフバンク１１０としての、ハーフバンク１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ、１１０ｈ、１１０ｉ、１１０ｊ、１１０ｋ、１１０ｌ、１１０ｍ、１１０ｎ、１１０ｏ及び１１０ｐが図示されている。また、図１３においては、ハーフバンク１１２としての、ハーフバンク１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ、１１２ｇ、１１２ｈ、１１２ｉ、１１２ｊ、１１２ｋ、１１２ｌ、１１２ｍ、１１２ｎ、１１２ｏ及び１１２ｐが図示されている。ハーフバンク１１０及びハーフバンク１１２は、それぞれ半導体記憶装置１００として図６乃至図１２を用いて記載した構成に相当する。ハーフバンク１１０においては、ＭＣＡ０、ＭＣＡ１、ＭＣＡ２、、、、ＭＣＡ１２７が、紙面において上から下に向かって配置されている。ハーフバンク１１２においては、ＭＣＡ０、ＭＣＡ１、ＭＣＡ２、、、、ＭＣＡ１２７が、紙面において下から上に向かって配置されている。
また、半導体記憶装置２００は、周辺回路１７０と、リードデータバス１９０と、ライトデータバス１９２と、を備える。周辺回路１７０は、第１制御回路１６０と、バッファ１４０と、バッファ１４２と、を有する。
リードデータバス１９０は、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２の間に設けられたロジック回路１８０を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２を接続している。図１３には、それぞれのハーフバンク１１０を接続するリードデータバス１９０としての、リードデータバス１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ、１９０ｇ、１９０ｈ、１９０ｉ、１９０ｊ、１９０ｋ、１９０ｌ、１９０ｍ、１９０ｎ及び１９０ｏが図示されている。なお、ロジック回路１８０は、さらにバッファを内蔵していてもかまわない。また、リードデータバス１９０は、バッファ１４０としてのバッファ１４０ａまたはバッファ１４０ｂを介して、第１制御回路１６０に接続されている。図１３には、バッファ１４０ａ及び第１制御回路１６０と、他のリードデータバス１９０を接続するリードデータバス１９０としての、リードデータバス１９０ｐ及び１９０ｑが図示されている。
より具体的には、図１３においては図示を省略しているが、リードデータバス１９０は、ロジック回路１８０を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２に設けられた、読み出しレジスタ２４及び読み出しレジスタ３４（例えば、図６）と、第１制御回路１６０を、接続している。例えば、図６ないし図１０を用いて記載した半導体記憶装置１００をハーフバンク１１０又はハーフバンク１１２として用いている場合には、読み出しレジスタの数が６５個であるため、合計して６５本のリードデータバス１９０が、ハーフバンク１１０又はハーフバンク１１２と第１制御回路１６０の接続のために設けられていることになる。そして、メモリセル７２＿１２７及びメモリセル７２＿０が属するスライスから読み出しを行う場合には、第１制御回路１６０は、読み出しレジスタ２４＿６３に接続されたリードデータバス１９０と、読み出しレジスタ３４に接続されたリードデータバス１９０と、を適宜選択する。一方、図１１及び図１２を用いた半導体記憶装置１００をハーフバンク１１０又はハーフバンク１１２として用いる場合には、読み出しレジスタの数が６４個であるため、合計して６４本のリードデータバス１９０が、ハーフバンク１１０又はハーフバンク１１２と第１制御回路１６０の接続のために設けられていることになる。そして、メモリセル７２＿１２７及びメモリセル７２＿０が属するスライスから読み出しを行う場合、第１制御回路１６０は、リードデータバス１９０の選択を行わなくて良い。
ライトデータバス１９２は、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２の間に設けられたロジック回路１８２を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２を接続している。図１３には、それぞれのハーフバンク１１２を接続するライトデータバス１９２としての、ライトデータバス１９２ａ、１９２ｂ、１９２ｃ、１９２ｄ、１９２ｅ及び１９２ｆが図示されている。なお、ロジック回路１８２は、さらにバッファを内蔵していてもかまわない。また、ライトデータバス１９２は、バッファ１４２としてのバッファ１４２ａまたはバッファ１４２ｂを介して、第１制御回路１６０に接続されている。図１３には、バッファ１４２ｂ及び第１制御回路１６０と、他のライトデータバス１９２を接続するライトデータバス１９２としての、ライトデータバス１９２ｈ及び１９２ｉが図示されている。
より具体的には、図１３においては図示を省略しているが、ライトデータバス１９２は、ロジック回路１８２を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２に設けられた、書き込みレジスタ２６及び書き込みレジスタ３６（例えば、図６）と、第１制御回路１６０を、接続している。例えば、図６ないし図１０を用いて記載した半導体記憶装置１００をハーフバンク１１０として用いる場合には、書き込みレジスタの数が６５個であるため、合計して６５本のライトデータバス１９２が、ハーフバンク１１０と第１制御回路１６０の接続のために設けられていることになる。そして、メモリセル７２＿１２７及びメモリセル７２＿０が属するスライスに書き込みを行う場合には、第１制御回路１６０は、書き込みレジスタ２６＿６３に接続されたライトデータバス１９２と、書き込みレジスタ３６に接続されたライトデータバス１９２と、を適宜選択する。一方、図１１及び図１２を用いた半導体記憶装置１００をハーフバンク１１０又はハーフバンク１１２として用いる場合には、レジスタの数が６４個であるため、合計して６４本のライトデータバス１９２が、ハーフバンク１１０又はハーフバンク１１２と第１制御回路１６０の接続のために設けられていることになる。そして、メモリセル７２＿１２７及びメモリセル７２＿０が属するスライスに書き込みを行う場合、第１制御回路１６０は、ライトデータバス１９２の選択を行わなくて良い。
それぞれのバンク１２０は、それぞれのハーフバンク１１０及びハーフバンク１１２の間に、第２制御回路１３０を有している。図１３においては、第２制御回路１３０としての第２制御回路１３０ａが、バンク１２０ａに図示されている。なお、図１３においては図示を省略しているが、バンク１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｈ、１２０ｉ、１２０ｊ、１２０ｋ、１２０ｌ、１２０ｍ、１２０ｎ、１２０ｏ及び１２０ｐにも、それぞれ第２制御回路１３０が設けられている。第２制御回路１３０は、それぞれのバンク１２０において、ハーフバンク１１０及びハーフバンク１１２の両方を制御するために用いられる。
図１４は、実施形態における基板、接続導体、ビット線ＢＬ及びワード線ＷＬの位置関係を説明するための模式図である。基板２の上に、順に、ＧＣレベル配線層、Ｄ０レベル配線層、Ｄ１レベル配線層、Ｄ２レベル配線層、Ｄ３レベル配線層、ＢＬ０層、ＷＬ０層、ＢＬ１層及びＭ０が設けられている。
ＧＣレベル配線層は、例えば、マルチプレクサ４、マルチプレクサ６及びマルチプレクサ１０の、ゲートに接続される導体８８が配置される層である。
Ｄ０レベル配線層は、例えば、マルチプレクサ４、マルチプレクサ６及びマルチプレクサ１０の、ソースまたはドレインに接続される導体８６または導体９０が配置される層である。
Ｄ１レベル配線層、Ｄ２レベル配線層及びＤ３レベル配線層は、例えば、読み出し回路２０、書き込み回路２２、読み出しレジスタ２４、書き込みレジスタ２６、読み出し回路３０、書き込み回路３２、読み出しレジスタ３４または書き込みレジスタ３６に接続される配線９２、９４、９６が配置される層である。
ＢＬ０層、ＷＬ０層及びＢＬ１層は、それぞれＢＬ０、ＷＬ０及びＢＬ１が配置される層である。ＢＬ０層、ＷＬ０層及びＢＬ１層の配線は、規則的なラインアンドスペースパターンであるため、多くのメモリセルＭＣを設けて記録密度を増加させるために、例えば、側壁加工プロセスを用いて、高密度に形成される。一方で、ＧＣレベル配線層、Ｄ０レベル配線層、Ｄ１レベル配線層、Ｄ２レベル配線層及びＤ３レベル配線層の配線よりも細いものとなっている。一方、ＧＣレベル配線層、Ｄ０レベル配線層、Ｄ１レベル配線層、Ｄ２レベル配線層及びＤ３レベル配線層については、ＢＬ０層、ＷＬ０層及びＢＬ１層の配と比べると規則性が低く、側壁加工プロセスを適用できる余地が小さいため、より太い配線が配置される。例えば、基板２（基板面２ａ）に平行な方向におけるＧＣレベル配線層、Ｄ０レベル配線層、Ｄ１レベル配線層、Ｄ２レベル配線層及びＤ３レベル配線層の配線の太さは、ＢＬ０層、ＷＬ０層及びＢＬ１層の配線の太さの４倍程度である。
Ｍ０層は、例えば、リードデータバスまたはライトデータバスに用いられる配線９８が配置される層である。Ｍ０層は、ＢＬ０層、ＷＬ０層及びＢＬ１層よりも上に設けられている。そのため、数多くのリードデータバスまたはライトデータバスが設けられていても、メモリセルＭＣの微細化とは無関係である。
図１５は、実施形態の接続配線４４の形状の一例を示す模式断面図である。接続配線４４の形状は、例えば、図１５（ａ）に示すように、接続配線４４１と接続配線４４３の間に、平面状の導体４４２が設けられていたものであっても良い。また、接続配線４４の形状は、例えば、図１５（ｂ）に示すように、平面上の導体４４２が設けられないものであっても良い。実施形態の接続配線４４の形状は、図１５（ａ）に示したもの及び図１５（ｂ）に示したもののいずれも含むものである。なお、例えば、図１５（ａ）において、平面状の導体４４２の数は特に限定されるものではない。
次に、実施形態の半導体記憶装置１００の作用効果について記載する。
図１６は、実施形態の半導体記憶装置１００の比較形態となる半導体記憶装置８００の要部を示す模式図である。図１６（ａ）は、比較形態となる半導体記憶装置１００の、基板２に垂直な面内における模式断面図の一例である。図１６（ｂ）は、実施形態の半導体記憶装置１００において、基板２を上方から見た場合における模式図の一例である。
半導体記憶装置８００においては、半導体記憶装置１００と異なり、領域８０＿１２８を別途設けている。領域８０＿１２８の上には、ＭＣＡ１２８が設けられている。ＭＣＡ１２８は、上層のメモリセル７０＿１２８と、下層のメモリセル７２＿１２８を含む。メモリセル７０＿１２８は、ＢＬ０ ５０＿６４とＷＬ０ ５４＿１２８の間にそれぞれ設けられている。メモリセル７２＿１２８は、ＷＬ０ ５４＿１２８とＢＬ１ ６４の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２８と重なっている。ＷＬ０ ５４＿１２８は、マルチプレクサ１０＿１２８に接続されている。そして、半導体記憶装置１００と異なり、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿１２８は、同じスライスに属するメモリセルとして扱われる。
ここで、いずれのスライスにも属さないメモリセル７０＿１２８については、接続配線４０＿６４を介して、基板２に設けられたマルチプレクサ１４から非選択電位ＶＳＳが印加されている。また、いずれのスライスにも属さないメモリセル７２＿０については、接続配線６２及びＢＬ１＿６０を介して、基板２に設けられたマルチプレクサ８から非選択電位ＶＳＳが印加されている。これにより、メモリセル７０＿１２８及びメモリセル７２＿０については、半導体記憶装置８００の書き込み動作及び読み出し動作には用いられてない。
すなわち、半導体記憶装置８００においては、６４個のスライスを構成するために、領域８０＿１２８及びメモリセルアレイＭＣＡ１２８が別途設けられている。違う言い方をすれば、半導体記憶装置８００は、６４個のスライスを構成するために、１２９個のメモリセルアレイＭＡＣに相当する領域を必要とする。
これに対して、実施形態の半導体記憶装置１００においては、ＭＣＡ１２８、非選択電位ＶＳＳを供給するマルチプレクサ１２及び１４、並びにＷＬ０ ５４＿１２８を駆動するためのマルチプレクサ１０＿１２８を設けていない。そして、半導体記憶装置１００においては、マルチプレクサ８、読み出し回路３０、書き込み回路３２、読み出しレジスタ３４及び書き込みレジスタ３６を設けることで、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿０を同じスライスに属するメモリセルとして扱うことができるようにしている。これにより、６４個のスライスを、１２８個のメモリセルアレイＭＡＣに相当する領域を用いて、実現することができる。従って、小型化された半導体記憶装置の提供が可能となる。
また、実施形態の半導体記憶装置１００において、読み出しレジスタ２４＿０と読み出しレジスタ３４の距離は、読み出しレジスタ２４＿０と読み出しレジスタ２４＿６３の距離より短い。同様に、書き込みレジスタ２６＿０と書き込みレジスタ３６の距離は、書き込みレジスタ２６＿０と書き込みレジスタ２６＿６３の距離より短い。例えば、メモリセル７２＿０の読み出し又は書き込みの際、メモリセル７０＿１２６、メモリセル７０＿１２７及びメモリセル７２＿１２７の付近に設けられた読み出しレジスタ２４＿６３又は書き込みレジスタ２６＿６３を用いる場合、信号線が長くなり、動作速度が低下するおそれがある。そこで、実施形態の半導体記憶装置１００においては、メモリセル７０＿１２６、メモリセル７０＿１２７及びメモリセル７２＿１２７のための読み出しレジスタ２４＿６３及び書き込みレジスタ２６＿６３に加えて、メモリセル７２＿０のための読み出しレジスタ３４及び書き込みレジスタ３６を設けている。従って、ビット線を直接的に共用しないメモリセルを含んだスライスにおいても、動作速度の低下を抑制することができる。
また、書き込みレジスタ３６には別途ライトデータバス１９２が接続され、読み出しレジスタ３４には別途リードデータバス１９０が接続されている。そして、第１制御回路１６０は、書き込みの際、書き込みレジスタ３６に接続されたライトデータバス１９２と書き込みレジスタ２６＿６３に接続されたライトデータバス１９２のいずれか一方を選択して、書き込みレジスタ３６または書き込みレジスタ２６＿６３に書き込みを行う。また、第１制御回路１６０は、読み出しの際、読み出しレジスタ３４に接続されたリードデータバス１９０と読み出しレジスタ２４＿６３に接続されたリードデータバス１９０のいずれか一方を選択して、読み出しレジスタ３４または読み出しレジスタ２４＿６３から読み出しを行う。これは、同じスライスに属するメモリセルが、上述の通りメモリセル７２＿０だけ離間して設けられることとなったため、別途、書き込みレジスタ３６及び読み出しレジスタ３４に接続されるライトデータバス１９２及びリードデータバス１９０を設けて、第１制御回路１６０によりライトデータバス１９２及びリードデータバス１９０の選択を行うこととしたものである。なお、図１４を用いて記載したように、ライトデータバス１９２及びリードデータバス１９０は、メモリセルアレイＭＣＡが設けられているＢＬ０層、ＷＬ０層及びＢＬ１層より上の、Ｍ０層に設けられている。そのため、別途、書き込みレジスタ３６及び読み出しレジスタ３４に接続されるリードデータバス１９０及びライトデータバス１９２を設けても、半導体記憶装置１００の小型化の妨げとはならない。
また、基板面２ａのｘ方向における、読み出し回路２０＿０、読み出し回路３０、書き込み回路２２＿０、書き込み回路３２、読み出しレジスタ２４＿０、読み出しレジスタ３４、書き込みレジスタ２６＿０及び書き込みレジスタ３６を含む領域の長さＬ１は、基板面２ａのｘ方向における、読み出し回路２４＿６２、書き込み回路２２＿６２、読み出しレジスタ２４＿６２及び書き込みレジスタ２６＿６２を含む領域の長さＬ２より長い。これは、読み出し回路３０、書き込み回路３２、読み出しレジスタ３４及び書き込みレジスタ３６が別途設けられているためである。
なお、図１１及び図１２を用いて説明したように、読み出しレジスタ３４及び書き込みレジスタ３６が設けられてない構成であってもかまわない。この場合には、書き込みレジスタ２６＿６３が、マルチプレクサ１０＿０に接続されている。また、読み出しレジスタ２４＿６３が、読み出し回路３０に接続されている。さらに、書き込みレジスタ３６に接続されるライトデータバス１９２及び読み出しレジスタ３４に接続されるリードデータバス１９０は設けられていない。
複数の半導体記憶装置１００及び第２制御回路１３０を備える構成の場合には、第２制御回路１３０は複数の半導体記憶装置１００の間に設けられることが好ましい。これは、例えば半導体記憶装置１００ａ、半導体記憶装置１００ｂ及び第２制御回路１３０を備える構成において、半導体記憶装置１００ａ、半導体記憶装置１００ｂ及び第２制御回路１３０が順に並んで配列される構成の場合は、半導体記憶装置１００ａに設けられているメモリセルと第２制御回路１３０を接続する配線の長さが、半導体記憶装置１００ｂと第２制御回路１３０を接続する配線の長さより長くなる。そのため、半導体記憶装置１００ａに設けられているメモリセルの動作が、半導体記憶装置１００ｂに設けられているメモリセルの動作より遅くなり、動作速度にバラツキが生じてしまう。そこで、かかる動作速度のバラツキを回避するため、第２制御回路１３０は複数の半導体記憶装置１００の間に設けられることが好ましい。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２：基板 ２ａ：基板面 ４＿０：マルチプレクサ（第１マルチプレクサ）：４＿６２：マルチプレクサ（第３マルチプレクサ） ４＿６３：マルチプレクサ（第５マルチプレクサ） ６＿０：マルチプレクサ（第２マルチプレクサ）：６＿６２：マルチプレクサ（第４マルチプレクサ） ６＿６３：マルチプレクサ（第６マルチプレクサ） ８：マルチプレクサ（第７マルチプレクサ） １０＿０：マルチプレクサ（第８マルチプレクサ） １０＿１：マルチプレクサ（第９マルチプレクサ） １０＿２：マルチプレクサ（第１０マルチプレクサ） １０＿１２４：マルチプレクサ（第１１マルチプレクサ） １０＿１２５：マルチプレクサ（第１２マルチプレクサ） １０＿１２６：マルチプレクサ（第１３マルチプレクサ） １０＿１２７：マルチプレクサ（第１４マルチプレクサ） ２０＿０：読み出し回路（第１読み出し回路） ２０＿６２：読み出し回路（第２読み出し回路） ２０＿６３：読み出し回路（第３読み出し回路） ２２＿０：書き込み回路（第１書き込み回路） ２２＿６２：書き込み回路（第２書き込み回路） ２２＿６３：書き込み回路（第３書き込み回路） ２４＿０：読み出しレジスタ（第１読み出しレジスタ） ２４＿６２：読み出しレジスタ（第２読み出しレジスタ） ２４＿６３：読み出しレジスタ（第３読み出しレジスタ） ２６＿０：書き込みレジスタ（第１書き込みレジスタ） ２６＿６２：書き込みレジスタ（第２書き込みレジスタ） ２６＿６３：書き込みレジスタ（第３書き込みレジスタ） ３０：読み出し回路（第４読み出し回路） ３２：書き込み回路（第４書き込み回路） ３４：読み出しレジスタ（第４読み出しレジスタ） ３６：書き込みレジスタ（第４書き込みレジスタ） ４０＿０：第１接続配線 ４０＿６２：第３接続配線 ４２＿０：第２接続配線 ４２＿６２：第４接続配線 ４０＿６３：第５接続配線 ４２＿６３：第６接続配線 ５０＿０：ＢＬ０（第１配線） ５０＿１：ＢＬ０（第２配線） ５０＿６２：ＢＬ０（第３配線） ５０＿６３：ＢＬ０（第４配線） ５２＿０：ＢＬ１（第１４配線） ５２＿６２：ＢＬ１（第１５配線） ５４＿０：ＷＬ０（第５配線） ５４＿１：ＷＬ０（第６配線） ５４＿２：ＷＬ０（第７配線） ５４＿３：ＷＬ０（第８配線） ５４＿１２４：ＷＬ０（第９配線） ５４＿１２５：ＷＬ０（第１０配線） ５４＿１２６：ＷＬ０（第１１配線） ５４＿１２７：ＷＬ０（第１２配線） ６０：ＢＬ１（第１３配線） ６２：第７接続配線 ６４：ＢＬ１（第１６配線） ７０＿０：メモリセル（第１メモリセル） ７０＿１：メモリセル（第３メモリセル） ７０＿１２４：メモリセル（第６メモリセル） ７０＿１２５：メモリセル（第７メモリセル） ７０＿１２６：メモリセル（第９メモリセル） ７０＿１２７：メモリセル（第１１メモリセル） ７２＿０：メモリセル（第２メモリセル） ７２＿１：メモリセル（第４メモリセル） ７２＿２：メモリセル（第５メモリセル） ７２＿１２５：メモリセル（第８メモリセル） ７２＿１２６：メモリセル（第１０メモリセル） ７２＿１２７：メモリセル（第１２メモリセル） ８０＿０：領域（第１領域） ８０＿１：領域（第２領域） ８０＿２：領域（第３領域） ８０＿３：領域（第４領域） ８０＿１２４：領域（第５領域） ８０＿１２５：領域（第６領域） ８０＿１２６：領域（第７領域） ８０＿１２７：領域（第８領域） ８２＿０：辺（第１辺） ８２＿１：辺（第３辺）：８２＿２：辺（第５辺） ８２＿３：辺（第７辺） ８２＿１２４：辺（第９辺） ８２＿１２５：辺（第１１辺） ８２＿１２６：辺（第１３辺） ８２＿１２７：辺（第１５辺） ８４＿０：辺（第２辺） ８４＿１：辺（第４辺） ８４＿２：辺（第６辺） ８４＿３：辺（第８辺） ８４＿１２４：辺（第１０辺） ８４＿１２５：辺（第１２辺） ８４＿１２６：辺（第１４辺） ８４＿１２７：辺（第１６辺）

Claims (6)

  1. 第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板と、
    前記第１方向に平行な第１辺と、前記第１辺に交差し前記第２方向に平行な第２辺と、を有する前記基板面の矩形状の第１領域の上と、前記第１方向に平行な第３辺と、前記第４辺に交差し前記第２方向に平行な第４辺と、を有し、前記第１方向において前記第１領域に隣接する前記基板面の矩形状の第２領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられた、複数の第１配線と、
    前記第１方向に平行な第５辺と、前記第５辺に交差し前記第２方向に平行な第６辺と、を有する前記基板面の矩形状の第３領域の上と、前記第１方向に平行な第７辺と、前記第７辺に交差し前記第２方向に平行な第８辺と、を有し、前記第１方向において前記第３領域に隣接する前記基板面の矩形状の第４領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、前記第３領域は前記第２領域と前記第４領域の間に設けられた、複数の第２配線と、
    前記第１方向に平行な第９辺と、前記第９辺に交差し前記第２方向に平行な第１０辺と、を有する前記基板面の矩形状の第５領域の上と、前記第１方向に平行な第１１辺と、前記第１１辺に交差し前記第２方向に平行な第１２辺と、を有し、前記第１方向において前記第５領域に隣接する前記基板面の矩形状の第６領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線及び前記複数の第２配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第５領域は前記第４領域と前記第６領域の間に設けられた、複数の第３配線と、
    前記第１方向に平行な第１３辺と、前記第１３辺に交差し前記第２方向に平行な第１４辺と、を有する前記基板面の矩形状の第７領域の上と、前記第１方向に平行な第１５辺と、前記第１５辺に交差し前記第２方向に平行な第１６辺と、を有し、前記第１方向において前記第７領域に隣接する前記基板面の矩形状の第８領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線、前記複数の第２配線及び前記複数の第３配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第７領域は前記第６領域と前記８領域の間に設けられた、複数の第４配線と、
    前記第１領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第５配線と、
    前記第２領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第６配線と、
    前記第３領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第７配線と、
    前記第４領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第８配線と、
    前記第５領域の上の前記複数の第３配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第９配線と、
    前記第６領域の上の前記複数の第３配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第１０配線と、
    前記第７領域の上の前記複数の第４配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第１１配線と、
    前記第８領域の上の前記複数の第４配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第１２配線と、
    前記複数の第５配線の上に設けられ、上から見たとき前記複数の第１配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１３配線と、
    前記複数の第６配線及び前記複数の第７配線の上に設けられ、上から見たとき前記複数の第１配線及び前記複数の第２配線とそれぞれ重なり、前記複数の第１３配線とともに複数の第２仮想線によってそれぞれ通過され、前記第１方向に長手方向が沿うように、前記複数の第１３配線と離間して設けられた、複数の第１４配線と、
    前記複数の第１０配線及び前記複数の第１１配線の上に設けられ、上から見たとき前記複数の第３配線及び前記複数の第４配線とそれぞれ重なり、前記複数の第１３配線及び前記複数の第１４配線とともに前記複数の第２仮想線によってそれぞれ通過され、前記第１方向に長手方向が沿うように、前記複数の第１４配線と離間して設けられた、複数の第１５配線と、
    前記複数の第１２配線の上に設けられ、上から見たとき前記複数の第４配線とそれぞれ重なり、前記複数の第１３配線、前記複数の第１４配線及び前記複数の第１５配線とともに前記複数の第２仮想線によってそれぞれ通過され、前記第１方向に長手方向が沿うように、前記複数の第１５配線と離間して設けられた、複数の第１６配線と、
    前記複数の第１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第１メモリセルと、
    前記複数の第５配線と前記複数の第１３配線の間にそれぞれ設けられ、上から見たとき前記複数の第１メモリセルとそれぞれ重なる、複数の第２メモリセルと、
    前記複数の第１配線と前記複数の第６配線の間にそれぞれ設けられた複数の第３メモリセルと、
    前記複数の第６配線と前記複数の第１４配線の間にそれぞれ設けられ、上から見たとき前記複数の第３メモリセルとそれぞれ重なる、複数の第４メモリセルと、
    前記複数の第７配線と前記複数の第１４配線の間にそれぞれ設けられた複数の第５メモリセルと、
    前記複数の第３配線と前記複数の第９配線の間にそれぞれ設けられた複数の第６メモリセルと、
    前記複数の第３配線と前記複数の第１０配線の間にそれぞれ設けられた複数の第７メモリセルと、
    前記複数の第１０配線と前記複数の第１５配線の間にそれぞれ設けられ、上から見たとき前記複数の第７メモリセルとそれぞれ重なる、複数の第８メモリセルと、
    前記複数の第４配線と前記複数の第１１配線の間にそれぞれ設けられた複数の第９メモリセルと、
    前記複数の第１１配線と前記複数の第１５配線の間にそれぞれ設けられ、上から見たとき前記複数の第９メモリセルとそれぞれ重なる、複数の第１０メモリセルと、
    前記複数の第４配線と前記複数の第１２配線の間にそれぞれ設けられた複数の第１１メモリセルと、
    前記複数の第１２配線と前記複数の第１６配線の間にそれぞれ設けられ、上から見たとき前記複数の第１１メモリセルとそれぞれ重なる、複数の第１２メモリセルと、
    前記複数の第１配線の下の前記基板に設けられた第１マルチプレクサと、
    前記複数の第１配線と前記第１マルチプレクサをそれぞれ接続する複数の第１接続配線と、
    前記複数の第１４配線の下の前記基板に設けられた第２マルチプレクサと、
    前記複数の第１４配線と前記第２マルチプレクサをそれぞれ接続する複数の第２接続配線と、
    前記複数の第３配線の下の前記基板に設けられた第３マルチプレクサと、
    前記複数の第３配線と前記第３マルチプレクサをそれぞれ接続する複数の第３接続配線と、
    前記複数の第１５配線の下の前記基板に設けられた第４マルチプレクサと、
    前記複数の第１５配線と前記第４マルチプレクサをそれぞれ接続する複数の第４接続配線と、
    前記複数の第４配線の下の前記基板に設けられた第５マルチプレクサと、
    前記複数の第４配線と前記第５マルチプレクサをそれぞれ接続する複数の第５接続配線と、
    前記複数の第１６配線の下の前記基板に設けられた第６マルチプレクサと、
    前記複数の第１６配線と前記第６マルチプレクサをそれぞれ接続する複数の第６接続配線と、
    前記複数の第１３配線の下に設けられた第７マルチプレクサと、
    前記複数の第１３配線と前記第７マルチプレクサをそれぞれ接続する複数の第７接続配線と、
    前記複数の第５配線に接続され、前記基板に設けられた第８マルチプレクサと、
    前記複数の第６配線に接続され、前記基板に設けられた第９マルチプレクサと、
    前記複数の第７配線に接続され、前記基板に設けられた第１０マルチプレクサと、
    前記複数の第９配線に接続され、前記基板に設けられた第１１マルチプレクサと、
    前記複数の第１０配線に接続され、前記基板に設けられた第１２マルチプレクサと、
    前記複数の第１１配線に接続され、前記基板に設けられた第１３マルチプレクサと、
    前記複数の第１２配線に接続され、前記基板に設けられた第１４マルチプレクサと、
    前記第１マルチプレクサ及び前記第２マルチプレクサに接続された第１書き込み回路と、
    前記第３マルチプレクサ及び前記第４マルチプレクサに接続された第２書き込み回路と、
    前記第５マルチプレクサ及び前記第６マルチプレクサに接続された第３書き込み回路と、
    前記第７マルチプレクサに接続された第４書き込み回路と、
    前記第１マルチプレクサ及び前記第２マルチプレクサに接続された第１読み出し回路と、
    前記第３マルチプレクサ及び前記第４マルチプレクサに接続された第２読み出し回路と、
    前記第５マルチプレクサ及び前記第６マルチプレクサに接続された第３読み出し回路と、
    前記第７マルチプレクサに接続された第４読み出し回路と、
    を備える半導体記憶装置。
  2. 前記第１読み出し回路に接続された第１読み出しレジスタと、
    前記第２読み出し回路に接続された第２読み出しレジスタと、
    前記第３読み出し回路に接続された第３読み出しレジスタと、
    前記第４読み出し回路に接続された第４読み出しレジスタと、
    前記第８マルチプレクサ、前記第９マルチプレクサ及び前記第１０マルチプレクサに接続された第１書き込みレジスタと、
    前記第１１マルチプレクサ、前記第１２マルチプレクサ及び前記第１３マルチプレクサに接続された第２書き込みレジスタと、
    前記第１３マルチプレクサ及び前記第１４マルチプレクサに接続された第３書き込みレジスタと、
    前記第８マルチプレクサに接続された第４書き込みレジスタと、
    を備え、
    前記第１読み出しレジスタと前記第４読み出しレジスタの距離は前記第２読み出しレジスタと前記第４読み出しレジスタの距離より短く、
    前記第１書き込みレジスタと前記第４書き込みレジスタの距離は前記第２書き込みレジスタと前記第４書き込みレジスタの距離より短い、
    請求項１記載の半導体記憶装置。
  3. 前記第１読み出しレジスタに接続され、前記第１３配線、前記第１４配線、前記第１５配線及び前記第１６配線を含む層の上に設けられた第１リードデータバスと、
    前記第１書き込みレジスタに接続され、前記層の上に設けられた第１ライトデータバスと、
    前記第２読み出しレジスタに接続され、前記層の上に設けられた第２リードデータバスと、
    前記第２書き込みレジスタに接続され、前記層の上に設けられた第２ライトデータバスと、
    前記第３読み出しレジスタに接続され、前記層の上に設けられた第３リードデータバスと、
    前記第３書き込みレジスタに接続され、前記層の上に設けられた第３ライトデータバスと、
    前記第４読み出しレジスタに接続され、前記層の上に設けられた第４リードデータバスと、
    前記第４書き込みレジスタに接続され、前記層の上に設けられた第４ライトデータバスと、
    前記第１リードデータバス、前記第１ライトデータバス、前記第２リードデータバス、前記第２ライトデータバス、前記第３リードデータバス、前記第３ライトデータバス、前記第４リードデータバス及び前記第４ライトデータバスに接続された第１制御回路と、
    を備え、
    前記第１制御回路は、第３リードデータバスと第４リードデータバスのいずれか一方を選択して、第３読み出しレジスタまたは第４読み出しレジスタから読み出しを行い、
    前記第１制御回路は、第３ライトデータバスと第４ライトデータバスのいずれか一方を選択して、第４書き込みレジスタまたは第４書き込みレジスタに書き込みを行う、
    請求項２記載の半導体記憶装置。
  4. 前記基板面の前記第１方向における、前記第１読み出し回路、前記第４読み出し回路、前記第１書き込み回路、前記第４書き込み回路、前記第１読み出しレジスタ、前記第４読み出しレジスタ、前記第１書き込みレジスタ及び前記第４書き込みレジスタを含む第９領域の長さは、
    前記基板面の前記第１方向における、前記第２読み出し回路、前記第２書き込み回路、前記第２読み出しレジスタ及び前記第２書き込みレジスタを含む第１０領域の長さより長い、
    請求項２または請求項３記載の半導体記憶装置。
  5. 前記第１読み出し回路に接続された第１読み出しレジスタと、
    前記第２読み出し回路に接続された第２読み出しレジスタと、
    前記第３読み出し回路及び前記第４読み出し回路に接続された第３読み出しレジスタと、
    前記第８マルチプレクサ、前記第９マルチプレクサ及び前記第１０マルチプレクサに接続された第１書き込みレジスタと、
    前記第１１マルチプレクサ、前記第１２マルチプレクサ及び前記第１３マルチプレクサに接続された第２書き込みレジスタと、
    前記第８マルチプレクサ、前記第１３マルチプレクサ及び前記第１４マルチプレクサに接続された第３書き込みレジスタと、
    を備える請求項１記載の半導体記憶装置。
  6. 複数の請求項１乃至請求項５いずれか一項記載の半導体記憶装置と、
    前記複数の半導体記憶装置の間に設けられた第２制御回路と、
    を備える半導体記憶装置。

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