JP2022050232A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ビット誤り率の低い半導体記憶装置を提供する。【解決手段】半導体記憶装置３ａ～３ｄは、第１方向及び第１方向に交差する第２方向に延伸する基板面を有する基板と、第１方向及び第２方向に交差する第３方向から見たときに、矩形状の第１領域の上に、第３方向における複数の層にわたって配置された複数の第１領域メモリセルと、第３方向において複数の第１領域メモリセルの間に配置された、複数の第１領域配線と、第３方向から見たときに、矩形状の第２領域の上に、第３方向における複数の層にわたって配置された複数の第２領域メモリセルと、第３方向において複数の第２領域メモリセルの間に配置された、複数の第２領域配線と、読み出し動作において、複数の第１領域メモリセルのうち複数の層のうちの１つに配置されたメモリセルと、複数の第２領域メモリセルのうち複数の層のうちの他の１つに配置されたメモリセルとから、読み出しを行う。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルアレイとして可変抵抗素子を用いるクロスポイント型メモリ装置は、従来に比べて容易に大容量の記憶装置を実現できるものとして注目されている。
クロスポイント型メモリ装置においては、ビット線及びワード線と呼ばれる配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧もしくは電流を印加することで行う。
米国特許出願公開第２０１９／００５０１６９号明細書
実施形態の目的は、ビット誤り率の低い半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１方向及び第１方向に交差する第２方向に延伸する基板面を有する基板と、第１方向及び第２方向に交差する第３方向から見たときに、第１方向に平行な第１辺と、第２方向に平行な第２辺とを有する、矩形状の第１領域の上に、第３方向における複数の層にわたって配置された、複数の第１領域メモリセルと、第３方向において複数の第１領域メモリセルの間に配置された、複数の第１領域配線と、第３方向から見たときに、第１方向に平行な第３辺と、第２方向に平行な第４辺とを有する、矩形状の第２領域の上に、第３方向における複数の層にわたって配置された、複数の第２領域メモリセルと、第３方向において複数の第２領域メモリセルの間に配置された、複数の第２領域配線と、読み出し動作を実行可能な制御回路と、を備え、制御回路は、読み出し動作において、複数の第１領域メモリセルのうち複数の層のうちの１つに配置されたメモリセルと、複数の第２領域メモリセルのうち複数の層のうちの他の１つに配置されたメモリセルとから、読み出しを行う、半導体記憶装置である。
第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態のメモリセルアレイＭＣＡの模式図である。 第１実施形態のメモリセルアレイＭＣＡ、ビット線ＢＬおよびワード線ＷＬの接続関係を示す模式図である。 第１実施形態の抵抗変化素子の機能を模式的に示す模式図である。 第１実施形態の半導体記憶装置の他の要部を示す模式図である。 第１実施形態の半導体記憶装置の要部を示す模式図である。 第１実施形態の半導体記憶装置の要部を示す模式図である。 比較形態の半導体記憶装置の動作の一例を示す模式図である。 比較形態の半導体記憶装置の動作の一例を示す模式図である。 比較形態の半導体記憶装置の要部の他の一例を示す模式図である。 第３実施形態の半導体記憶装置の要部を示す模式図である。 第３実施形態の半導体記憶装置の動作の一例を示す模式図である。 第４実施形態の半導体記憶装置の要部を示す模式図である。 第４実施形態の半導体記憶装置の要部を示す模式図である。 第４実施形態の半導体記憶装置の動作の一例を示す模式図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向または後述するｚ方向を「上」、図面の下方向またはｚ方向の反対の方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
本実施形態の半導体記憶装置は、第１方向及び第１方向に交差する第２方向に延伸する基板面を有する基板と、第１方向及び第２方向に交差する第３方向から見たときに、第１方向に平行な第１辺と、第２方向に平行な第２辺とを有する、矩形状の第１領域の上に、第３方向における複数の層にわたって配置された、複数の第１領域メモリセルと、第３方向において複数の第１領域メモリセルの間に配置された、複数の第１領域配線と、第３方向から見たときに、第１方向に平行な第３辺と、第２方向に平行な第４辺とを有する、矩形状の第２領域の上に、第３方向における複数の層にわたって配置された、複数の第２領域メモリセルと、第３方向において複数の第２領域メモリセルの間に配置された、複数の第２領域配線と、読み出し動作を実行可能な制御回路と、を備え、制御回路は、読み出し動作において、複数の第１領域メモリセルのうち複数の層のうちの１つに配置されたメモリセルと、複数の第２領域メモリセルのうち複数の層のうちの他の１つに配置されたメモリセルとから、読み出しを行う、半導体記憶装置である。
そして、複数の第１領域配線は、第１領域の上に配置され、第１方向に長手方向が沿うように設けられた、複数の第１配線と、複数の第１配線の上に配置され、第２方向に長手方向が沿うように設けられた、複数の第２配線と、複数の第２配線の上に設けられ、第３方向から見たとき、複数の第１配線とそれぞれ重なり、第１方向に長手方向が沿うように設けられた、複数の第３配線と、を有し、複数の第１領域メモリセルは、複数の第１配線と複数の第２配線の間にそれぞれ設けられた複数の第１メモリセルと、複数の第２配線と複数の第３配線の間にそれぞれ設けられ、第３方向から見たとき複数の第１メモリセルとそれぞれ重なる、複数の第２メモリセルと、を有し、複数の第２領域配線は、第２領域の上に配置され、第１方向に長手方向が沿うように設けられた、複数の第４配線と、複数の第４配線の上に配置され、第２方向に長手方向が沿うように設けられた、複数の第５配線と、複数の第５配線の上に設けられ、第３方向から見たとき、複数の第４配線とそれぞれ重なり、第１方向に長手方向が沿うように設けられた、複数の第６配線と、を有し、複数の第２領域メモリセルは、複数の第４配線と複数の第５配線の間にそれぞれ設けられた複数の第３メモリセルと、複数の第５配線と複数の第６配線の間にそれぞれ設けられ、第３方向から見たとき複数の第３メモリセルとそれぞれ重なる、複数の第４メモリセルと、を有し、制御回路は、第１読み出し動作において、第１メモリセル及び第４メモリセルから読み出しを行い、第２読み出し動作において、第２メモリセル及び第３メモリセルから読み出しを行う。
図１は、本実施形態の半導体記憶装置のメモリシステム４００の構成を示すブロック図である。
本実施形態のメモリシステム４００は、例えば、ホスト機器３００に接続されて用いられる。ここでホスト機器３００とは、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置等である。
メモリシステム４００は、複数の半導体記憶装置３と、メモリコントローラ２９０と、を備える。図１には、複数の半導体記憶装置３としての、半導体記憶装置３ａ、半導体記憶装置３ｂ、半導体記憶装置３ｃ及び半導体記憶装置３ｄが図示されている。
実施形態の半導体記憶装置は、例えば、ＰＣＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリ、ＰＣＭ、ＮＡＮＤ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－ｏｎｌｙ－ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の不揮発性メモリである。
メモリコントローラ２９０は、ホストＩ／Ｆ２１０と、ＲＡＭ２２０と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）回路２２２と、論物変換テーブル（Ｌｏｇｉｃａｌ／Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ Ｍａｐｐｉｎｇ Ｔａｂｌｅ）保存メモリ２４２と、バッファメモリ２４０と、Ｉ／Ｆ２５０と、を有する。
メモリコントローラ２９０は、例えばＳｏＣ（Ｓｙｓｔｅｍ－Ｏｎ－ａ－Ｃｈｉｐ）である。メモリコントローラ２９０は、例えば複数のチップを有していても良い。メモリコントローラ２９０は、ＣＰＵ２３０に代えて、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を備えていてもかまわない。言い換えると、メモリコントローラ２９０は、ソフトウェア、ハードウェア、又はこれらの組合せを用いて実現可能である。
ホストＩ／Ｆ２１０は、メモリコントローラ２９０とホスト機器３００の間の通信を行う。ホストＩ／Ｆ２０１は、例えばＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）規格、又はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｅｄ） Ｅｘｐｒｅｓｓ（ＴＭ）規格等に準拠したバスを介してホスト機器３００と接続されている。
Ｉ／Ｆ２５０は、メモリコントローラ２９０と半導体記憶装置３の間の通信を行う。Ｉ／Ｆ２５０は、バスＣＨａ、バスＣＨｂ、バスＣＨｃ及びバスＣＨｄを介して半導体記憶装置３ａ、半導体記憶装置３ｂ、半導体記憶装置３ｃ及び半導体記憶装置３ｄと接続されている。バスＣＨａ、バスＣＨｂ、バスＣＨｃ及びバスＣＨｄは、それぞれ、異なるチャネルに対応している。すなわち、メモリコントローラ２９０は、半導体記憶装置３ａ、半導体記憶装置３ｂ、半導体記憶装置３ｃ及び半導体記憶装置３ｄと、バスＣＨａ、バスＣＨｂ、バスＣＨｃ及びバスＣＨｄを介して、それぞれ、通信を行うことができる。
ＣＰＵ２３０は、メモリコントローラ２９０の動作を制御する。
ＲＡＭ２２０は、ＣＰＵ２３０の作業領域として使用される。バッファメモリ２４０は、半導体記憶装置３に送信されたデータ、及び半導体記憶装置３から送信されたデータを一時的に保存する。ＲＡＭ２２０及びバッファメモリ２４０は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する。
ＥＣＣ回路２２２は、誤り訂正符号を用いてデータの誤りを検出及び訂正する。
論物変換テーブル保存メモリ２４２は、論物変換テーブルを保存しているメモリである。論物変換テーブルは、論理アドレスと物理アドレスの対応関係を示す情報である。物理アドレスは、半導体記憶装置３内の物理的な位置を示す位置情報である。論理アドレスは、メモリシステム４００がホスト機器３００に提供する論理アドレス空間内の位置を示す位置情報である。
図２は、実施形態の半導体記憶装置３の構成を示すブロック図である。
図２に示す半導体記憶装置３は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＰＣＭ等の抵抗変化型メモリである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交（交差）する。複数のビット線ＢＬは、それぞれ、メモリセルアレイＭＣＡにおける対応するメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、それぞれ、メモリセルアレイＭＣＡにおける対応するメモリセルＭＣの他端に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、リード・ライト・バッファＲＷＢ、ロウデコーダＲＤおよびカラムデコーダＣＤが設けられている。
センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書き込み電圧や読み出し電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書き込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読み出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書き込み電圧や読み出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書き込み電圧または読み出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書き込み電圧または読み出し電圧を印加する。これにより、半導体記憶装置３は、メモリセルＭＣ内の所望のメモリセルＭＣヘデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
図３は、実施形態の半導体記憶装置３の実装例を模式的に示す図である。例えば、メモリコントローラ２９０とそれぞれの半導体記憶装置３は、同じ基板５００上に配置されている。そして、メモリコントローラ２９０とそれぞれの半導体記憶装置３は、バスＣＨにより接続されている。
周辺回路ＰＣは、例えば、電圧生成回路ＧＥＮ、リード・ライト・エンジンＲＷＥ、アドレスコントローラＡＣ、コマンドコントローラＣＣ、入出力回路等ＩＯを備えている。電圧生成回路ＧＥＮは、データ読み出し動作およびデータ書き込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。電圧生成回路ＧＥＮのより詳細な構成は、図４に示す。リード・ライト・エンジンＲＷＥは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンＲＷＥは、読み出しデータを入出力回路のデータ入出力端子ＤＱヘ転送する。アドレスコントローラＡＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラＣＣは、データ読み出し動作、データ書き込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンＲＷＥヘ転送する。入出力回路ＩＯは、コマンドおよびアドレスをコマンド・アドレス入力端子ＣＡから取り込み、コマンドをコマンドコントローラＣＣヘ転送し、アドレスをアドレスコントローラＡＣヘ転送する。コマンドは、書き込み動作を指示する書き込みコマンド、および、読み出し動作を指示する読み出しコマンドを含む。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読み出しまたは書き込み対象のページやメモリセルＭＣを示すアドレスを含む。また、入出力回路ＩＯは、書き込みデータをデータ入出力端子ＤＱから取り込み、書き込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読み出しデータを受け取り、その読み出しデータをデータ入出力端子ＤＱから出力する。
半導体記憶装置３の外部には、メモリコントローラ（図示せず）が設けられていてもよい。また、複数の半導体記憶装置３と、全体を制御するメモリコントローラ（図示せず）とによって、メモリシステムが構成されていてもよい。
図４は、半導体記憶装置３における、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図である。カラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。ロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。バンクＢＮＫは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎに対応して細分化された複数のメモリセルアレイＭＣＡを含んでいてもよい。
また、電圧生成回路ＧＥＮは、図４に示すように、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと、非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと、非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと、を備えている。
マルチプレクサは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子を用いて構成されている。
カラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のビット線ＢＬに接続されている。尚、ｍ、ｎは、それぞれ１以上の整数である。
選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌとは、カラムデコーダＣＤのマルチプレクサＭＵＸ＿ＢＬ０と接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌを介して、それぞれのメモリセルアレイＭＣＡに対応したマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎと接続されている。
マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのビット線ＢＬの中から選択された１本の選択ビット線ＢＬ＿ｓｅｌを選択ビット線パスＰ＿ＢＬ＿ｓｅｌに接続し、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを印加する。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、選択ビット線ＢＬ＿ｓｅｌ以外の非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌに接続し、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを印加する。
マルチプレクサＭＵＸ＿ＢＬ０は、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと複数のビット線パスとの間および非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと複数のビット線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち選択された１本のビット線パスを選択ビット線パスＰ＿ＢＬ＿ｓｅｌとして選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択ビット線パスをＰ＿ＢＬ＿ｕｎｓｅｌとして非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。
ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎとマルチプレクサＭＵＸ＿ＢＬ０との間に接続された配線経路である。ビット線パスは、例えば、１６本、３２本、６４本、あるいは、１０２４本設けられている。マルチプレクサＭＵＸ＿ＢＬ０は、上述の通り、複数のビット線パスのうち1本を選択し、その選択ビット線パスＰ＿ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを伝達する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択のビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを伝達する。
選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌに印加される選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを外部電源から生成する。選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌは、高レベル電圧であり、例えば、数Ｖである。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎへ選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０は、選択ビット線パスＰ＿ＢＬ＿ｓｅｌを介して、複数のビット線ＢＬの中の選択ビット線ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに電気的に接続し、選択ビット線ＢＬ＿ｓｅｌに選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌを選択的に印加する。
非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線ＢＬ＿ｕｎｓｅｌに印加される非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを外部電源から生成する。非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの間の電圧であり、例えば、Ｖ＿ｂｌ＿ｓｅｌ／２である。非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎへ非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１～ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを介して、非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに電気的に接続し、非選択ビット線ＢＬ＿ｕｎｓｅｌに非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌを選択的に印加する。
ロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のワード線ＷＬに接続されている。
選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌとは、ロウデコーダＲＤのマルチプレクサＭＵＸ＿ＷＬ０と接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌを介して、それぞれのメモリセルアレイＭＣＡに対応したマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎと接続されている。
マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのワード線ＷＬの中から選択された１本の選択ワード線ＷＬ＿ｓｅｌをワード線パスＰ＿ＷＬ＿ｓｅｌに接続し、選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを印加する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、選択ワード線ＷＬ＿ｓｅｌ以外の他の非選択ワード線ＷＬ＿ｕｎｓｅｌをワード線パスＰ＿ＷＬ＿ｕｎｓｅｌに接続し、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを印加する。マルチプレクサＭＵＸ＿ＷＬ０は、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと複数のワード線パスとの間および非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと複数のワード線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち選択された１本のワード線パスをＰ＿ＷＬ＿ｓｅｌとして選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択のワード線パスをＰ＿ＷＬ＿ｕｎｓｅｌとして非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。
ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎとマルチプレクサＭＵＸ＿ＷＬ０との間に接続された配線経路である。ワード線パスは、例えば、１６本、３２本、６４本、あるいは、１０２４本設けられている。マルチプレクサＭＵＸ＿ＷＬ０は、上述の通り、複数のワード線パスのうち１本を選択し、その選択ワード線パスＰ＿ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｓｅｌは、選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを伝達する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを伝達する。選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌは、選択ワード線ＷＬ＿ｓｅｌに印加される選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを外部電源から生成する。選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌは、低レベル電圧であり、例えば、接地電圧（０Ｖ）である。ワード線パスＰ＿ＷＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎへ選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０は、選択ワード線パスＰ＿ＷＬ＿ｓｅｌを介して、複数のワード線ＷＬの中の選択ワード線ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに電気的に接続し、選択ワード線ＷＬ＿ｓｅｌに選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌを選択的に印加する。
非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線ＷＬ＿ｕｎｓｅｌに印加される非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを外部電源から生成する。非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの間の電圧であり、例えば、Ｖ＿ｂｌ＿ｓｅｌ／２である。非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌと略等しいことが好ましい。しかし、非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌは、非選択ビット線電圧Ｖ＿ｂｌ＿ｕｎｓｅｌと異なっていてもよい。非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎへ非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１～ＭＵＸ＿ＷＬｍ＿ｎは、非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを介して、非選択ワード線ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに電気的に接続し、非選択ワード線ＷＬ＿ｕｎｓｅｌに非選択ワード線電圧Ｖ＿ｗｌ＿ｕｎｓｅｌを選択的に印加する。
このように、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続された選択メモリセルＭＣ＿ｓｅｌには、選択ビット線電圧Ｖ＿ｂｌ＿ｓｅｌと選択ワード線電圧Ｖ＿ｗｌ＿ｓｅｌとの電圧差が印加される。これにより、選択メモリセルＭＣ＿ｓｅｌからデータが読み出されたり、あるいは、選択メモリセルＭＣ＿ｓｅｌにデータが書き込まれる。
なお、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤの構成はこれに限定されるものではない。例えば、それぞれのマルチプレクサとそれぞれのメモリセルアレイＭＣＡの接続の態様は、これに限定されるものではない。例えば、ここでは、ビット線ＢＬが１層（ＢＬ０）、ワード線ＷＬが１層（ＷＬ０）、メモリセルが１層である例を示した。しかし、ビット線ＢＬの層数、ワード線ＷＬの層数及びメモリセルの層数は、これに限定されるものではない。例えば、ビット線ＢＬをもう１層設けて配線総数を合計３層（例えば、ＢＬ０、ＷＬ０、ＢＬ１）とし、メモリセルが２層の構造となるようにしてもよい。この場合、カラムデコーダＣＤ及びロウデコーダＲＤは、それぞれ複数のビット線ＢＬ及びワード線ＷＬを駆動出来るように構成される。また、ビット線ＢＬ及びワード線ＷＬの層数を合計５層（例えば、ＢＬ０、ＷＬ０、ＢＬ１、ＷＬ１、ＢＬ２）とし、メモリセルが４層の構造となるようにしてもよい。この場合にも、カラムデコーダＣＤ及びロウデコーダＲＤは、それぞれ複数のビット線ＢＬ及びワード線ＷＬを駆動出来るように構成されるが、ビット線ＢＬ及びワード線ＷＬのうちどちらか一方（例えば、ビット線ＢＬ）については、偶数層（例えばＢＬ０、ＢＬ２）及び奇数層（例えばＢＬ１）の単位で独立して駆動できるようにすればよい。
図５は、実施形態のメモリセルアレイＭＣＡの模式図である。
図５（ａ）は、メモリセルアレイＭＣＡに含まれるメモリセルＭＣと、ビット線ＢＬと、ワード線ＷＬを模式的に示す斜視図である。
図５（ａ）に示されるように、例えば、複数のビット線ＢＬが間隔を空けて同じ方向に延伸しており、その上方で、複数のワード線ＷＬが間隔を空けて、例えば、ビット線ＢＬが延伸する方向と直交する方向に、延伸している。そして、複数のメモリセルＭＣが、複数のビット線ＢＬと複数のワード線ＷＬとの交点に、それぞれ配置される。これにより、複数のメモリセルＭＣが平面視でマトリクス上に配置された、クロスポイント型のメモリセルアレイＭＣＡが構成される。
なお図５（ａ）では、ビット線ＢＬおよびワード線ＷＬが各１層であり、それらの間に１層のメモリセルＭＣが配置される例を示したが、これに限られない。メモリセルＭＣが配置される層をさらに増やし、対応してビット線ＢＬ及び／又はワード線ＷＬの層をさらに増やしてもよい。例えば、図５（ａ）における複数のワード線ＷＬの上に、間隔を空けて、ワード線ＷＬが延伸する方向と直交する方向に延伸する、複数のビット線ＢＬをさらに設け、複数のワード線ＷＬと上方の複数のビット線ＢＬとの交点に、複数のメモリセルＭＣをさらに配置してもよい。この場合、メモリセルＭＣは２層となり、配線層（ビット線ＢＬの層およびワード線ＷＬの層）は３層となる。
図５（ｂ）は、半導体記憶装置３に含まれるメモリセルアレイＭＣＡの回路構成を模式的に示す図である。各メモリセルＭＣは、対応する１つのワード線ＷＬと、対応する１つのビット線ＢＬとの間に接続される。メモリセルＭＣは、例えば、抵抗変化素子ＶＲとスイッチ素子ＳＥを含む。
抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態とになることができる。抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態との抵抗状態の違いを利用して、１ビットのデータすなわち第１値及び第２値を保持する。なお、低抵抗状態が第１値で高抵抗状態が第２値であっても良いし、低抵抗状態が第２値で高抵抗状態が第１値であってもかまわない。
スイッチ素子ＳＥは、例えば、印加される電圧がしきい値未満である場合に高抵抗状態（非導通状態、オフ状態）となり、印加される電圧がしきい値以上である場合に低抵抗状態（導通状態、（オン状態）となる。これにより、スイッチ素子ＳＥは、整流機能を持つ整流素子として機能する。スイッチ素子ＳＥは、双方向の整流素子であってもよい。なお、メモリセルアレイＭＣＡの構成は、これに限定されるものではない。
図６は、実施形態の半導体記憶装置３に含まれるメモリセルアレイＭＣＡに対する、ビット線ＢＬおよびワード線ＷＬの接続関係を示す模式図である。メモリセルアレイＭＣＡには、例えば、２０４８本のビット線ＢＬと１０２４本のワード線が接続される。なお、ビット線ＢＬとワード線ＷＬの総数はこれに限られない。例えば、ビット線ＢＬとワード線ＷＬの総数は、例えばそれぞれ３２本、６４本、１０２４本であってもよい。さらに、１つの半導体記憶装置３に、複数のメモリセルアレイＭＣＡが与えられてもよい。ビット線ＢＬとワード線ＷＬは、例えば、第１センスアンプ１３、第２センスアンプ１４、又は周辺回路部１ｂ（図２、図４）に接続されていてもかまわない。
図７に、実施形態における抵抗変化素子ＶＲの機能を模式的に示す。実施形態において、抵抗変化素子ＶＲは、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を含む。ビット線ＢＬと、ワード線ＷＬ間に電流を流すと、抵抗変化素子ＶＲに隣接して設けられる電極がＨｅａｔｅｒとして機能して熱を発生させる。熱によって、カルコゲナイドガラスを融解させ、状態を遷移させることができる。例えば、高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を除々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線ＢＬ－ワード線ＷＬ間に流れる電流が多い（低抵抗状態＝結晶状態）場合と、少ない場合（高抵抗状態＝アモルファス）で、１ビットの情報の判断を行う。なお、ここではカルコゲナイドガラスを用いたセル構成を示しているが、実施形態で用いられる材料はカルコゲナイドガラスに限定されるものではない。
図８は、実施形態の半導体記憶装置２００の要部を示す模式図である。半導体記憶装置２００は、バンク１２０を備える。図８においては、バンク１２０としてのバンク１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｈ、１２０ｉ、１２０ｊ、１２０ｋ、１２０ｌ、１２０ｍ、１２０ｎ、１２０ｏ及び１２０ｐが、紙面において左から右に配置されている。
それぞれのバンク１２０は、ハーフバンク１１０及びハーフバンク１１２を有する。図８においては、ハーフバンク１１０としての、ハーフバンク１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ、１１０ｈ、１１０ｉ、１１０ｊ、１１０ｋ、１１０ｌ、１１０ｍ、１１０ｎ、１１０ｏ及び１１０ｐが図示されている。また、図８においては、ハーフバンク１１２としての、ハーフバンク１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ、１１２ｇ、１１２ｈ、１１２ｉ、１１２ｊ、１１２ｋ、１１２ｌ、１１２ｍ、１１２ｎ、１１２ｏ及び１１２ｐが図示されている。ハーフバンク１１０においては、ＭＣＡ０、ＭＣＡ１、ＭＣＡ２、、、、ＭＣＡ１２７が、紙面において上から下に向かって配置されている。ハーフバンク１１２においては、ＭＣＡ０、ＭＣＡ１、ＭＣＡ２、、、、ＭＣＡ１２７が、紙面において下から上に向かって配置されている。
また、半導体記憶装置２００は、周辺回路１７０と、リードデータバス１９０と、ライトデータバス１９２と、を備える。周辺回路１７０は、第１制御回路１６０と、バッファ１４０と、バッファ１４２と、を有する。
リードデータバス１９０は、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２の間に設けられたロジック回路１８０を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２を接続している。図８には、それぞれのハーフバンク１１０を接続するリードデータバス１９０としての、リードデータバス１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ、１９０ｇ、１９０ｈ、１９０ｉ、１９０ｊ、１９０ｋ、１９０ｌ、１９０ｍ、１９０ｎ及び１９０ｏが図示されている。なお、ロジック回路１８０は、さらにバッファを内蔵していてもかまわない。また、リードデータバス１９０は、バッファ１４０としてのバッファ１４０ａまたはバッファ１４０ｂを介して、第１制御回路１６０に接続されている。図８には、バッファ１４０ａ及び第１制御回路１６０と、他のリードデータバス１９０を接続するリードデータバス１９０としての、リードデータバス１９０ｐ及び１９０ｑが図示されている。
より具体的には、図８においては図示を省略しているが、リードデータバス１９０は、ロジック回路１８０を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２に設けられた、読み出しレジスタ２４（例えば、図１１に図示）と、第１制御回路１６０を、接続している。例えば、図９及び図１０を用いた半導体記憶装置１００をハーフバンク１１０又はハーフバンク１１２として用いる場合には、読み出しレジスタの数が６４個であるため、合計して６４本のリードデータバス１９０が、ハーフバンク１１０又はハーフバンク１１２と第１制御回路１６０の接続のために設けられていることになる。
ライトデータバス１９２は、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２の間に設けられたロジック回路１８２を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２を接続している。図８には、それぞれのハーフバンク１１２を接続するライトデータバス１９２としての、ライトデータバス１９２ａ、１９２ｂ、１９２ｃ、１９２ｄ、１９２ｅ及び１９２ｆが図示されている。なお、ロジック回路１８２は、さらにバッファを内蔵していてもかまわない。また、ライトデータバス１９２は、バッファ１４２としてのバッファ１４２ａまたはバッファ１４２ｂを介して、第１制御回路１６０に接続されている。図８には、バッファ１４２ｂ及び第１制御回路１６０と、他のライトデータバス１９２を接続するライトデータバス１９２としての、ライトデータバス１９２ｈ及び１９２ｉが図示されている。
より具体的には、図８においては図示を省略しているが、ライトデータバス１９２は、ロジック回路１８２を介して、それぞれのハーフバンク１１０及びそれぞれのハーフバンク１１２に設けられた、書き込みレジスタ２６（例えば、図１１に図示）と、第１制御回路１６０を、接続している。例えば、図９及び図１０を用いた半導体記憶装置１００をハーフバンク１１０又はハーフバンク１１２として用いる場合には、レジスタの数が６４個であるため、合計して６４本のライトデータバス１９２が、ハーフバンク１１０又はハーフバンク１１２と第１制御回路１６０の接続のために設けられていることになる。
それぞれのバンク１２０は、それぞれのハーフバンク１１０及びハーフバンク１１２の間に、第２制御回路１３０を有している。図８においては、第２制御回路１３０としての第２制御回路１３０ａが、バンク１２０ａに図示されている。なお、図８においては図示を省略しているが、バンク１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｈ、１２０ｉ、１２０ｊ、１２０ｋ、１２０ｌ、１２０ｍ、１２０ｎ、１２０ｏ及び１２０ｐにも、それぞれ第２制御回路１３０が設けられている。第２制御回路１３０は、それぞれのバンク１２０において、ハーフバンク１１０及びハーフバンク１１２の両方を制御するために用いられる。
図９及び図１０は、実施形態の半導体記憶装置の要部を示す模式図である。図１０は、実施形態の半導体記憶装置の、基板２に垂直な面内における模式断面図の一例である。
図９においては、ハーフバンク１１０ａのＭＣＡ０、ＭＣＡ１、ＭＣＡ２、ＭＣＡ３及びＭＣＡ４、ハーフバンク１１０ｂのＭＣＡ０、ＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４及びその周辺の素子が図示されている。ハーフバンク１１０ａのＭＣＡ５、ＭＣＡ６、、、、ＭＣＡ１２７、ＭＣＡ１２８、ハーフバンク１１０ｂのＭＣＡ５、ＭＣＡ６、、、、ＭＣＡ１２７、ＭＣＡ１２８、及びその周辺の素子については、図示を省略している。
ここで、ｘ方向と、ｘ方向に対して垂直に交差するｙ方向と、ｘ方向及びｙ方向に垂直に交差するｚ方向を定義する。図１０は、実施形態の半導体記憶装置の、ｘｚ面内における模式断面図の一例である。なお、図１０ではハーフバンク１１０ａの模式断面図を示しているが、本実施形態においては、ハーフバンク１１０ｂの模式断面図も同様である。
ハーフバンク１１０は、基板２を有する。基板２は、例えばＳｉ基板等の半導体基板であるが、これに限定されるものではない。基板２は、ｘｙ平面に対して平行に配置されているものとする。基板２は、ｘ方向及びｙ方向に延伸する基板面２ａを有する。例えば、ハーフバンク１１０ａ及びハーフバンク１１０ｂは、どちらも同一の基板２を有しているものとする。
基板面２ａには、ハーフバンク１１０ａ及びハーフバンク１１０ｂのそれぞれに対して、領域８０としての、領域８０＿０、領域８０＿１、領域８０＿２、領域８０＿３、領域８０＿４、領域８０＿５、、、領域８０＿１２４、領域８０＿１２５、領域８０＿１２６、領域８０＿１２７及び領域８０＿１２８が、ｘ方向に沿って順に設けられている。領域８０はそれぞれ矩形状の形状を有し、ｘ方向に平行な辺８２と、辺８２に交差しｙ方向に平行な辺８４と、をそれぞれ有している。なお、図９においては、領域８０＿５、、、領域８０＿１２４、領域８０＿１２５、領域８０＿１２６、領域８０＿１２７及び領域８０＿１２８の図示を省略している。
また、それぞれの領域８０の上には、メモリセルアレイＭＣＡが設けられている。例えば、領域８０＿０の上に、メモリセルアレイＭＣＡ０が設けられている。同様に、領域８０＿１の上に、メモリセルアレイＭＣＡ１が設けられている。領域８０＿２の上に、メモリセルアレイＭＣＡ２が設けられている。領域８０＿３の上に、メモリセルアレイＭＣＡ３が設けられている。領域８０＿１２４の上に、メモリセルアレイＭＣＡ１２４が設けられている。領域８０＿１２５の上に、メモリセルアレイＭＣＡ１２５が設けられている。領域８０＿１２６の上に、メモリセルアレイＭＣＡ１２６が設けられている。領域８０＿１２７の上に、メモリセルアレイＭＣＡ１２７が設けられている。領域８０＿１２８の上に、メモリセルアレイＭＣＡ１２８が設けられている。
次に、実施形態の半導体記憶装置における具体的なメモリセルアレイＭＣＡの構成について、下記に記載する。
ハーフバンク１１０は、ビット線ＢＬ０としての、ＢＬ０ ５０を備える。より具体的には、ハーフバンク１１０は、ＢＬ０ ５０＿０、ＢＬ０ ５０＿１、、、、ＢＬ０ ５０＿６２、ＢＬ０ ５０＿６３、ＢＬ０ ５０＿６４を備える。それぞれのＢＬ０ ５０は、２個の領域８０の上にわたって、言い換えると２個の領域の上をまたぐように、基板面２ａに平行に、ｘ方向に長手方向が沿うように、設けられている。ＢＬ０ ５０＿０は、領域８０＿０と領域８０＿１の上にわたって設けられている。ＢＬ０ ５０＿１は、領域８０＿２と領域８０＿３の上にわたって設けられている。ＢＬ０ ５０＿６２は、領域８０＿１２４と領域８０＿１２５の上にわたって設けられている。ＢＬ０ ５０＿６３は、領域８０＿１２６と領域８０＿１２７の上にわたって設けられている。なお、ＢＬ０ ５０＿６４は、１個の領域８０＿１２８の上に設けられている。また、それぞれのＢＬ０ ５０は、ｘ方向に平行な、第１仮想線によってそれぞれ通過されるように設けられている。なお、図６（ａ）においては図示の都合のため、例えばＢＬ０ ５０＿０については１本のみ図示されている。しかし実際には、ｙ方向に並んで複数のＢＬ０ ５０＿０が設けられている。他のＢＬ０についても同様である。
また、半導体記憶装置１００は、ワード線ＷＬ０としての、ＷＬ０ ５４を備える。より具体的には、半導体記憶装置１００は、ＷＬ０ ５４＿０、ＷＬ０ ５４＿１、ＷＬ０ ５４＿２、ＷＬ０ ５４＿３、、、、ＷＬ０ ５４＿１２４、ＷＬ０ ５４＿１２５、ＷＬ０ ５４＿１２６、ＷＬ０ ５４＿１２７及びＷＬ０ ５４＿１２８を備える。それぞれのＷＬ０ ５４は、それぞれの領域８０の上の、ＢＬ０ ５０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿０は、領域８０＿０の上のＢＬ０ ５０＿０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１は、領域８０＿１の上のＢＬ０ ５０＿０の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿２は、領域８０＿２の上のＢＬ０ ５０＿１の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿３は、領域８０＿３の上のＢＬ０ ５０＿１の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２４は、領域８０＿１２４の上のＢＬ０ ５０＿６２の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２５は、領域８０＿１２５の上のＢＬ０ ５０＿６２の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２６は、領域８０＿１２６の上のＢＬ０ ５０＿６３の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２７は、領域８０＿１２７の上のＢＬ０ ５０＿６３の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。ＷＬ０ ５４＿１２８は、領域８０＿１２８の上のＢＬ０ ５０＿６４の上に、基板面２ａに平行に、ｙ方向に長手方向が沿うように設けられている。
また、半導体記憶装置１００は、ＢＬ１としての、ＢＬ１ ６０、ＢＬ１ ５２、ＢＬ１ ６４を備える。より具体的には、半導体記憶装置１００は、ＢＬ１ ６０、ＢＬ１ ５２＿０、ＢＬ１ ５２＿１、、、、ＢＬ１ ５２＿６１、ＢＬ１ ５２＿６２、ＢＬ１ ６４を備える。それぞれのＢＬ１ ５２は、２個の領域８０の上に設けられたＷＬ０の上にわたって、言い換えると２個の領域の上に設けられたＷＬ０をまたぐように、基板面２ａに平行に、ｘ方向に長手方向が沿うように、設けられている。ここで、ＢＬ１ ５２は、ＢＬ０ ５０と互い違いの、２個の領域８０の上にわたって設けけられている。ＢＬ１ ６０は、領域８０＿０の上のＷＬ０ ５４＿０の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿０は、領域８０＿１の上のＷＬ０ ５４＿１の上及び領域８０＿２の上のＷＬ０ ５４＿２の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿１は、領域８０＿３の上のＷＬ０ ５４＿３の上及び領域８０＿４の上のＷＬ０ ５４＿４の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿６１は、領域８０＿１２３の上のＷＬ０ ５４＿１２３の上及び領域８０＿１２４の上のＷＬ０ ５４＿１２４の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ５２＿６２は、領域８０＿１２５の上のＷＬ０ ５４＿１２５の上及び領域８０＿１２６の上のＷＬ０ ５４＿１２６の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。ＢＬ１ ６４は、領域８０＿１２７の上のＷＬ０ ５４＿１２７の上及び領域８０＿１２８の上のＷＬ０ ５４＿１２８の上に、基板面２ａに平行に、ｘ方向に長手方向が沿うように設けられている。また、それぞれのＢＬ１ ６０、ＢＬ１ ５２、ＢＬ１ ６４は、ｘ方向に平行な、第２仮想線によってそれぞれ通過されるように設けられている。なお、図６（ａ）においては図示の都合のため、例えばＢＬ１ ６０については１本のみ図示されている。しかし実際には、ｙ方向に並んで複数のＢＬ１ ６０が設けられている。他のＢＬ１についても同様である。
メモリセルアレイＭＣＡ０は、下層のメモリセル７０＿０と、上層のメモリセル７２＿０を含む。メモリセル７０＿０は、ＢＬ０ ５０＿０とＷＬ０ ５４＿０の間にそれぞれ設けられている。メモリセル７２＿０は、ＷＬ０ ５４＿０とＢＬ１ ６０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿０と重なっている。
メモリセルアレイＭＣＡ１は、下層のメモリセル７０＿１と、上層のメモリセル７２＿１を含む。メモリセル７０＿１は、ＢＬ０ ５０＿０とＷＬ０ ５４＿１の間にそれぞれ設けられている。メモリセル７２＿１は、ＷＬ０ ５４＿１とＢＬ１ ５２＿０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿０と重なっている。
メモリセルアレイＭＣＡ２は、下層のメモリセル７０＿２と、上層のメモリセル７２＿２を含む。メモリセル７０＿２は、ＢＬ０ ５０＿１とＷＬ０ ５４＿２の間にそれぞれ設けられている。メモリセル７２＿２は、ＷＬ０ ５４＿２とＢＬ１ ５２＿０の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿２と重なっている。
メモリセルアレイＭＣＡ３は、下層のメモリセル７０＿３と、上層のメモリセル７２＿３を含む。メモリセル７０＿３は、ＢＬ０ ５０＿１とＷＬ０ ５４＿３の間にそれぞれ設けられている。メモリセル７２＿３は、ＷＬ０ ５４＿３とＢＬ１ ５２＿１の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿３と重なっている。
メモリセルアレイＭＣＡ１２４は、下層のメモリセル７０＿１２４と、上層のメモリセル７２＿１２４を含む。メモリセル７０＿１２４は、ＢＬ０ ５０＿６２とＷＬ０ ５４＿１２４の間にそれぞれ設けられている。メモリセル７２＿１２４は、ＷＬ０ ５４＿１２４とＢＬ１ ５２＿６１の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２４と重なっている。
メモリセルアレイＭＣＡ１２５は、下層のメモリセル７０＿１２５と、上層のメモリセル７２＿１２５を含む。メモリセル７０＿１２５は、ＢＬ０ ５０＿６２とＷＬ０ ５４＿１２５の間にそれぞれ設けられている。メモリセル７２＿１２５は、ＷＬ０ ５４＿１２５とＢＬ１ ５２＿６２の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２５と重なっている。
メモリセルアレイＭＣＡ１２６は、下層のメモリセル７０＿１２６と、上層のメモリセル７２＿１２６を含む。メモリセル７０＿１２６は、ＢＬ０ ５０＿６３とＷＬ０ ５４＿１２６の間にそれぞれ設けられている。メモリセル７２＿１２６は、ＷＬ０ ５４＿１２６とＢＬ１ ５２＿６２の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２６と重なっている。
メモリセルアレイＭＣＡ１２７は、下層のメモリセル７０＿１２７と、上層のメモリセル７２＿１２７を含む。メモリセル７０＿１２７は、ＢＬ０ ５０＿６３とＷＬ０ ５４＿１２７の間にそれぞれ設けられている。メモリセル７２＿１２７は、ＷＬ０ ５４＿１２７とＢＬ１ ６４の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２７と重なっている。
メモリセルアレイＭＣＡ１２８は、下層のメモリセル７０＿１２８と、上層のメモリセル７２＿１２８を含む。メモリセル７０＿１２８は、ＢＬ０ ５０＿６４とＷＬ０ ５４＿１２８の間にそれぞれ設けられている。メモリセル７０＿１２８は、ＷＬ０ ５４＿１２８とＢＬ１ ６４の間にそれぞれ設けられ、上から見たときにそれぞれメモリセル７０＿１２８と重なっている。
以上のように、実施形態の半導体記憶装置１００においては、それぞれの領域８０の上に設けられた、互いに隣接するメモリセルアレイＭＣＡが、ＢＬ０ ５０またはＢＬ１ ５２を共有しており、ＢＬ０ ５０またはＢＬ１ ５２により接続されている。例えば、領域８０＿０の上に設けられたメモリセルアレイＭＣＡ０と領域８０＿１の上に設けられたメモリセルアレイＭＣＡ１は、ＢＬ０ ５０＿０をＢＬ０として共有し、互いにＢＬ０＿５０＿０により接続されている。また、領域８０＿１の上に設けられたメモリセルアレイＭＣＡ１と領域８０＿２の上に設けられたメモリセルアレイＭＣＡ２は、ＢＬ１ ５２＿０をＢＬ１として共有し、互いにＢＬ１ ５２＿０により接続されている。
マルチプレクサ４＿０は、ＢＬ０ ５０＿０の下の基板２に設けられている。複数の接続配線４０＿０は、ＢＬ０ ５０＿０とマルチプレクサ４＿０をそれぞれ接続している。マルチプレクサ６＿０は、ＢＬ１ ５２＿０の下の基板２に設けられている。複数の接続配線４２＿０は、ＢＬ１ ５２＿０とマルチプレクサ６＿０をそれぞれ接続している。マルチプレクサ４＿１は、ＢＬ０ ５０＿１の下の基板２に設けられている。複数の接続配線４０＿１は、ＢＬ１ ５０＿１とマルチプレクサ４＿１をそれぞれ接続している。マルチプレクサ４＿６２は、ＢＬ０ ５０＿６２の下の基板２に設けられている。複数の接続配線４０＿６２は、ＢＬ０ ５０＿６２とマルチプレクサ４＿６２をそれぞれ接続している。マルチプレクサ６＿６２は、ＢＬ１ ５２＿６２の下の基板２に設けられている。複数の接続配線４２＿６２は、ＢＬ１ ５２＿６２とマルチプレクサ６＿６２をそれぞれ接続している。マルチプレクサ４＿６３は、ＢＬ０ ５０＿６３の下の基板２に設けられている。複数の接続配線４０＿６３は、ＢＬ０ ５０＿６３とマルチプレクサ４＿６３をそれぞれ接続している。マルチプレクサ６＿６３は、ＢＬ１ ６４の下の基板２に設けられている。複数の接続配線４２＿６３は、ＢＬ１ ６４とマルチプレクサ６＿６３をそれぞれ接続している。
マルチプレクサ１０＿０は、基板２に設けられ、ＷＬ０ ５４＿０に接続されている。マルチプレクサ１０＿１は、基板２に設けられ、ＷＬ０ ５４＿１に接続されている。マルチプレクサ１０＿２は、基板２に設けられ、ＷＬ０ ５４＿２に接続されている。マルチプレクサ１０＿３は、基板２に設けられ、ＷＬ０ ５４＿３に接続されている。マルチプレクサ１０＿４は、基板２に設けられ、ＷＬ０ ５４＿４に接続されている。マルチプレクサ１０＿５は、基板２に設けられ、ＷＬ０ ５４＿５に接続されている。同様にして、マルチプレクサ１０＿６、マルチプレクサ１０＿７、、、、マルチプレクサ１０＿１２８が、それぞれ基板２に設けられ、それぞれＷＬ０ ５４＿６、ＷＬ０ ５４＿７、、、、、ＷＬ０ ５４＿１２８に接続されている。
例えば、マルチプレクサ１０＿０は、ハーフバンク１１０ａのメモリセルアレイＭＣＡ０とハーフバンク１１０ｂのメモリセルアレイＭＣＡ０の間の基板２に設けられている。マルチプレクサ１０＿１は、ハーフバンク１１０ａのメモリセルアレイＭＣＡ１とハーフバンク１１０ｂのメモリセルアレイＭＣＡ１の間の基板２に設けられている。マルチプレクサ１０＿２は、ハーフバンク１１０ａのメモリセルアレイＭＣＡ２とハーフバンク１１０ｂのメモリセルアレイＭＣＡ２の間の基板２に設けられている。マルチプレクサ１０＿３は、ハーフバンク１１０ａのメモリセルアレイＭＣＡ３とハーフバンク１１０ｂのメモリセルアレイＭＣＡ３の間の基板２に設けられている。マルチプレクサ１０＿４は、ハーフバンク１１０ａのメモリセルアレイＭＣＡ４とハーフバンク１１０ｂのメモリセルアレイＭＣＡ４の間の基板２に設けられている。例えば、他のマルチプレクサ１０についても同様である。
そして、ハーフバンク１１０ａのメモリセルアレイＭＣＡ０とハーフバンク１１０ｂのメモリセルアレイＭＣＡ０について、ＷＬ０ ５４＿０を共用することができる。ハーフバンク１１０ａのメモリセルアレイＭＣＡ１とハーフバンク１１０ｂのメモリセルアレイＭＣＡ１について、ＷＬ０ ５４＿１を共用することができる。ハーフバンク１１０ａのメモリセルアレイＭＣＡ２とハーフバンク１１０ｂのメモリセルアレイＭＣＡ２について、ＷＬ０ ５４＿２を共用することができる。ハーフバンク１１０ａのメモリセルアレイＭＣＡ３とハーフバンク１１０ｂのメモリセルアレイＭＣＡ３について、ＷＬ０ ５４＿３を共用することができる。ハーフバンク１１０ａのメモリセルアレイＭＣＡ４とハーフバンク１１０ｂのメモリセルアレイＭＣＡ４について、ＷＬ０ ５４＿４を共用することができる。他のＷＬ０ ５４についても同様である。
例えば、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２は、同じスライス（Ｓｌｉｃｅ）のメモリセルとして扱われる。また、メモリセル７０＿１２４、メモリセル７０＿１２５、メモリセル７２＿１２５及びメモリセル７２＿１２６は、同じスライスのメモリセルとして扱われる。また、メモリセル７０＿１２６、メモリセル７０＿１２７、メモリセル７２＿１２７及びメモリセル７２＿１２８は、同じスライスに属するメモリセルとして扱われる。すなわち、ｋを１から１２７までの奇数（１、３、５、、、１２１、１２３、１２７）としたとき、メモリセル７０＿（ｋ－１）、メモリセル７０＿ｋ、メモリセル７２＿ｋ及びメモリセル７２＿（ｋ＋１）は、同じスライスのメモリセルとして扱われる。これら６４個のスライスの各々において、メモリセル７０＿（ｋ－１）とメモリセル７０＿ｋとはＢＬ０層のビット線５０＿［（ｋ－１）／２］を直接的に共用し、メモリセル７２＿ｋとメモリセル７２＿（ｋ＋１）とはＢＬ１層のビット線５２＿［（ｋ－１）／２］を直接的に共用する。
このように、メモリセル７０＿０からメモリセル７２＿１２８が、６４個のスライスを形成する。各スライスからは、例えば、１回の読み出し動作で、１ビットのデータが読みだされる。同様に、各スライスへは、例えば、１回の書き込み動作で、１ビットのデータが書き込まれる。なお、半導体記憶装置１００が備えるスライスの数は、６４個に限定されない。半導体記憶装置１００は、例えば、求められる動作仕様に応じて、３２個、６４個、１２８又は２５６個のスライスを有していてもよい。
ここで、いずれのスライスにも属さないメモリセル７０＿１２８については、接続配線４０＿６４を介して、基板２に設けられたマルチプレクサ１４から非選択電位ＶＳＳが印加されている。また、いずれのスライスにも属さないメモリセル７２＿０については、接続配線６２及びＢＬ１＿６０を介して、基板２に設けられたマルチプレクサ１２から非選択電位ＶＳＳが印加されている。これにより、メモリセル７０＿１２８及びメモリセル７２＿０については、ハーフバンク１１０ａの書き込み動作及び読み出し動作には用いられてない。
図１１は、比較形態の半導体記憶装置１００の動作の一例を示す模式図である。図１１は、上述のそれぞれのスライスに属するメモリセルのうちの、ＷＬ０とＢＬ０の間に設けられているメモリセルの読み出し動作の一例について示すものである。
書き込み回路２２＿０、、、、書き込み回路２２＿６２、書き込み回路２２＿６３は、基板２に設けられている。書き込み回路２２＿０は、マルチプレクサ４＿０及びマルチプレクサ６＿０に接続されている。同様に、書き込み回路２２＿６２は、マルチプレクサ４＿６２及びマルチプレクサ６＿６２に接続されている。書き込み回路２２＿６３は、マルチプレクサ４＿６３及びマルチプレクサ６＿６３に接続されている。
読み出し回路２０＿０、、、、読み出し回路２０＿６２、読み出し回路２０＿６３は、基板２に設けられている。読み出し回路２０＿０は、マルチプレクサ４＿０及びマルチプレクサ６＿０に接続されている。同様にして、読み出し回路２０＿６２は、マルチプレクサ４＿６２及びマルチプレクサ６＿６２に接続されている。読み出し回路２０＿６３は、マルチプレクサ４＿６３及びマルチプレクサ６＿６３に接続されている。
書き込み回路２２、読み出し回路２０は、例えば図２に示したセンスアンプＳＡに対応する。
書き込みレジスタ２６＿０、書き込みレジスタ２６＿１、、、書き込みレジスタ２６＿６２、書き込みレジスタ２６＿６３は、基板２に設けられている。書き込みレジスタ２６＿０は、マルチプレクサ１０＿０、マルチプレクサ１０＿１、マルチプレクサ１０＿２に接続されている。書き込みレジスタ２６＿６２は、マルチプレクサ１０＿１２４、マルチプレクサ１０＿１２５、マルチプレクサ１０＿１２６に接続されている。書き込みレジスタ２６＿６３は、マルチプレクサ１０＿１２６、マルチプレクサ１０＿１２７及びマルチプレクサ１０＿１２８に接続されている。
読み出しレジスタ２４＿０、読み出しレジスタ２４＿１、、、読み出しレジスタ２４＿６２、読み出しレジスタ２４＿６３は、基板２に設けられている。読み出しレジスタ２４＿０は、読み出し回路２０＿０に接続されている。同様にして、読み出しレジスタ２４＿６２は、読み出し回路２０＿６２に接続されている。読み出しジレジスタ２４＿６３は、読み出し回路２０＿６３に接続されている。
ここで、比較形態として、ハーフバンク１１０ｂについて、上述のそれぞれのスライスに属するメモリセルのうちの、ＢＬ０とＷＬ０の間に設けられているメモリセルの読み出し動作の一例について示す。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７０＿０から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ４＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ５０＿０の間に設けられた、特定のメモリセル７０＿０に、マルチプレクサ４＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。なお、メモリセル７０＿１に書き込みを行う場合には、マルチプレクサ１０＿０の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿４のスライスについては、メモリセル７０＿２から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿２を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿２を選択する。また、マルチプレクサ４＿１を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿１を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿２と、選択された特定のＢＬ０ ５０＿１の間に設けられた、特定のメモリセル７０＿２に、マルチプレクサ４＿１に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。なお、メモリセル７０＿３に書き込みを行う場合には、マルチプレクサ１０＿２の代わりにマルチプレクサ１０＿３を用いる。
図１２は、比較形態の半導体記憶装置１００の動作の一例を示す模式図である。図１２は、上述のそれぞれのスライスに属するメモリセルのうちの、ＷＬ０とＢＬ１の間に設けられているメモリセルの読み出し動作の一例について示すものである。
メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７２＿２から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿２を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿２を選択する。また、マルチプレクサ６＿０を用いて、領域８０＿２の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿２と、選択された特定のＢＬ０ ５２＿０の間に設けられた、特定のメモリセル７２＿２に、マルチプレクサ６＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。なお、メモリセル７２＿１に書き込みを行う場合には、マルチプレクサ１０＿２の代わりにマルチプレクサ１０＿１を用いる。
メモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿４のスライスについては、メモリセル７２＿４から読み出しを行う場合の動作の一例を説明する。マルチプレクサ１０＿４を用いて、領域８０＿４の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿４を選択する。また、マルチプレクサ６＿１を用いて、領域８０＿４の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５２＿１を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿４と、選択された特定のＢＬ０ ５２＿１の間に設けられた、特定のメモリセル７２＿４に、マルチプレクサ６＿１に接続された読み出し回路２０＿１を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿１に保存される。なお、メモリセル７２＿３に書き込みを行う場合には、マルチプレクサ１０＿４の代わりにマルチプレクサ１０＿３を用いる。
図１３は、比較形態の半導体記憶装置の要部の他の一例を示す模式図である。マルチプレクサ１６＿０は、マルチプレクサ４＿０とマルチプレクサ６＿０に接続されている。マルチプレクサ１６＿１は、マルチプレクサ４＿１とマルチプレクサ６＿１に接続されている。同様にして、例えばマルチプレクサ１６＿６３は、マルチプレクサ４＿６３及びマルチプレクサ６＿６３に接続されている。マルチプレクサ１６は、読み出し回路２０と、マルチプレクサ４とマルチプレクサ６のいずれか一方から選択されたマルチプレクサを接続している。なお、マルチプレクサ１６は、設けられていなくても良い。
以上のように、比較形態の半導体記憶装置においては、ＢＬ０とＷＬ０の間に設けられたメモリセル７０から読み出しを行うか、またはＷＬ０とＢＬ１の間に設けられたメモリセル７２から読み出しを行う。言い換えると、ＷＬ０の下の層（一方の層）のメモリセルから読み出しを行うか、又はＷＬ０の上の層（他方の層）のメモリセルから読み出しを行う。例えば、バンク１２０（図８）においては、ハーフバンク１１０とハーフバンク１１２の両方で、ＢＬ０とＷＬ０の間に設けられたメモリセル７０から読み出しを行うか、またはＷＬ０とＢＬ１の間に設けられたメモリセル７２から読み出しを行う。
これに対して、本実施形態の半導体記憶装置では、例えば、ハーフバンク１１０ではＢＬ０とＷＬ０の間に設けられたメモリセル７０（一方の層のメモリセルの一例）から読み出しを行い、ハーフバンク１１２ではＷＬ０とＢＬ１の間に設けられたメモリセル７２（他方の層のメモリセルの一例）から読み出しを行う。なお、逆に、例えば、ハーフバンク１１０ではＢＬ０とＷＬ０の間に設けられたメモリセル７２から読み出しを行い、ハーフバンク１１２ではＷＬ０とＢＬ１の間に設けられたメモリセル７０から読み出しを行ってもよい。
さらに、例えば、ハーフバンク１１０ａではＢＬ０とＷＬ０の間に設けられたメモリセル７０から読み出しを行い、ハーフバンク１１２ａではＷＬ０とＢＬ１の間に設けられたメモリセル７２から読み出しを行い、ハーフバンク１１０ｂではＷＬ０とＢＬ１の間に設けられたメモリセル７２から読み出しを行い、ハーフバンク１１２ｂではＢＬ０とＷＬ０の間に設けられたメモリセル７０から読み出しを行ってもよい。すなわち、ハーフバンク１１０とハーフバンク１１２とのそれぞれが下層のメモリセル７０と上層のメモリセル７２のうちどちらから読み出しを行うかを、読み出し動作の対象となるバンクに応じて切り替えてもよい。
メモリセルに保存されたデータには、一定の割合で誤りが発生する。この誤りは、メモリセルが設けられる層に依存することがある。例えば、ＢＬ０とＷＬ０の間に設けられたメモリセル７０と、ＷＬ０とＢＬ１の間に設けられたメモリセル７２で、ビット誤り率（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）が異なることがある。例えば、一般的に、半導体記憶装置の製造プロセスにおいて、ＢＬ０形成、その後メモリセル７０形成、その後ＷＬ０形成、その後メモリセル７２形成、その後ＢＬ１形成、というように、基板２から近い側から順にメモリセアレイＭＣＡが形成される。例えば、基板から近い側に形成される（下層の）メモリセルは、形成される面の平坦性が比較的高いと考えらえる。これに対して、遠い側に形成される（上層の）メモリセルは、形成される面の平坦性が比較的低いと考えらえる。これに対して、と比較して、ビット誤り率が高い場合があった。基板２から同じ距離に設けられたメモリセルは、基本的に同じプロセス工程で作られ、メモリセルの特性が揃いやすいため、ビット誤り率も揃いやすい。したがって、基板から遠い側に形成される（上層の）メモリセルは、基板から近い側に形成される（下層の）メモリセルと比較して、ビット誤り率が高い場合があった。
例えば、メモリセル７２のビット誤り率が低く、メモリセル７０のビット誤り率が高い場合を考える。この場合、１回の読み出し動作でアクセス対象となるすべてのスライスについてメモリセル７２のみから読み出しを行うと、読み出されるデータのビット誤り率は低くなることが想定される。一方、１回の読み出し動作でアクセス対象となるすべてのスライスについてメモリセル７０のみから読み出しを行うと、読み出しデータのビット誤り率は高くなることが想定される。メモリシステム４００全体としての円滑な動作を実現するためには、ＥＣＣ回路２２２は、想定される範囲において最も高いビット誤り率が高い場合（ワーストケース）であってもデータ誤りの検出及び訂正が可能となるように構成する必要がある。すなわち、ＥＣＣ回路２２２に対して求められる機能は、想定される範囲におけるは最も高いビット誤り率（ワーストケース）によって決まる。従って、ワーストケースにおいて想定されるビット誤り率が高いほど、チップ面積が大きく、及び／又は、消費電力が大きなＥＣＣ回路２２２（図１）が求められる。また、ＥＣＣ回路２２２による訂正にかかる時間も長くなってしまう。
これに対して、本実施形態の半導体記憶装置によれば、１回の読み出し動作でアクセス対象となるすべてのスライスのうち、半分のスライスにおいてはメモリセル７０からの読み出しを行い、残り半分のスライスにおいてはメモリセル７２からの読み出しを行う。この場合、１回の読み出し動作で読み出されるデータは、ビット誤り率が低いデータと、ビット誤り率が高いデータとを含む。これにより、メモリセル７０のみから読み出しを行う場合と比較して、１回の読み出し動作で読み出されるデータにおける全体としてのビット誤り率を低くすることができる。ここで、メモリセル７２のみから読み出しを行う場合と比較すれば、ビット誤り率は高くなるかもしれない。しかし、上記のように、ワーストケースとして想定されるビット誤り率が高いほど、チップ面積が大きく、消費電力が大きなＥＣＣ回路２２２が求められる。本実施形態の半導体記憶装置によれば、１回の読み出し動作で読み出されるデータにおいて、ワーストケースとして想定されるビット誤り率を低くすることができるため、比較形態の半導体記憶装置を用いた場合と比べて、チップ面積や消費電力の小さいＥＣＣ回路２２２を準備するだけで、メモリシステム４００全体としての円滑な動作を実現することができる。
本実施形態の半導体記憶装置によれば、ビット誤り率の低い半導体記憶装置の提供が可能となる。あるいは、同等のビット誤り率を、より小さなチップ面積、より小さな消費電力、及び／又は、より短い動作時間で、実現することができる。
（第２実施形態）
図３を例にとって説明する。メモリコントローラ２９０を用いて、例えば一つのチップである半導体記憶装置３ａからは、ＢＬ０とＷＬ０の間に設けられたメモリセル７０（一方の層のメモリセル）から読み出しを行う。一方、例えば一つのチップである半導体記憶装置３ｄからは、ＷＬ０とＢＬ１の間に設けられたメモリセル７２（他方の層のメモリセル）から読み出しを行う。これにより、メモリシステム４００（図１）全体として想定されるビット誤り率を低くすることが出来る。これは、それぞれの半導体記憶装置３について、異なる物理アドレスを有するメモリセルから読み出しを行う例である。
また、それぞれの半導体記憶装置３について、たとえ同じ物理アドレスを有するメモリセルであっても、異なる論理アドレスを有するメモリセルから読み出しを行ってもかまわない。これは、読み書きを重ねるうちに、半導体記憶装置３ａと半導体記憶装置３ｄで、同じ物理アドレスを有するメモリセルであっても、ビット誤り率に差が出てくる場合が生じ得るためである。例えば、読み書きを重ねるうちに、半導体記憶装置３ａのＢＬ０とＷＬ０の間に設けられたメモリセル７０のビット誤り率が悪くなった一方で、半導体記憶装置３ｄのＢＬ０とＷＬ０の間に設けられたメモリセル７０のビット誤り率はあまり悪くならなかった場合を考える。この場合には、半導体記憶装置３ａのＢＬ０とＷＬ０の間に設けられたメモリセル７０及び半導体記憶装置３ｄのＢＬ０とＷＬ０の間に設けられたメモリセル７０について、異なる種類の論理アドレスを付与する。そして、メモリコントローラ２９０を用いて、半導体記憶装置３ａのＢＬ０とＷＬ０の間に設けられたメモリセル７０及び半導体記憶装置３ｄのＢＬ０とＷＬ０の間に設けられたメモリセル７０から読み出しを行う。これは、それぞれの半導体記憶装置３について、異なる論理アドレスを有するメモリセルから読み出しを行う例である。論物変換テーブルは、例えば論物変換テーブル保存メモリ２４２（図１）に保存されている。
なお、それぞれの半導体記憶装置３について、異なる論物変換テーブルを有していてもかまわない。
本実施形態の半導体記憶装置によれば、ビット誤り率の低い半導体記憶装置の提供が可能となる。あるいは、同等のビット誤り率を、より小さなチップ面積、より小さな消費電力、及び／又は、より短い動作時間で、実現することができる。
（第３実施形態）
本実施形態の半導体記憶装置は、第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板（基板２）と、前記第１方向に平行な第１辺と、前記第１辺に交差し前記第２方向に平行な第２辺と、を有する前記基板面の矩形状の第１領域（例えば領域８０＿０）の上と、前記第１方向に平行な第３辺と、前記第３辺に交差し前記第２方向に平行な第４辺と、を有し、前記第１方向において前記第１領域に隣接する前記基板面の矩形状の第２領域（例えば領域８０＿１）の上と、にわたって、前記第１方向に長手方向が沿うように設けられた、複数の第１配線（例えばＢＬ０ ５０＿０）と、前記第１方向に平行な第５辺と、前記第５辺に交差し前記第２方向に平行な第６辺と、を有する前記基板面の矩形状の第３領域（例えば領域８０＿２）の上と、前記第１方向に平行な第７辺と、前記第７辺に交差し前記第２方向に平行な第８辺と、を有し、前記第１方向において前記第３領域に隣接する前記基板面の矩形状の第４領域（例えば領域８０＿３）の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、前記第３領域は前記第２領域と前記第４領域の間に設けられた、複数の第２配線（例えばＢＬ０ ５０＿１）と、前記第１方向に平行な第９辺と、前記第９辺に交差し前記第２方向に平行な第１０辺と、を有する前記基板面の矩形状の第５領域（例えば領域８０＿４）の上に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線及び前記複数の第２配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第４領域は前記第３領域と前記第５領域の間に設けられた、複数の第３配線（例えばＢＬ０ ５０＿２）と、前記第１領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第４配線（例えばＷＬ０ ５４＿０）と、前記第２領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第５配線（例えばＷＬ０ ５４＿１）と、前記第３領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第６配線（例えばＷＬ０ ５４＿２）と、前記第４領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第７配線（例えばＷＬ０ ５４＿３）と、前記第５領域の上の前記複数の第３配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第８配線（例えばＷＬ０ ５４＿４）と、前記複数の第５配線の上及び前記複数の第６配線の上に設けられ、上から見たとき前記複数の第１配線及び前記複数の第２の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第９配線（例えばＢＬ１ ５２＿０）と、前記複数の第７配線の上及び前記複数の第８配線の上に設けられ、上から見たとき前記複数の第２配線及び前記複数の第３の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１０配線（例えばＢＬ１ ５２＿１）と、前記複数の第１配線と前記複数の第４配線の間にそれぞれ設けられた複数の第１メモリセル（例えばメモリセル７０＿０）と、前記複数の第１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第２メモリセル（例えばメモリセル７０＿１）と、前記複数の第５配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第２メモリセルとそれぞれ重なる、複数の第３メモリセル（例えばメモリセル７２＿１）と、前記複数の第２配線と前記複数の第６配線の間にそれぞれ設けられた複数の第４メモリセル（例えばメモリセル７０＿２）と、前記複数の第６配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第４メモリセルとそれぞれ重なる、複数の第５メモリセル（例えばメモリセル７２＿２）と、前記複数の第２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第６メモリセル（例えばメモリセル７０＿３）と、前記複数の第７配線と前記複数の第１０配線の間にそれぞれ設けられ、上から見たとき前記複数の第６メモリセルとそれぞれ重なる、複数の第７メモリセル（例えばメモリセル７２＿３）と、前記複数の第８配線と前記複数の第１０配線の間にそれぞれ設けられた複数の第８メモリセル（例えばメモリセル７２＿４）と、前記複数の第１配線の下の前記基板に設けられ、前記複数の第１配線に接続された第１マルチプレクサ（例えばマルチプレクサ４＿０）と、前記複数の第９配線の下の前記基板に設けられ、前記複数の第９配線に接続された第２マルチプレクサ（例えばマルチプレクサ６＿０）と、前記複数の第２配線の下の前記基板に設けられ、前記複数の第２配線に接続された第３マルチプレクサ（例えばマルチプレクサ４＿１）と、前記複数の第１０配線の下の前記基板に設けられ、前記複数の第１０配線に接続された第４マルチプレクサ（例えばマルチプレクサ６＿１）と、前記複数の第４配線に接続され、前記基板に設けられた第５マルチプレクサ（例えばマルチプレクサ１０＿０）と、前記複数の第５配線に接続され、前記基板に設けられた第６マルチプレクサ（例えばマルチプレクサ１０＿１）と、前記複数の第６配線に接続され、前記基板に設けられた第７マルチプレクサ（例えばマルチプレクサ１０＿２）と、前記複数の第７配線に接続され、前記基板に設けられた第８マルチプレクサ（例えばマルチプレクサ１０＿３）と、前記複数の第８配線に接続され、前記基板に設けられた第９マルチプレクサ（例えばマルチプレクサ１０＿４）と、前記第１、第２、第３及び第４マルチプレクサに接続された第１０マルチプレクサ（例えばマルチプレクサ１８）と、前記第１０マルチプレクサに接続された第１読み出し回路（例えば読み出し回路２０＿０）と、前記第１０マルチプレクサに接続された第２読み出し回路（例えば読み出し回路２０＿１）と、を備え、前記第１読み出し回路及び前記第２読み出し回路は、前記第１マルチプレクサ及び前記第５マルチプレクサを用いて前記第１メモリセルから第１読み出しを行う場合、及び、前記第１マルチプレクサ及び前記第６マルチプレクサを用いて前記第２メモリセルから前記第１読み出しを行う場合は、前記第４マルチプレクサ及び前記第８マルチプレクサを用いて前記第７メモリセルから第２読み出しを行い、又は、前記第４マルチプレクサ及び前記第９マルチプレクサを用いて前記第８メモリセルから前記第２読み出しを行い、前記第２マルチプレクサ及び前記第６マルチプレクサを用いて前記第３メモリセルから前記第１読み出しを行う場合、及び、前記第２マルチプレクサ及び前記第７マルチプレクサを用いて前記第５メモリセルから前記第１読み出しを行う場合は、前記第３マルチプレクサ及び前記第７マルチプレクサを用いて前記第４メモリセルから前記第２読み出しを行い、又は、前記第３マルチプレクサ及び前記第８マルチプレクサを用いて前記第６メモリセルから前記第２読み出しを行う、半導体記憶装置である。
ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図１４は、本実施形態の半導体記憶装置の要部を示す模式図である。ハーフバンク１１０ａのマルチプレクサ４＿０、マルチプレクサ６＿０、マルチプレクサ４＿１及びマルチプレクサ６＿１に、マルチプレクサ１８＿０が接続されている。マルチプレクサ１８＿０は、図１４において図示しない読み出し回路２０＿０及び読み出し回路２０＿１に接続されている。つまり、マルチプレクサ１８＿０は、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライス及びメモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿３のスライスの動作に関連するマルチプレクサ４及びマルチプレクサ６に接続されている。なお、ハーフバンク１１０ａ内の他のマルチプレクサ４及び他のマルチプレクサ６についても、同様にマルチプレクサ１８が接続されているものとする。
同様に、ハーフバンク１１０ｂについても、マルチプレクサ４＿０、マルチプレクサ６＿０、マルチプレクサ４＿１及びマルチプレクサ６＿１に、マルチプレクサ１９＿０が接続されている。なお、ハーフバンク１１０ｂ内の他のマルチプレクサ４及び他のマルチプレクサ６についても、同様にマルチプレクサ１９が接続されているものとする。
さらに、他のハーフバンク１１０及びハーフバンク１１２についても、同様にマルチプレクサ１８又はマルチプレクサ１９が接続されていてもかまわない。
図１５は、本実施形態の半導体記憶装置の動作の一例を示す模式図である。
例えば、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについては、メモリセル７０＿０から読み出しを行う。マルチプレクサ１０＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿０を選択する。また、マルチプレクサ４＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ０ ５０＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ５０＿０の間に設けられた、特定のメモリセル７０＿０に、マルチプレクサ１８＿０を介してマルチプレクサ４＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。
これに対して、例えばメモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿４のスライスについては、メモリセル７２＿４から読み出しを行う。マルチプレクサ１０＿４を用いて、領域８０＿４の上に設けられたメモリセルアレイＭＣＡの、特定のＷＬ０ ５４＿４を選択する。また、マルチプレクサ６＿１を用いて、領域８０＿４の上に設けられたメモリセルアレイＭＣＡの、特定のＢＬ１ ５２＿１を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿４と、選択された特定のＢＬ１ ５２＿１の間に設けられた、特定のメモリセル７２＿４に、マルチプレクサ１８＿０を介してマルチプレクサ６＿１に接続された読み出し回路２０＿１を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿１に保存される。
すなわち、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについて、ＷＬ０の下に配置されたメモリセル７０から読み出しを行う場合には、メモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿４のスライスについて、ＷＬの上に配置されたメモリセル７２から読み出しを行う。また、メモリセル７０＿０、メモリセル７０＿１、メモリセル７２＿１及びメモリセル７２＿２のスライスについて、ＷＬ０の上に配置されたメモリセル７２から読み出しを行う場合には、メモリセル７０＿２、メモリセル７０＿３、メモリセル７２＿３及びメモリセル７２＿４のスライスについて、ＷＬの下に配置されたメモリセル７０から読み出しを行う。
第１実施形態の半導体記憶装置では、ハーフバンクの単位で、一方の層のメモリセルから読み出しを行うか、他方の層のメモリセルから読み出しを行うか、が決定されていた。また、第２実施形態の半導体記憶装置では、半導体記憶装置（チップ）単位で、一方の層のメモリセルから読み出しを行うか、他方の層のメモリセルから読み出しを行うか、が決定されていた。これに対して、本実施形態の半導体記憶装置によれば、個々のスライス単位で、メモリセル７０から読み出しを行うか、メモリセル７２から読み出しを行うか、を決定できるようになる。そのため、一つ一つのメモリセルのビット誤り率に着目した精密なビット誤り率の制御が可能となる。
本実施形態の半導体記憶装置によれば、ビット誤り率の低い半導体記憶装置の提供が可能となる。あるいは、同等のビット誤り率を、より小さなチップ面積、より小さな消費電力、及び／又は、より短い動作時間で、実現することができる。
（第４実施形態）
本実施形態の半導体記憶装置は、第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板（基板２）と、前記第１方向に平行な第１辺と、前記第１辺に交差し前記第２方向に平行な第２辺と、を有する前記基板面の矩形状の第１領域（例えばハーフバンク１１０ａの領域８０＿０）の上と、前記第１方向に平行な第３辺と、前記第３辺に交差し前記第２方向に平行な第４辺と、を有し、前記第１方向において前記第１領域に隣接する前記基板面の矩形状の第２領域（例えばハーフバンク１１０ａの領域８０＿１）の上と、にわたって、前記第１方向に長手方向が沿うように設けられた、複数の第１配線（例えばハーフバンク１１０ａのＢＬ０ ５０＿０）と、前記第１方向に平行な第５辺と、前記第５辺に交差し前記第２方向に平行な第６辺と、を有する前記基板面の矩形状の第３領域（例えばハーフバンク１１０ａの領域８０＿２）の上と、前記第１方向に平行な第７辺と、前記第７辺に交差し前記第２方向に平行な第８辺と、を有し、前記第１方向において前記第３領域に隣接する前記基板面の矩形状の第４領域（例えばハーフバンク１１０ａの領域８０＿３）の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、前記第３領域は前記第２領域と前記第４領域の間に設けられた、複数の第２配線（例えばハーフバンク１１０ａのＢＬ０ ５０＿１）と、前記第１方向に平行な第９辺と、前記第９辺に交差し前記第２方向に平行な第１０辺と、を有する前記基板面の矩形状の第５領域（例えばハーフバンク１１０ａの領域８０＿４）の上に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線及び前記複数の第２配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第４領域は前記第３領域と前記第５領域の間に設けられた、複数の第３配線（例えばハーフバンク１１０ａのＢＬ０ ５０＿２）と、前記第１領域の上の前記複数の第１配線の上と、前記第１方向に平行な第１１辺と、前記第１１辺に交差し前記第２方向に平行な第１２辺と、を有し、前記第１領域と前記第２方向において隣接する前記基板面の矩形状の第６領域（例えばハーフバンク１１０ｂの領域８０＿０）の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第４配線（例えばＷＬ０ ５４＿０）と、前記第２領域の上の前記複数の第１配線の上と、前記第１方向に平行な第１３辺と、前記第１３辺に交差し前記第２方向に平行な第１４辺と、を有し、前記第２領域と前記第２方向において隣接する前記基板面の矩形状の第７領域（例えばハーフバンク１１０ｂの領域８０＿１）の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第５配線（例えばＷＬ０ ５４＿１）と、前記第３領域の上の前記複数の第２配線の上と、前記第１方向に平行な第１５辺と、前記第１５辺に交差し前記第２方向に平行な第１６辺と、を有し、前記第３領域と前記第２方向において隣接する前記基板面の矩形状の第８領域（例えばハーフバンク１１０ｂの領域８０＿２）の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第６配線（例えばＷＬ０ ５４＿２）と、前記第４領域の上の前記複数の第２配線の上と、前記第１方向に平行な第１７辺と、前記第１７辺に交差し前記第２方向に平行な第１８辺と、を有し、前記第４領域と前記第２方向において隣接する前記基板面の矩形状の第９領域（例えばハーフバンク１１０ｂの領域８０＿３）の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第７配線（例えばＷＬ０ ５４＿３）と、前記第５領域の上の前記複数の第３配線の上と、前記第１方向に平行な第１９辺と、前記第１９辺に交差し前記第２方向に平行な第２０辺と、を有し、前記第５領域と前記第２方向において隣接する前記基板面の矩形状の第１０領域（例えばハーフバンク１１０ｂの領域８０＿４）の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第８配線（例えばＷＬ０ ５４＿４）と、前記第２領域及び前記第３領域の上の、前記複数の第５配線の上及び前記複数の第６配線の上に設けられ、上から見たとき前記複数の第１配線及び前記複数の第２の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第９配線（例えばハーフバンク１１０ａのＢＬ１ ５２＿０）と、前記第４領域及び前記第５領域の上の、前記複数の第７配線の上及び前記複数の第８配線の上に設けられ、上から見たとき前記複数の第２配線及び前記複数の第３の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１０配線（例えばハーフバンク１１０ａのＢＬ１ ５２＿１）と、前記第７領域及び前記第８領域の上にわたって、前記複数の第５配線の下及び前記複数の第６配線の下に、前記第１方向に長手方向が沿うように設けられた、複数の第１１配線（例えばハーフバンク１１０ｂのＢＬ０ ５０＿１）と、前記第９領域及び前記第１０領域の上にわたって、前記複数の第７配線の下及び前記複数の第８配線の下に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１１配線と共に複数の第３仮想線によってそれぞれ通過される、複数の第１２配線（例えばハーフバンク１１０ｂのＢＬ０ ５０＿２）と、前記第６領域及び前記第７領域の上の、前記複数の第４配線の上及び前記複数の第５配線の上に設けられ、上から見たとき前記複数の第１１配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１３配線（例えばハーフバンク１１０ｂのＢＬ１ ５２＿０）と、前記第８領域及び前記第９領域の上の、前記複数の第６配線の上及び前記複数の第７配線の上に設けられ、上から見たとき前記複数の第１１配線及び前記複数の第１２配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１４配線（例えばハーフバンク１１０ｂのＢＬ１ ５２＿１）と、前記複数の第１配線と前記複数の第４配線の間にそれぞれ設けられた複数の第１メモリセル（例えばハーフバンク１１０ａのメモリセル７０＿０）と、前記複数の第１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第２メモリセル（例えばハーフバンク１１０ａのメモリセル７０＿１）と、前記複数の第５配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第２メモリセルとそれぞれ重なる、複数の第３メモリセル（例えばハーフバンク１１０ａのメモリセル７２＿１）と、前記複数の第２配線と前記複数の第６配線の間にそれぞれ設けられた複数の第４メモリセル（例えばハーフバンク１１０ａのメモリセル７０＿２）と、前記複数の第６配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第４メモリセルとそれぞれ重なる、複数の第５メモリセル（例えばハーフバンク１１０ａのメモリセル７２＿２）と、前記複数の第２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第６メモリセル（例えばハーフバンク１１０ａのメモリセル７０＿３）と、前記複数の第７配線と前記複数の第１０配線の間にそれぞれ設けられ、上から見たとき前記複数の第６メモリセルとそれぞれ重なる、複数の第７メモリセル（例えばハーフバンク１１０ａのメモリセル７２＿３）と、前記複数の第８配線と前記複数の第１０配線の間にそれぞれ設けられた複数の第８メモリセル（例えばハーフバンク１１０ａのメモリセル７２＿４）と、前記複数の第４配線と前記複数の第１３配線の間にそれぞれ設けられた複数の第９メモリセル（例えばハーフバンク１１０ｂのメモリセル７２＿０）と、前記複数の第１１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第１０メモリセル（例えばハーフバンク１１０ｂのメモリセル７０＿１）と、前記複数の第５配線と前記複数の第１３配線の間にそれぞれ設けられ、上から見たとき前記複数の第１０メモリセルとそれぞれ重なる、複数の第１１メモリセル（例えばハーフバンク１１０ｂのメモリセル７２＿１）と、前記複数の第１１配線と前記複数の第６配線の間にそれぞれ設けられた複数の第１２メモリセル（例えばハーフバンク１１０ｂのメモリセル７０＿２）と、前記複数の第６配線と前記複数の第１４配線の間にそれぞれ設けられ、上から見たとき前記複数の第１２メモリセルとそれぞれ重なる、複数の第１３メモリセル（例えばハーフバンク１１０ｂのメモリセル７２＿２）と、前記複数の第１２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第１４メモリセル（例えばハーフバンク１１０ｂのメモリセル７０＿３）と、前記複数の第７配線と前記複数の第１４配線の間にそれぞれ設けられ、上から見たとき前記複数の第１４メモリセルとそれぞれ重なる、複数の第１５メモリセル（例えばハーフバンク１１０ｂのメモリセル７２＿３）と、前記複数の第１２配線と前記複数の第８配線の間にそれぞれ設けられた複数の第１６メモリセル（例えばハーフバンク１１０ｂのメモリセル７０＿４）と、前記複数の第１配線の下の前記基板に設けられ、前記複数の第１配線に接続された第１マルチプレクサ（例えばハーフバンク１１０ａのマルチプレクサ４＿０）と、前記複数の第９配線の下の前記基板に設けられ、前記複数の第９配線に接続された第２マルチプレクサ（例えばハーフバンク１１０ａのマルチプレクサ６＿０）と、前記複数の第２配線の下の前記基板に設けられ、前記複数の第２配線に接続された第３マルチプレクサ（例えばハーフバンク１１０ａのマルチプレクサ４＿１）と、前記複数の第１０配線の下の前記基板に設けられ、前記複数の第１０配線に接続された第４マルチプレクサ（例えばハーフバンク１１０ａのマルチプレクサ６＿１）と、前記複数の第４配線に接続され、前記基板に設けられた第５マルチプレクサ（例えばマルチプレクサ１０＿０）と、前記複数の第５配線に接続され、前記基板に設けられた第６マルチプレクサ（例えばマルチプレクサ１０＿１）と、前記複数の第６配線に接続され、前記基板に設けられた第７マルチプレクサ（例えばマルチプレクサ１０＿２）と、前記複数の第７配線に接続され、前記基板に設けられた第８マルチプレクサ（例えばマルチプレクサ１０＿３）と、前記複数の第８配線に接続され、前記基板に設けられた第９マルチプレクサ（例えばマルチプレクサ１０＿４）と、前記第１、第２、第３及び第４マルチプレクサに接続された第１０マルチプレクサ（例えばマルチプレクサ１８）と、前記複数の第１３配線の下の前記基板に設けられ、前記複数の第１３配線に接続された第１１マルチプレクサ（例えばハーフバンク１１０ｂのマルチプレクサ６＿０）と、前記複数の第１１配線の下の前記基板に設けられ、前記複数の第１１配線に接続された第１２マルチプレクサ（例えばハーフバンク１１０ｂのマルチプレクサ４＿０）と、前記複数の第１４配線の下の前記基板に設けられ、前記複数の第１４配線に接続された第１３マルチプレクサ（例えばハーフバンク１１０ｂのマルチプレクサ６＿１）と、前記複数の第１２配線の下の前記基板に設けられ、前記複数の第１２配線に接続された第１４マルチプレクサ（例えばハーフバンク１１０ｂのマルチプレクサ４＿１）と、前記第１１、第１２、第１３及び第１４マルチプレクサに接続された第１５マルチプレクサ（例えばマルチプレクサ１９）と、前記第１０及び前記第１５マルチプレクサに接続された第１読み出し回路（例えば読み出し回路２０＿０）と、前記第１０及び前記第１５マルチプレクサに接続された第２読み出し回路（例えば読み出し回路２０＿１）と、を備え、前記第１読み出し回路及び前記第２読み出し回路は、前記第１、前記第５及び前記第１１マルチプレクサを用いて、前記第１メモリセルから第１読み出し及び前記第９メモリセルから第２読み出しを行い、又は、前記第１、前記第６及び前記第１１マルチプレクサを用いて、前記第２メモリセルから前記第１読み出し及び前記第１１メモリセルから前記第２読み出しを行い、又は、前記第２、前記第６及び前記第１２マルチプレクサを用いて、前記第３メモリセルから前記第１読み出し及び前記第１０メモリセ
ルから前記第２読み出しを行い、又は、前記第２、前記第７及び前記第１２マルチプレクサを用いて、前記第５メモリセルから前記第１読み出し及び前記第１２メモリセルから前記第２読み出しを行い、又は、前記第３、前記第７及び前記第１３マルチプレクサを用いて、前記第４メモリセルから前記第１読み出し及び前記第１３メモリセルから前記第２読み出しを行い、又は、前記第３、前記第８及び前記第１３マルチプレクサを用いて、前記第６メモリセルから前記第１読み出し及び前記第１５メモリセルから前記第２読み出しを行い、又は、前記第４、前記第８及び前記第１４マルチプレクサを用いて、前記第７メモリセルから前記第１読み出し及び前記第１４メモリセルから前記第２読み出しを行い、又は、前記第４、前記第９及び前記第１４マルチプレクサを用いて、前記第８メモリセルから前記第１読み出し及び前記第１６メモリセルから読み出しを行う。
本実施形態の半導体記憶装置においては、隣接するハーフバンク１１０又はハーフバンク１１２において、ｙ方向に、マルチプレクサ４とマルチプレクサ６が隣接して設けられている点で、第３実施形態の半導体記憶装置と異なっている。ここで、第１乃至第３実施形態の半導体記憶装置と重複する内容の記載は省略する。
図１６は、本実施形態の半導体記憶装置の要部を示す模式図である。ｙ方向において、ハーフバンク１１０ａのマルチプレクサ４＿０とハーフバンク１１０ｂのマルチプレクサ６＿０が隣接して設けられている。ｙ方向において、ハーフバンク１１０ａのマルチプレクサ６＿０とハーフバンク１１０ｂのマルチプレクサ４＿０が隣接して設けられている。ｙ方向において、ハーフバンク１１０ａのマルチプレクサ４＿１とハーフバンク１１０ｂのマルチプレクサ６＿１が隣接して設けられている。ｙ方向において、ハーフバンク１１０ａのマルチプレクサ６＿１とハーフバンク１１０ｂのマルチプレクサ４＿１が隣接して設けられている。なお、図１７に、本実施形態の半導体記憶装置の要部を示す模式図として、ハーフバンク１１０ｂ内の模式断面図を示している。
図１８は、本実施形態の半導体記憶装置の動作の一例を示す模式図である。まず、マルチプレクサ１０＿０を用いて、ハーフバンク１１０ａのメモリセルアレイＭＣＡ０とハーフバンク１１０ｂのメモリセルアレイＭＣＡ０について共用された、ＷＬ０ ５４＿０を選択する。
まず、ハーフバンク１１０ａ内の動作について説明する。マルチプレクサ４＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡ０の、特定のＢＬ０ ５０＿０を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ０ ５０＿０の間に設けられた、特定のメモリセル７０＿０に、マルチプレクサ１８＿０を介してマルチプレクサ４＿０に接続された読み出し回路２０＿０を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿０に保存される。
次に、ハーフバンク１１０ｂ内の動作について説明する。マルチプレクサ６＿０を用いて、領域８０＿０の上に設けられたメモリセルアレイＭＣＡ０の、特定のＢＬ１ ７２を選択する。そして、上述の、選択された特定のＷＬ０ ５４＿０と、選択された特定のＢＬ１ ７２の間に設けられた、特定のメモリセル７２に、マルチプレクサ１９＿０を介してマルチプレクサ６＿０に接続された読み出し回路２０＿１を用いて読み出しを行う。読み出された結果は、読み出しレジスタ２４＿１に保存される。
なお、ハーフバンク１１０ａ内のマルチプレクサ４＿０と読み出し回路２０＿１が接続され、ハーフバンク１１０ｂ内のマルチプレクサ６＿０と読み出し回路２０＿０が接続されていてもかまわない。
本実施形態の半導体記憶装置では、隣接する２個のハーフバンクについてワード線ＷＬが共有されていることを用いて、隣接するハーフバンクのうちの一方のハーフバンク１１０ａでは、メモリセル７０（一方の層のメモリセル）から読み出しを行い、隣接するハーフバンクのうちの他方のハーフバンク１１０ｂでは、メモリセル７２（他方の層のメモリセル）から読み出しを行う。これにより、隣接する２個のハーフバンクを用いて、個々のスライス単位で、一方の層のメモリセルから読み出しを行うか、他方の層のメモリセルから読み出しを行うか、を決定できるようになる。そのため、一つ一つのメモリセルのビット誤り率に着目した精密なビット誤り率の制御が可能となる。
本実施形態の半導体記憶装置によれば、ビット誤り率の低い半導体記憶装置の提供が可能となる。あるいは、同等のビット誤り率を、より小さなチップ面積、より小さな消費電力、及び／又は、より短い動作時間で、実現することができる。
なお、上記で説明を行った実施形態においては、ＢＬ０とＷＬ０の間に設けられたメモリセル７０及びＷＬ０とＢＬ１の間に設けられたメモリセル７２が用いられていた。しかし、例えば、さらにＢＬ１とＷＬ１の間に設けられたメモリセル、及びＷＬ１とＢＬ２の間に設けられたメモリセルを用いた実施形態も考えられる。このような場合、ＢＬ０とＷＬ０の間、ＷＬ０とＢＬ１の間、ＢＬ１とＷＬ１の間及びＷＬ１とＢＬ２の間の、それぞれの層内におけるメモリセルから、「一方の層のメモリセル」と「他方の層のメモリセル」を選択することにより、ビット誤り率の低い半導体記憶装置の提供が可能となる。
実施形態において説明をおこなった半導体記憶装置では、ビット誤り率が各層のメモリセルで異なる場合に、ビット誤り率が高い層のメモリセルのみを選択してＥＣＣ回路２２２によるデータの誤りの検出及び訂正をおこなうよりも、ビット誤り率が高い層のメモリセルとビット誤り率が低い層のメモリセルの両方を選択してＥＣＣ回路２２２によるデータの誤りの検出及び訂正を行うようにした方が良いということを述べている。理由は、ＥＣＣ回路２２２の負荷（ＥＣＣ回路２２２がメモリコントローラ２９０において占める面積、ＥＣＣ回路２２２が消費する電力、ＥＣＣ回路２２２が処理において消費する時間）を全体として下げることが出来るためである。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２：基板 ２ａ：基板面 ４＿０：第１マルチプレクサ ４＿１：第３マルチプレクサ ６＿０：第２マルチプレクサ ６＿１：第４マルチプレクサ １０＿０：第５マルチプレクサ １０＿１：第６マルチプレクサ １０＿２：第７マルチプレクサ １０＿３：第８マルチプレクサ １０＿４：第９マルチプレクサ １８：第１０マルチプレクサ ２０＿０：第１読み出し回路 ２０＿１：第２読み出し回路 ５０＿０：ＢＬ０（第１配線） ５０＿１：ＢＬ０（第２配線） ５０＿２：ＢＬ０（第３配線） ５２＿０：ＢＬ１（第９配線） ５２＿１：ＢＬ１（第１０配線） ５４＿０：ＷＬ０（第４配線） ５４＿１：ＷＬ０（第５配線） ５４＿２：ＷＬ０（第６配線） ５４＿３：ＷＬ０（第７配線） ５４＿４：ＷＬ０（第８配線） ７０＿０：第１メモリセル ７０＿１：第２メモリセル ７０＿２：第４メモリセル ７０＿３：第６メモリセル ７２＿１：第３メモリセル ７２＿２：第５メモリセル ７２＿３：第７メモリセル ７２＿４：第８メモリセル ８０＿０：第１領域 ８０＿１：第２領域 ８０＿２：第３領域 ８０＿３：第４領域 ８０＿４：第５領域

Claims (5)

  1. 第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板と、
    前記第１方向及び前記第２方向に交差する第３方向から見たときに、前記第１方向に平行な第１辺と、前記第２方向に平行な第２辺とを有する、矩形状の第１領域の上に、前記第３方向における複数の層にわたって配置された、複数の第１領域メモリセルと、
    前記第３方向において前記複数の第１領域メモリセルの間に配置された、複数の第１領域配線と、
    前記第３方向から見たときに、前記第１方向に平行な第３辺と、前記第２方向に平行な第４辺とを有する、矩形状の第２領域の上に、前記第３方向における前記複数の層にわたって配置された、複数の第２領域メモリセルと、
    前記第３方向において前記複数の第２領域メモリセルの間に配置された、複数の第２領域配線と、
    読み出し動作を実行可能な制御回路と、を備え、
    前記制御回路は、読み出し動作において、前記複数の第１領域メモリセルのうち前記複数の層のうちの１つに配置されたメモリセルと、前記複数の第２領域メモリセルのうち前記複数の層のうちの他の１つに配置されたメモリセルとから、読み出しを行う、
    半導体記憶装置。
  2. 前記複数の第１領域配線は、
    前記第１領域の上に配置され、前記第１方向に長手方向が沿うように設けられた、複数の第１配線と、
    前記複数の第１配線の上に配置され、前記第２方向に長手方向が沿うように設けられた、複数の第２配線と、
    前記複数の第２配線の上に設けられ、前記第３方向から見たとき、前記複数の第１配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第３配線と、
    を有し、
    前記複数の第１領域メモリセルは、
    前記複数の第１配線と前記複数の第２配線の間にそれぞれ設けられた複数の第１メモリセルと、
    前記複数の第２配線と前記複数の第３配線の間にそれぞれ設けられ、前記第３方向から見たとき前記複数の第１メモリセルとそれぞれ重なる、複数の第２メモリセルと、
    を有し、
    前記複数の第２領域配線は、
    前記第２領域の上に配置され、前記第１方向に長手方向が沿うように設けられた、複数の第４配線と、
    前記複数の第４配線の上に配置され、前記第２方向に長手方向が沿うように設けられた、複数の第５配線と、
    前記複数の第５配線の上に設けられ、前記第３方向から見たとき、前記複数の第４配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第６配線と、
    を有し、
    前記複数の第２領域メモリセルは、
    前記複数の第４配線と前記複数の第５配線の間にそれぞれ設けられた複数の第３メモリセルと、
    前記複数の第５配線と前記複数の第６配線の間にそれぞれ設けられ、前記第３方向から見たとき前記複数の第３メモリセルとそれぞれ重なる、複数の第４メモリセルと、
    を有し、
    前記制御回路は、
    第１読み出し動作において、前記第１メモリセル及び前記第４メモリセルから読み出しを行い、
    第２読み出し動作において、前記第２メモリセル及び前記第３メモリセルから読み出しを行う、
    請求項１記載の半導体記憶装置。
  3. 第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板と、
    前記第１方向に平行な第１辺と、前記第１辺に交差し前記第２方向に平行な第２辺と、を有する前記基板面の矩形状の第１領域の上と、前記第１方向に平行な第３辺と、前記第３辺に交差し前記第２方向に平行な第４辺と、を有し、前記第１方向において前記第１領域に隣接する前記基板面の矩形状の第２領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられた、複数の第１配線と、
    前記第１方向に平行な第５辺と、前記第５辺に交差し前記第２方向に平行な第６辺と、を有する前記基板面の矩形状の第３領域の上と、前記第１方向に平行な第７辺と、前記第７辺に交差し前記第２方向に平行な第８辺と、を有し、前記第１方向において前記第３領域に隣接する前記基板面の矩形状の第４領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、前記第３領域は前記第２領域と前記第４領域の間に設けられた、複数の第２配線と、
    前記第１方向に平行な第９辺と、前記第９辺に交差し前記第２方向に平行な第１０辺と、を有する前記基板面の矩形状の第５領域の上に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線及び前記複数の第２配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第４領域は前記第３領域と前記第５領域の間に設けられた、複数の第３配線と、
    前記第１領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第４配線と、
    前記第２領域の上の前記複数の第１配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第５配線と、
    前記第３領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第６配線と、
    前記第４領域の上の前記複数の第２配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第７配線と、
    前記第５領域の上の前記複数の第３配線の上に、前記第２方向に長手方向が沿うように設けられた、複数の第８配線と、
    前記複数の第５配線の上及び前記複数の第６配線の上に設けられ、上から見たとき前記複数の第１配線及び前記複数の第２の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第９配線と、
    前記複数の第７配線の上及び前記複数の第８配線の上に設けられ、上から見たとき前記複数の第２配線及び前記複数の第３の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１０配線と、
    前記複数の第１配線と前記複数の第４配線の間にそれぞれ設けられた複数の第１メモリセルと、
    前記複数の第１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第２メモリセルと、
    前記複数の第５配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第２メモリセルとそれぞれ重なる、複数の第３メモリセルと、
    前記複数の第２配線と前記複数の第６配線の間にそれぞれ設けられた複数の第４メモリセルと、
    前記複数の第６配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第４メモリセルとそれぞれ重なる、複数の第５メモリセルと、
    前記複数の第２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第６メモリセルと、
    前記複数の第７配線と前記複数の第１０配線の間にそれぞれ設けられ、上から見たとき前記複数の第６メモリセルとそれぞれ重なる、複数の第７メモリセルと、
    前記複数の第８配線と前記複数の第１０配線の間にそれぞれ設けられた複数の第８メモリセルと、
    前記複数の第１配線の下の前記基板に設けられ、前記複数の第１配線に接続された第１マルチプレクサと、
    前記複数の第９配線の下の前記基板に設けられ、前記複数の第９配線に接続された第２マルチプレクサと、
    前記複数の第２配線の下の前記基板に設けられ、前記複数の第２配線に接続された第３マルチプレクサと、
    前記複数の第１０配線の下の前記基板に設けられ、前記複数の第１０配線に接続された第４マルチプレクサと、
    前記複数の第４配線に接続され、前記基板に設けられた第５マルチプレクサと、
    前記複数の第５配線に接続され、前記基板に設けられた第６マルチプレクサと、
    前記複数の第６配線に接続され、前記基板に設けられた第７マルチプレクサと、
    前記複数の第７配線に接続され、前記基板に設けられた第８マルチプレクサと、
    前記複数の第８配線に接続され、前記基板に設けられた第９マルチプレクサと、
    前記第１、第２、第３及び第４マルチプレクサに接続された第１０マルチプレクサと、
    前記第１０マルチプレクサに接続された第１読み出し回路と、
    前記第１０マルチプレクサに接続された第２読み出し回路と、
    を備え、
    前記第１読み出し回路及び前記第２読み出し回路は、
    前記第１マルチプレクサ及び前記第５マルチプレクサを用いて前記第１メモリセルから第１読み出しを行う場合、及び、前記第１マルチプレクサ及び前記第６マルチプレクサを用いて前記第２メモリセルから前記第１読み出しを行う場合は、前記第４マルチプレクサ及び前記第８マルチプレクサを用いて前記第７メモリセルから第２読み出しを行い、又は、前記第４マルチプレクサ及び前記第９マルチプレクサを用いて前記第８メモリセルから前記第２読み出しを行い、
    前記第２マルチプレクサ及び前記第６マルチプレクサを用いて前記第３メモリセルから前記第１読み出しを行う場合、及び、前記第２マルチプレクサ及び前記第７マルチプレクサを用いて前記第５メモリセルから前記第１読み出しを行う場合は、前記第３マルチプレクサ及び前記第７マルチプレクサを用いて前記第４メモリセルから前記第２読み出しを行い、又は、前記第３マルチプレクサ及び前記第８マルチプレクサを用いて前記第６メモリセルから前記第２読み出しを行う、
    半導体記憶装置。
  4. 第１方向及び前記第１方向に交差する第２方向に延伸する基板面を有する基板と、
    前記第１方向に平行な第１辺と、前記第１辺に交差し前記第２方向に平行な第２辺と、を有する前記基板面の矩形状の第１領域の上と、前記第１方向に平行な第３辺と、前記第３辺に交差し前記第２方向に平行な第４辺と、を有し、前記第１方向において前記第１領域に隣接する前記基板面の矩形状の第２領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられた、複数の第１配線と、
    前記第１方向に平行な第５辺と、前記第５辺に交差し前記第２方向に平行な第６辺と、を有する前記基板面の矩形状の第３領域の上と、前記第１方向に平行な第７辺と、前記第７辺に交差し前記第２方向に平行な第８辺と、を有し、前記第１方向において前記第３領域に隣接する前記基板面の矩形状の第４領域の上と、にわたって、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線とともに複数の第１仮想線によってそれぞれ通過され、前記第３領域は前記第２領域と前記第４領域の間に設けられた、複数の第２配線と、
    前記第１方向に平行な第９辺と、前記第９辺に交差し前記第２方向に平行な第１０辺と、を有する前記基板面の矩形状の第５領域の上に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１配線及び前記複数の第２配線とともに前記複数の第１仮想線によってそれぞれ通過され、前記第４領域は前記第３領域と前記第５領域の間に設けられた、複数の第３配線と、
    前記第１領域の上の前記複数の第１配線の上と、前記第１方向に平行な第１１辺と、前記第１１辺に交差し前記第２方向に平行な第１２辺と、を有し、前記第１領域と前記第２方向において隣接する前記基板面の矩形状の第６領域の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第４配線と、
    前記第２領域の上の前記複数の第１配線の上と、前記第１方向に平行な第１３辺と、前記第１３辺に交差し前記第２方向に平行な第１４辺と、を有し、前記第２領域と前記第２方向において隣接する前記基板面の矩形状の第７領域の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第５配線と、
    前記第３領域の上の前記複数の第２配線の上と、前記第１方向に平行な第１５辺と、前記第１５辺に交差し前記第２方向に平行な第１６辺と、を有し、前記第３領域と前記第２方向において隣接する前記基板面の矩形状の第８領域の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第６配線と、
    前記第４領域の上の前記複数の第２配線の上と、前記第１方向に平行な第１７辺と、前記第１７辺に交差し前記第２方向に平行な第１８辺と、を有し、前記第４領域と前記第２方向において隣接する前記基板面の矩形状の第９領域の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第７配線と、
    前記第５領域の上の前記複数の第３配線の上と、前記第１方向に平行な第１９辺と、前記第１９辺に交差し前記第２方向に平行な第２０辺と、を有し、前記第５領域と前記第２方向において隣接する前記基板面の矩形状の第１０領域の上と、にわたって、前記第２方向に長手方向が沿うように設けられた、複数の第８配線と、
    前記第２領域及び前記第３領域の上の、前記複数の第５配線の上及び前記複数の第６配線の上に設けられ、上から見たとき前記複数の第１配線及び前記複数の第２の配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第９配線と、
    前記第４領域及び前記第５領域の上の、前記複数の第７配線の上及び前記複数の第８配線の上に設けられ、上から見たとき前記複数の第２配線及び前記複数の第３の配線とそれぞれ重なり、前記複数の第９配線と共に前記第２仮想線によって通過され、前記第１方向に長手方向が沿うように設けられた、複数の第１０配線と、
    前記第７領域及び前記第８領域の上にわたって、前記複数の第５配線の下及び前記複数の第６配線の下に、前記第１方向に長手方向が沿うように設けられた、複数の第１１配線と、
    前記第９領域及び前記第１０領域の上にわたって、前記複数の第７配線の下及び前記複数の第８配線の下に、前記第１方向に長手方向が沿うように設けられ、前記複数の第１１配線と共に複数の第３仮想線によってそれぞれ通過される、複数の第１２配線と、
    前記第６領域及び前記第７領域の上の、前記複数の第４配線の上及び前記複数の第５配線の上に設けられ、上から見たとき前記複数の第１１配線とそれぞれ重なり、前記第１方向に長手方向が沿うように設けられた、複数の第１３配線と、
    前記第８領域及び前記第９領域の上の、前記複数の第６配線の上及び前記複数の第７配線の上に設けられ、上から見たとき前記複数の第１１配線及び前記複数の第１２配線とそれぞれ重なり、前記複数の第１３配線と共に複数の第４仮想線によってそれぞれ通過され、前記第１方向に長手方向が沿うように設けられた、複数の第１４配線と、
    前記複数の第１配線と前記複数の第４配線の間にそれぞれ設けられた複数の第１メモリセルと、
    前記複数の第１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第２メモリセルと、
    前記複数の第５配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第２メモリセルとそれぞれ重なる、複数の第３メモリセルと、
    前記複数の第２配線と前記複数の第６配線の間にそれぞれ設けられた複数の第４メモリセルと、
    前記複数の第６配線と前記複数の第９配線の間にそれぞれ設けられ、上から見たとき前記複数の第４メモリセルとそれぞれ重なる、複数の第５メモリセルと、
    前記複数の第２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第６メモリセルと、
    前記複数の第７配線と前記複数の第１０配線の間にそれぞれ設けられ、上から見たとき前記複数の第６メモリセルとそれぞれ重なる、複数の第７メモリセルと、
    前記複数の第８配線と前記複数の第１０配線の間にそれぞれ設けられた複数の第８メモリセルと、
    前記複数の第４配線と前記複数の第１３配線の間にそれぞれ設けられた複数の第９メモリセルと、
    前記複数の第１１配線と前記複数の第５配線の間にそれぞれ設けられた複数の第１０メモリセルと、
    前記複数の第５配線と前記複数の第１３配線の間にそれぞれ設けられ、上から見たとき前記複数の第１０メモリセルとそれぞれ重なる、複数の第１１メモリセルと、
    前記複数の第１１配線と前記複数の第６配線の間にそれぞれ設けられた複数の第１２メモリセルと、
    前記複数の第６配線と前記複数の第１４配線の間にそれぞれ設けられ、上から見たとき前記複数の第１２メモリセルとそれぞれ重なる、複数の第１３メモリセルと、
    前記複数の第１２配線と前記複数の第７配線の間にそれぞれ設けられた複数の第１４メモリセルと、
    前記複数の第７配線と前記複数の第１４配線の間にそれぞれ設けられ、上から見たとき前記複数の第１４メモリセルとそれぞれ重なる、複数の第１５メモリセルと、
    前記複数の第１２配線と前記複数の第８配線の間にそれぞれ設けられた複数の第１６メモリセルと、
    前記複数の第１配線の下の前記基板に設けられ、前記複数の第１配線に接続された第１マルチプレクサと、
    前記複数の第９配線の下の前記基板に設けられ、前記複数の第９配線に接続された第２マルチプレクサと、
    前記複数の第２配線の下の前記基板に設けられ、前記複数の第２配線に接続された第３マルチプレクサと、
    前記複数の第１０配線の下の前記基板に設けられ、前記複数の第１０配線に接続された第４マルチプレクサと、
    前記複数の第４配線に接続され、前記基板に設けられた第５マルチプレクサと、
    前記複数の第５配線に接続され、前記基板に設けられた第６マルチプレクサと、
    前記複数の第６配線に接続され、前記基板に設けられた第７マルチプレクサと、
    前記複数の第７配線に接続され、前記基板に設けられた第８マルチプレクサと、
    前記複数の第８配線に接続され、前記基板に設けられた第９マルチプレクサと、
    前記第１、第２、第３及び第４マルチプレクサに接続された第１０マルチプレクサと、
    前記複数の第１３配線の下の前記基板に設けられ、前記複数の第１３配線に接続された第１１マルチプレクサと、
    前記複数の第１１配線の下の前記基板に設けられ、前記複数の第１１配線に接続された第１２マルチプレクサと、
    前記複数の第１４配線の下の前記基板に設けられ、前記複数の第１４配線に接続された第１３マルチプレクサと、
    前記複数の第１２配線の下の前記基板に設けられ、前記複数の第１２配線に接続された第１４マルチプレクサと、
    前記第１１、第１２、第１３及び第１４マルチプレクサに接続された第１５マルチプレクサと、
    前記第１０及び前記第１５マルチプレクサに接続された第１読み出し回路と、
    前記第１０及び前記第１５マルチプレクサに接続された第２読み出し回路と、
    を備え、
    前記第１読み出し回路および前記第２読み出し回路は、
    前記第１、前記第５及び前記第１１マルチプレクサを用いて、前記第１メモリセルから第１読み出し及び前記第９メモリセルから第２読み出しを行い、又は、
    前記第１、前記第６及び前記第１１マルチプレクサを用いて、前記第２メモリセルから前記第１読み出し及び前記第１１メモリセルから前記第２読み出しを行い、又は、
    前記第２、前記第６及び前記第１２マルチプレクサを用いて、前記第３メモリセルから前記第１読み出し及び前記第１０メモリセルから前記第２読み出しを行い、又は、
    前記第２、前記第７及び前記第１２マルチプレクサを用いて、前記第５メモリセルから前記第１読み出し及び前記第１２メモリセルから前記第２読み出しを行い、又は、
    前記第３、前記第７及び前記第１３マルチプレクサを用いて、前記第４メモリセルから前記第１読み出し及び前記第１３メモリセルから前記第２読み出しを行い、又は、
    前記第３、前記第８及び前記第１３マルチプレクサを用いて、前記第６メモリセルから前記第１読み出し及び前記第１５メモリセルから前記第２読み出しを行い、又は、
    前記第４、前記第８及び前記第１４マルチプレクサを用いて、前記第７メモリセルから前記第１読み出し及び前記第１４メモリセルから前記第２読み出しを行い、又は、
    前記第４、前記第９及び前記第１４マルチプレクサを用いて、前記第８メモリセルから前記第１読み出し及び前記第１６メモリセルから読み出しを行う、
    半導体記憶装置。
  5. 前記第１読み出し回路が前記第１読み出しを行う場合は、前記第２読み出し回路が前記第２読み出しを行い、
    前記第１読み出し回路が前記第２読み出しを行う場合は、前記第２読み出し回路が前記第１読み出しを行う、
    請求項３又は請求項４記載の半導体記憶装置。
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