JP2022142319A - 記憶装置 - Google Patents

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Abstract

【課題】効率的な読み出し動作を行うことが可能な記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、それぞれが抵抗変化記憶素子を含む複数のメモリセルＭＣ１～ＭＣ９がアレイ状に配置されたメモリセルアレイ部１００と、所望のメモリセルに含まれる所望の抵抗変化記憶素子に設定されている抵抗状態を検出する検出回路と、を備える記憶装置であって、メモリセルアレイ部は、複数のメモリセルをそれぞれが含む複数のメモリセルブロックＢＬＫ１～ＢＬＫ６を含み、検出回路は、所望の抵抗変化記憶素子の抵抗値に基づく検出対象値を、所望のメモリセルが属するメモリセルブロックに含まれる参照メモリセルに含まれる抵抗変化記憶素子の抵抗値に基づく参照値と比較することで、所望の抵抗変化記憶素子に設定されている抵抗状態を検出する。【選択図】図６

Description

本発明の実施形態は、記憶装置に関する。
磁気抵抗効果素子等の抵抗変化記憶素子が集積化された不揮発性の記憶装置が提案されている。
特許第３９２０５６５号公報
効率的な読み出し動作を行うことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、それぞれが抵抗変化記憶素子を含む複数のメモリセルがアレイ状に配置されたメモリセルアレイ部と、所望の前記メモリセルに含まれる所望の抵抗変化記憶素子に設定されている抵抗状態を検出する検出回路と、を備える記憶装置であって、前記メモリセルアレイ部は、複数の前記メモリセルをそれぞれが含む複数のメモリセルブロックを含み、前記検出回路は、前記所望の抵抗変化記憶素子の抵抗値に基づく検出対象値を、前記所望のメモリセルが属するメモリセルブロックに含まれる参照メモリセルに含まれる抵抗変化記憶素子の抵抗値に基づく参照値と比較することで、前記所望の抵抗変化記憶素子に設定されている抵抗状態を検出する。
第１の実施形態に係る記憶装置の全体的な概略構成を示したブロック図である。 第１の実施形態に係る記憶装置のメモリセルアレイ部の構成を模式的に示した斜視図である。 第１の実施形態に係る記憶装置の磁気抵抗効果素子の構成を模式的に示した断面図である。 第１の実施形態に係る記憶装置のセレクタの構成を模式的に示した断面図である。 第１の実施形態に係る記憶装置のセレクタの電流－電圧特性の一例を模式的に示した図である。 第１の実施形態に係る記憶装置の具体的な構成及び動作を説明するための図である。 第１の実施形態に係る記憶装置の検出回路の構成を示した図である。 第１の実施形態に係る記憶装置の読み出し動作について示した図である。 第１の実施形態に係る記憶装置の読み出し動作の変形例について示した図である。 第２の実施形態に係る記憶装置の具体的な構成及び動作を説明するための図である。 第２の実施形態に係る記憶装置の検出回路の構成を示した図である。 第２の実施形態に係る記憶装置の読み出し動作について示した図である。 第３の実施形態に係る記憶装置の具体的な構成及び動作を説明するための図である。 第３の実施形態に係る記憶装置の検出回路の構成を示した図である。 第３の実施形態に係る記憶装置の読み出し動作について示した図である。 第３の実施形態に係る記憶装置の読み出し動作の変形例について示した図である。 第３の実施形態の変形例に係る記憶装置の構成及び動作を説明するための図である。
以下、図面を参照して実施形態を説明する。
（実施形態１）
図１は、第１の実施形態に係る不揮発性の記憶装置の全体的な概略構成を示したブロック図である。なお、以下の説明では、記憶装置として磁気記憶装置を例に説明する。
本実施形態の磁気記憶装置は、メモリセルアレイ部１００と、ワード線制御回路２００と、ビット線制御回路３００とを備えている。なお、図１に示したメモリセルアレイ部１００、ワード線制御回路２００及びビット線制御回路３００によってメモリユニットが構成され、複数のメモリユニットによって磁気記憶装置が構成されていてもよい。
図２は、メモリセルアレイ部１００の構成を模式的に示した斜視図である。
メモリセルアレイ部１００は、半導体基板（図示せず）を含む下部領域（図示せず）上に設けられており、複数のワード線１１０と、複数のワード線１１０と交差する複数のビット線１２０と、複数のワード線１１０と複数のビット線１２０との間に接続された複数のメモリセル１３０とを備えている。
なお、図に示されたＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。
ワード線１１０及びビット線１２０は、メモリセル１３０に対して書き込み或いは読み出しを行う際にメモリセル１３０に対して所定の信号を供給するものである。なお、図２では、ワード線１１０が下層側に位置し、ビット線１２０が上層側に位置しているが、ワード線１１０が上層側に位置し、ビット線１２０が下層側に位置していてもよい。
メモリセル１３０は、不揮発性の抵抗変化記憶素子である磁気抵抗効果素子１４０と、磁気抵抗効果素子１４０に対して直列に接続されたセレクタ（スイッチング素子）１５０とを含んでいる。
なお、図２では、磁気抵抗効果素子１４０が下層側に位置し、セレクタ１５０が上層側に位置しているが、磁気抵抗効果素子１４０が上層側に位置し、セレクタ１５０が下層側に位置していてもよい。
図３は、磁気抵抗効果素子１４０の構成を模式的に示した断面図である。
本実施形態の磁気抵抗効果素子１４０は、ＭＴＪ（magnetic tunnel junction）素子であり、記憶層（第１の磁性層）１４１と、参照層（第２の磁性層）１４２と、トンネルバリア層（非磁性層）１４３とを含んでいる。
記憶層１４１は、可変の磁化方向を有する強磁性層である。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。記憶層１４１は例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層で形成されている。
参照層１４２は、固定された磁化方向を有する強磁性層である。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。参照層１４２は例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層と、コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された所定元素との超格子層とで形成されている。
トンネルバリア層１４３は、記憶層１４１と参照層１４２との間に設けられた絶縁層である。トンネルバリア層１４３は例えば、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有するＭｇＯ層で形成されている。
記憶層１４１の磁化方向が参照層１４２の磁化方向に対して平行である場合には、磁気抵抗効果素子１４０は相対的に抵抗が低い低抵抗状態であり、記憶層１４１の磁化方向が参照層１４２の磁化方向に対して反平行である場合には、磁気抵抗効果素子１４０は相対的に抵抗が高い高抵抗状態である。したがって、磁気抵抗効果素子１４０は、抵抗状態（低抵抗状態、高抵抗状態）に応じて、２値データを記憶することが可能である。また、磁気抵抗効果素子１４０には、書き込み電流の方向に応じて、低抵抗状態又は高抵抗状態を設定することが可能である。
本実施形態の磁気抵抗効果素子１４０は、ＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層１４１の磁化方向は記憶層１４１の膜面に対して垂直であり、参照層１４２の磁化方向は参照層１４２の膜面に対して垂直である。
なお、図３に示した磁気抵抗効果素子１４０は、記憶層１４１が下層側に位置し、参照層１４２が上層側に位置するボトムフリー型の構造を有しているが、記憶層１４１が上層側に位置し、参照層１４２が下層側に位置するトップフリー型の構造を有する磁気抵抗効果素子を用いてもよい。
図４は、セレクタ１５０の構成を模式的に示した断面図である。
セレクタ１５０は、下部電極１５１と、上部電極１５２と、下部電極１５１と上部電極１５２との間に位置するセレクタ材料層（スイッチング材料層）１５３とを含んでいる。セレクタ１５０は、２端子型のスイッチング素子であり、非線形な電流－電圧特性を有している。セレクタ１５０は、その２端子間に印加される電圧が閾値未満の場合には高抵抗状態、例えば電気的に非導通状態であり、２端子間に印加される電圧が閾値以上の場合には低抵抗状態、例えば電気的に導通状態となる。
図５は、セレクタ１５０の電流－電圧特性の一例を模式的に示した図である。セレクタ１５０は、２端子間の電圧が上昇して閾値電圧Ｖｔｈに達すると、２端子間に流れる電流が急激に増加する。また、２端子間の電圧が減少してホールド電圧Ｖｈｏｌｄに達すると、２端子間に流れる電流はホールド電流Ｉｈｏｌｄｈからホールド電流Ｉｈｏｌｄｌに移行する。
ワード線１１０とビット線１２０との間に所定電圧以上の電圧を印加することで、セレクタ１５０がオン状態（導通状態）となり、セレクタ１５０に直列に接続された磁気抵抗効果素子１４０に対して書き込み或いは読み出しを行うことが可能となる。
図６は、本実施形態に係る磁気記憶装置の具体的な構成及び動作を説明するための図であり、メモリセルアレイ部１００の構成を模式的に示した図である。
メモリセルアレイ部１００は、複数のメモリセルＭＣ（ＭＣ１～ＭＣ９、メモリセル１３０に対応）がアレイ状に配置された構成を有しており、複数のメモリセルブロックＢＬＫ（ＢＬＫ１～ＢＬＫ６）を含んでいる。各メモリセルブロックＢＬＫ１～ＢＬＫ６は、複数のメモリセルＭＣ１～ＭＣ９を含んでいる。なお、図６では、説明の簡単化のために６つのメモリセルブロックＢＬＫ１～ＢＬＫ６が示されているが、１つのメモリセルアレイ部１００に含まれるメモリセルブロックＢＬＫの数は限定されない。
メモリセルブロックＢＬＫ１～ＢＬＫ６は、メモリセルアレイを格子状に分割することで規定され、各メモリセルブロックＢＬＫ１～ＢＬＫ６内では、メモリセルＭＣ１～ＭＣ９は互いに近接した位置に設けられている。なお、図６に示した例では、１つのメモリセルブロックＢＬＫに９つのメモリセルＭＣが含まれているが、１つのメモリセルブロックＢＬＫに含まれるメモリセルＭＣの数は限定されない。
各メモリセルブロックＢＬＫ１～ＢＬＫ６において、メモリセルＭＣ１～ＭＣ９には参照メモリセルが含まれている。参照メモリセルは、各メモリセルブロックＢＬＫ１～ＢＬＫ６の中央に設定されている。本実施形態では、メモリセルＭＣ５が参照メモリセルとして機能する。参照メモリセルは、参照メモリセルが含まれる（属する）メモリセルブロックＢＬＫに含まれる検出対象メモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ６、ＭＣ７、ＭＣ８及びＭＣ９のいずれか）に記憶されているデータを読み出す際に用いられる参照データを記憶するものである。具体的には、参照メモリセルには、参照メモリセルに含まれる参照磁気抵抗効果素子の抵抗状態に基づくデータが、参照データとして記憶される。より具体的には、参照磁気抵抗効果素子の抵抗状態（参照抵抗状態）として、低抵抗状態或いは高抵抗状態が参照磁気抵抗効果素子に設定されている。
図７は、検出対象メモリセルに記憶されているデータを読み出す際に用いる検出回路の構成を示した図である。
検出回路３１０は、トランジスタ３１１ａ及び３１１ｂと、キャパシタ３１２ａ及び３１２ｂと、センスアンプ等で構成された比較回路３１３とを含んでいる。
検出回路３１０は、図１に示したビット線制御回路３００に含まれており、検出対象メモリセル（所望のメモリセル）に含まれる検出対象磁気抵抗効果素子（所望の磁気抵抗効果素子）に設定されている抵抗状態を検出するものである。具体的には、検出回路３１０は、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に基づく検出対象値を、検出対象メモリセルＤＭＣが属するメモリセルブロックＢＬＫに含まれる参照メモリセルＲＭＣに含まれる参照磁気抵抗効果素子の抵抗値に基づく参照値と比較することで、検出対象磁気抵抗効果素子に設定されている抵抗状態を検出する。
図８は、本実施形態の読み出し動作について示した図である。
ｔ１の時点からｔ２の時点では、トランジスタ３１１ａ（図７参照）がオン状態であり、参照メモリセルＲＭＣに含まれる参照磁気抵抗効果素子の抵抗値に応じた参照電圧が参照値としてキャパシタ３１２ａに保持される。
ｔ３の時点からｔ４の時点では、トランジスタ３１１ｂがオン状態であり、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に応じた検出対象電圧が検出対象値としてキャパシタ３１２ｂに保持される。
上記のようにして得られた検出対象電圧（検出対象値）が、比較回路３１３で参照電圧（参照値）と比較され、ｔ５の時点で比較結果が得られる。比較結果に基づき、検出対象磁気抵抗効果素子に設定されている抵抗状態が判断される。すなわち、検出対象電圧と参照電圧との差が所定値よりも小さければ、検出対象磁気抵抗効果素子に設定されている抵抗状態は、参照磁気抵抗効果素子に設定されている抵抗状態と同じ抵抗状態であると判断される。検出対象電圧と参照電圧との差が所定値よりも大きければ、検出対象磁気抵抗効果素子に設定されている抵抗状態は、参照磁気抵抗効果素子に設定されている抵抗状態と異なった抵抗状態であると判断される。
以上のような構成及び読み出し方法により、本実施形態では、効率的な読み出し動作を行うことが可能となる。以下、説明を加える。
従来の読み出し方法として自己参照読み出しが知られている。自己参照読み出しでは、まず、第１のステップで、検出対象メモリセルに記憶されている検出対象データ（検出対象抵抗状態）が読み出される。続いて、第２のステップで、検出対象メモリセルに所定の参照データ（参照抵抗状態）が書き込まれる。その後、第３のステップで、第２のステップで書き込まれた参照データ（参照抵抗状態）が読み出され、第１のステップで読み出された検出対象データ（検出対象抵抗状態）が、第３のステップで読み出された参照データ（参照抵抗状態）と比較される。このようにして得られた比較結果に基づき、検出対象データ（検出対象抵抗状態）が判定される。
上述した自己参照読み出しでは、合計３ステップが必要であり、迅速な読み出し動作を行うことが困難である。
本実施形態では、参照データの読み出しステップ及び検出対象データの読み出しステップの２ステップで読み出し動作を行うことができるため、迅速な読み出しを行うことができ、効率的な読み出し動作を行うことが可能である。
また、本実施形態では、メモリセルブロックＢＬＫ毎に参照メモリセルＲＭＣが設定されており、検出対象メモリセルＤＭＣが属するメモリセルブロックＢＬＫに含まれる参照メモリセルＲＭＣを用いて、検出対象メモリセルＤＭＣに設定されているデータ（抵抗状態）を検出する。そのため、以下に述べるように、高精度でデータを検出することができる。
各メモリセルブロックＢＬＫ内では、参照メモリセルＲＭＣを含むメモリセルＭＣ１～ＭＣ９は互いに近接した位置に設けられているため、同一のメモリセルブロックＢＬＫに含まれる検出対象メモリセルＤＭＣと参照メモリセルＲＭＣとは、実質的に同じ特性を有していると考えられる。したがって、検出対象データ（検出対象抵抗状態）に基づく検出対象値を参照データ（参照抵抗状態）に基づく参照値と高精度で比較することができ、高精度でデータを検出することが可能である。
図９は、本実施形態における読み出し動作の変形例について示した図である。
まず、ｔ１の時点からｔ２の時点では、参照メモリセルＲＭＣ（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ５）に設定されている参照データが読み出され、参照電圧（参照値）として保持される。
ｔ３の時点からｔ４の時点では、検出対象メモリセルＤＭＣ（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ１）に記憶されている検出対象データが読み出され、検出対象電圧（検出対象値）として保持される。
上記のようにして得られた検出対象電圧が比較回路３１３で参照電圧と比較され、ｔ５の時点で比較結果が得られ、検出対象磁気抵抗効果素子（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ１内の磁気抵抗効果素子）に設定されている抵抗状態が判定される。
ｔ５の時点からｔ６の時点では、上述した検出対象メモリセルＤＭＣ（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ１）が属するメモリセルブロックＢＬＫ１に含まれる他の検出対象メモリセルＤＭＣ（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ２）に記憶されている検出対象データが読み出され、検出対象電圧（検出対象値）として保持される。
上記のようにして得られた検出対象電圧が比較回路３１３で参照電圧と比較され、ｔ７の時点で比較結果が得られ、検出対象磁気抵抗効果素子（例えば、図６のメモリセルブロックＢＬＫ１内のメモリセルＭＣ２内の磁気抵抗効果素子）に設定されている抵抗状態が判定される。
以降、メモリセルブロックＢＬＫ１内のメモリセルＭＣ３、ＭＣ４、ＭＣ６、ＭＣ７、ＭＣ８及びＭＣ９についても、上述した動作と同様の動作を繰り返すことで、メモリセルＭＣ３、ＭＣ４、ＭＣ６、ＭＣ７、ＭＣ８及びＭＣ９に設定されている検出対象データを取得することができる。
上述したように、本変形例では、メモリセルブロックＢＬＫ内の複数のメモリセルＭＣに記憶されているデータをシーケンシャルに読み出すことで、参照メモリセルＲＭＣに設定されている参照データを共通の参照データとして用いることができる。そのため、参照メモリセルＲＭＣからの参照データの読み出しを１回行うだけで、複数のメモリセルＭＣに記憶されているデータを判定することができる。したがって、より効率的な読み出し動作を行うことが可能である。
なお、本実施形態において、参照メモリセルＲＭＣを同一のメモリセルブロックＢＬＫ内で変更するようにしてもよい。例えば、同一のメモリセルアレイ部或いは同一のメモリセルブロックにおいて読み出し回数が所定回数に達したときに、参照メモリセルＲＭＣを変更する（例えば、参照メモリセルＲＭＣをＭＣ５からＭＣ６に変更する）ようにしてもよい。このように、参照メモリセルＲＭＣを変更することで、同一のメモリセルブロックＢＬＫ内に含まれるメモリセルＭＣ１～ＭＣ９の読み出し回数（アクセス回数）を平均化することができ、メモリセルＭＣ全体の寿命を増加させることが可能である。
また、本実施形態において、参照メモリセルＲＭＣに設定されている抵抗状態を変更する（低抵抗状態から高抵抗状態への変更、或いは高抵抗状態から低抵抗状態への変更）ようにしてもよい。例えば、同一のメモリセルアレイ部或いは同一のメモリセルブロックにおいて読み出し回数が所定回数に達したときに、参照メモリセルＲＭＣに設定されている抵抗状態を変更するようにしてもよい。
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は上述した第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図１０は、本実施形態に係る磁気記憶装置の具体的な構成及び動作を説明するための図である。
本実施形態の磁気記憶装置は、参照メモリセルアレイ部（第１のメモリセルアレイ部）１００ａ及び検出対象メモリセルアレイ部（第２のメモリセルアレイ部）１００ｂを含んでいる。
参照メモリセルアレイ部１００ａ及び検出対象メモリセルアレイ部１００ｂそれぞれの基本的な構成は、第１の実施形態で説明したメモリセルアレイ部１００の構成と同様であり、参照メモリセルアレイ部１００ａと検出対象メモリセルアレイ部１００ｂとは互いに等価な構成を有している。
参照メモリセルアレイ部１００ａは、複数のメモリセルブロック（第１のメモリセルブロック）ＢＬＫａ（ＢＬＫａ１～ＢＬＫａ４）を含んでおり、複数のメモリセルブロックＢＬＫａのそれぞれは、参照メモリセルを含む複数のメモリセル（第１のメモリセル）ＭＣａ（ＭＣａ１～ＭＣａ９）を含んでいる。
検出対象メモリセルアレイ部１００ｂは、複数のメモリセルブロック（第２のメモリセルブロック）ＢＬＫｂ（ＢＬＫｂ１～ＢＬＫｂ４）を含んでおり、複数のメモリセルブロックＢＬＫｂのそれぞれは、複数のメモリセル（第２のメモリセル）ＭＣｂ（ＭＣｂ１～ＭＣｂ９）を含んでいる。
なお、１つのメモリセルアレイ部に含まれるメモリセルブロックの数及び１つのメモリセルブロックに含まれるメモリセルの数は、限定されるものではない。
図１１は、本実施形態の検出回路の構成を示した図である。
検出回路３１０は、トランジスタ３１１ａ及び３１１ｂと、キャパシタ３１２ａ及び３１２ｂと、センスアンプ等で構成された比較回路３１３とを含んでいる。
検出回路３１０は、参照メモリセルアレイ部１００ａと検出対象メモリセルアレイ部１００ｂとの間に位置するビット線制御回路３００に含まれており、基本的な構成は第１の実施形態の図７に示した検出回路３１０の構成と同様であり、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子に設定されている抵抗状態を検出するものである。具体的には、検出回路３１０は、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に基づく検出対象値を、参照メモリセルＲＭＣに含まれる参照磁気抵抗効果素子の抵抗値に基づく参照値と比較することで、検出対象磁気抵抗効果素子に設定されている抵抗状態を検出する。
図１０に示したビット線制御回路３００は、ビット線制御回路３００を挟んで互いに隣接する参照メモリセルアレイ部１００ａと検出対象メモリセルアレイ部１００ｂとで共通に用いられる。例えば、図１０の左側の検出対象メモリセルアレイ部１００ｂに含まれるメモリセルＭＣｂのデータを読み出す場合には、共通のビット線制御回路３００に含まれる検出回路３１０によって、メモリセルＭＣｂのデータを図１０の参照メモリセルアレイ部１００ａに含まれるメモリセルＭＣａの参照データと比較する。
参照メモリセルＲＭＣが含まれる（属する）参照メモリセルブロックＢＬＫａの参照メモリセルアレイ部１００ａにおける位置と、検出対象メモリセルＤＭＣが含まれる（属する）メモリセルブロックＢＬＫｂの検出対象メモリセルアレイ部１００ｂにおける位置とは互いに対応している。例えば、検出対象メモリセルＤＭＣがメモリセルブロックＢＬＫｂｎ（ｎ＝１、２、３又は４）に含まれている場合には、参照メモリセルＲＭＣは参照メモリセルブロックＢＬＫａｎ（ｎ＝１、２、３又は４）に含まれている。
したがって、例えば、図１１の左側の検出対象メモリセルアレイ部１００ｂのメモリセルブロックＢＬＫｂ１に含まれるメモリセルＭＣｂ（ＤＭＣ）のデータを読み出す場合には、参照メモリセルアレイ部１００ａのメモリセルブロックＢＬＫａ１に含まれるメモリセルＭＣａを参照メモリセルＲＭＣとして用いる。すなわち、上述した参照メモリセルＲＭＣが属するメモリセルブロックＢＬＫａ１と検出対象メモリセルＤＭＣが属するメモリセルブロックＢＬＫｂ１とは、ビット線制御回路３００を挟んで互いに等価な位置、言い換えるとビット線制御回路３００に対して互いに鏡面対象な位置に設定される。
参照メモリセルＲＭＣは、参照メモリセルＲＭＣが属するメモリセルブロックＢＬＫａ内で予め設定されていてもよい。この場合には、例えば、参照メモリセルは、各メモリセルブロックＢＬＫａ１～ＢＬＫａ４の中央に設定されている。本実施形態では、メモリセルＭＣａ５が参照メモリセルとして機能する。したがって、例えば、検出対象メモリセルアレイ部１００ｂのメモリセルブロックＢＬＫｂに含まれるメモリセルＭＣｂのデータを読み出す場合、ＭＣｂ１～ＭＣｂ９のいずれが検出対象メモリセルＤＭＣとして選択された場合にも、参照メモリセルアレイ部１００ａのメモリセルブロックＢＬＫａに含まれるメモリセルＭＣａ５が参照メモリセルＲＭＣとして用いられる。
また、参照メモリセルＲＭＣは、参照メモリセルＲＭＣが属するメモリセルブロックＢＬＫａ内で予め設定されていなくてもよい。具体的には、ビット線制御回路３００を挟んで互いに等価な位置（ビット線制御回路３００に対して互いに鏡面対象な位置）にある検出対象メモリセルＤＭＣと参照メモリセルＲＭＣとを１対１で対応させるようにしてもよい。例えば、メモリセルブロックＢＬＫｂ１に含まれるメモリセルＭＣｂ１が検出対象メモリセルＤＭＣである場合には、メモリセルブロックＢＬＫａ１に含まれるメモリセルＭＣａ１が参照メモリセルＲＭＣとして設定される。
図１２は、本実施形態の読み出し動作について示した図である。
ｔ１の時点からｔ２の時点において、トランジスタ３１１ａ及びトランジスタ３１１ｂ（図１１参照）はいずれもオン状態である。そのため、参照メモリセルＲＭＣに含まれる参照磁気抵抗効果素子の抵抗値に応じた参照電圧が参照値としてキャパシタ３１２ａに保持され、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に応じた検出対象電圧が検出対象値としてキャパシタ３１２ｂに保持される。すなわち、本実施形態では、参照値と検出対象値とが並行して検出される。
上記のようにして得られた検出対象電圧（検出対象値）と参照電圧（参照値）とが比較回路３１３で比較され、ｔ３の時点で比較結果が得られる。得られた比較結果に基づき、第１の実施形態と同様にして、検出対象磁気抵抗効果素子に設定されている抵抗状態が判定される。
以上のように、本実施形態では、参照メモリセルＲＭＣと検出対象メモリセルとが異なるメモリセルアレイ部に含まれているため、参照データの読み出し動作と検出対象データの読み出し動作とを並行して行うことができ、迅速な読み出しを行うことができる。
また、本実施形態では、参照メモリセルアレイ部１００ａと検出対象メモリセルアレイ部１００ｂとが互いに等価な構成を有しており、参照メモリセルＲＭＣが含まれる（属する）参照メモリセルブロックＢＬＫａの参照メモリセルアレイ部１００ａにおける位置と、検出対象メモリセルＤＭＣが含まれる（属する）メモリセルブロックＢＬＫｂの検出対象メモリセルアレイ部１００ｂにおける位置とは互いに対応している。
そのため、本実施形態では、参照メモリセルＲＭＣと検出回路３１０との間の読み出し経路長と検出対象メモリセルＤＭＣと検出回路３１０との間の読み出し経路長とをほぼ同じにすることができ、両読み出し経路における寄生抵抗及び寄生容量をほぼ同じにすることができる。したがって、本実施形態では、参照メモリセルＲＭＣからの読み出し特性と検出対象メモリセルＤＭＣからの読み出し特性とをほぼ同じにすることができ、高精度でデータを検出することが可能でとなる。
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は上述した第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図１３は、本実施形態に係る磁気記憶装置の具体的な構成及び動作を説明するための図であり、メモリセルアレイ部１００の構成を模式的に示した図である。
メモリセルアレイ部１００の基本的な構成は、第１の実施形態で説明したメモリセルアレイ部１００の構成と同様である。すなわち、メモリセルアレイ部１００は、複数のメモリセルブロックＢＬＫ（ＢＬＫ１～ＢＬＫ６）を含んでおり、複数のメモリセルブロックＢＬＫのそれぞれは、複数のメモリセルＭＣ（ＭＣ１～ＭＣ９）を含んでいる。
本実施形態では、メモリセルアレイ部１００に含まれる複数のメモリセルブロックＢＬＫのうち所定のメモリセルブロックが参照メモリセルブロックＲＢＬＫとして機能する。図１３に示した例では、メモリセルブロックＢＬＫ１が参照メモリセルブロックＲＢＬＫとして機能する。
参照メモリセルブロックＲＢＬＫには複数の参照メモリセルＲＭＣ（ＲＭＣ１～ＲＭＣ９）が含まれており、複数の参照メモリセルＲＭＣそれぞれに含まれる磁気抵抗効果素子には、同一の抵抗状態が参照抵抗状態として設定されている。すなわち、参照メモリセルＲＭＣ１～ＲＭＣ９に含まれる磁気抵抗効果素子には、低抵抗状態及び高抵抗状態の一方の抵抗状態のみが参照抵抗状態として設定されている。なお、参照メモリセルブロックＲＢＬＫに含まれる参照メモリセルＲＭＣの数は２以上であればよい。
メモリセルアレイ部１００に含まれる複数のメモリセルブロックＢＬＫのうち、参照メモリセルブロックＲＢＬＫ以外のメモリセルブロックＢＬＫが検出対象メモリセルブロックとなる。図１３に示した例では、メモリセルブロックＢＬＫ２～ＢＬＫ６が検出対象メモリセルブロックＢＬＫとなる。
本実施形態では、参照メモリセルＲＭＣ１～ＲＭＣ９に含まれる磁気抵抗効果素子の複数の抵抗値の平均値に基づく値が参照値として用いられる。具体的には、複数の抵抗値の単純平均値に基づく値が参照値として用いられる。
図１４は、本実施形態の検出回路の構成を示した図である。
検出回路３１０は、トランジスタ３１１ａ（３１１ａ１～３１１ａ９）及び３１１ｂと、キャパシタ３１２ａ及び３１２ｂと、センスアンプ等で構成された比較回路３１３とを含んでいる。第１の実施形態と同様に、検出回路３１０は図１に示したビット線制御回路３００に含まれている。
検出回路３１０は、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に基づく検出対象値を、複数の参照メモリセルＲＭＣ１～ＲＭＣ９に含まれる磁気抵抗効果素子の複数の抵抗値に基づく参照値と比較回路３１３で比較することで、検出対象磁気抵抗効果素子に設定されている抵抗状態を検出する。
図１５は、本実施形態の読み出し動作について示した図である。
ｔ１の時点からｔ２の時点では、トランジスタ３１１ａ１～３１１ａ９（図１４参照）がいずれもオン状態であり、参照メモリセルＲＭＣ１～ＲＭＣ９に含まれる参照磁気抵抗効果素子の抵抗値の平均値に応じた参照電圧が参照値としてキャパシタ３１２ａに保持される。
ｔ３の時点からｔ４の時点では、トランジスタ３１１ｂがオン状態であり、検出対象メモリセルＤＭＣに含まれる検出対象磁気抵抗効果素子の抵抗値に応じた検出対象電圧が検出対象値としてキャパシタ３１２ｂに保持される。
上記のようにして得られた検出対象電圧（検出対象値）が、比較回路３１３で参照電圧（参照値）と比較され、ｔ５の時点で比較結果が得られる。得られた比較結果に基づき、第１の実施形態と同様にして、検出対象磁気抵抗効果素子に設定されている抵抗状態が判定される。
図１６は、本実施形態における読み出し動作の変形例について示した図である。
ｔ１の時点からｔ２の時点の動作は、上述した図１５の動作と同様であり、参照メモリセルＲＭＣ１～ＲＭＣ９に含まれる参照磁気抵抗効果素子の抵抗値の平均値に応じた参照電圧が参照値としてキャパシタ３１２ａに保持される。
ｔ３の時点以降では、第１の実施形態の図９で示した動作と同様のシーケンシャルな読み出し動作が行われ、検出対象メモリセルブロックに含まれる検出対象メモリセルＭＣ１～ＭＣ９に設定されている検出対象データがシーケンシャルに取得される。
なお、複数の検出対象メモリセルブロックから読み出しを行う場合には、１つの検出対象メモリセルブロックについてシーケンシャルな読み出し動作を終了した後、他の検出対象メモリセルブロックについて同様にシーケンシャルな読み出し動作を行うようにしてもよい。
以上のように、本実施形態でも、第１の実施形態と同様に、効率的な読み出し動作を行うことが可能である。
また、本実施形態では、複数の参照メモリセルＲＭＣに含まれる磁気抵抗効果素子の複数の抵抗値に基づく参照値を用いて検出動作を行うため、複数の参照メモリセルＲＭＣの抵抗値がばらついていたとしても、高精度の検出を行うことが可能である。
図１７は、本実施形態の変形例に係る磁気記憶装置の構成及び動作を説明するための図である。
本変形例は、本実施形態の概念を第２の実施形態の概念に適用したものである。したがって、第２の実施形態で説明した事項の説明は省略する。
第２の実施形態と同様に、本変形例の磁気記憶装置は、参照メモリセルアレイ部１００ａ及び検出対象メモリセルアレイ部１００ｂを含んでいる。参照メモリセルアレイ部１００ａ及び検出対象メモリセルアレイ部１００ｂそれぞれの基本的な構成は、第２の実施形態で説明した構成と同様である。
また、複数の参照メモリセルが属する参照メモリセルブロックＢＬＫａ（ＲＢＬＫ）の参照メモリセルアレイ部１００ａにおける位置と、検出対象メモリセルが属する検出対象メモリセルブロックＢＬＫｂの検出対象メモリセルアレイ部１００ｂにおける位置とは、互いに対応している。
第２の実施形態と同様に、ビット線制御回路３００は、ビット線制御回路３００を挟んで互いに隣接する参照メモリセルアレイ部１００ａと検出対象メモリセルアレイ部１００ｂとで共通に用いられ、共通のビット線制御回路３００内に図１４で示した検出回路３１０が含まれている。
本変形例の基本的な読み出し動作は、図１２で説明した第２の実施形態の読み出し動作と同様であり、参照メモリセルアレイ部１００ａ及び検出対象メモリセルアレイ部１００ｂから並行してデータが読み出される。ただし、本変形例では、参照メモリセルアレイ部１００ａの参照メモリセルブロックＲＢＬＫに含まれる複数の参照メモリセルから読み出されたデータに基づいて参照値が設定される。
本変形例では、本実施形態で得られる効果及び第２の実施形態で得られる効果を得ることが可能である。
なお、上述した本実施形態及び変形例では、参照メモリセルアレイ部１００ａに含まれる複数のメモリセルブロックＢＬＫａ１～ＢＬＫａ４のうち所定のメモリセルブロックを参照メモリセルブロックＲＢＬＫとして用い、参照メモリセルブロックＲＢＬＫに含まれる複数の参照メモリセルに含まれる磁気抵抗効果素子の複数の抵抗値に基づく値を参照値として用いるようにしたが、複数の参照メモリセルは必ずしも１つのメモリセルブロックＢＬＫａに含まれていなくてもよい。例えば、参照メモリセルアレイ部１００ａ内の異なるメモリセルブロックＢＬＫａに含まれる複数の参照メモリセルに含まれる磁気抵抗効果素子の複数の抵抗値に基づく値を参照値として用いるようにしてもよい。
なお、上述した第１、第２及び第３の実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いたが、他の抵抗変化型の記憶素子を抵抗変化記憶素子として用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…メモリセルアレイ部
１００ａ…参照メモリセルアレイ部 １００ｂ…検出対象メモリセルアレイ部
１１０…ワード線 １２０…ビット線 １３０…メモリセル
１４０…磁気抵抗効果素子（抵抗変化記憶素子）
１４１…記憶層 １４２…参照層 １４３…トンネルバリア層
１５０…セレクタ（スイッチング素子）
１５１…下部電極 １５２…上部電極 １５３…セレクタ材料層
２００…ワード線制御回路 ３００…ビット線制御回路
３１０…検出回路 ３１１ａ、３１１ｂ…トランジスタ
３１２ａ、３１２ｂ…キャパシタ ３１３…比較回路
ＭＣ１～ＭＣ９、ＭＣａ１～ＭＣａ９、ＭＣｂ１～ＭＣｂ９…メモリセル
ＲＭＣ…参照メモリセル ＤＭＣ…検出対象メモリセル
ＢＬＫ１～ＢＬＫ６、ＢＬＫａ１～ＢＬＫａ４、ＢＬＫｂ１～ＢＬＫｂ４…メモリセルブロック

Claims (14)

  1. それぞれが抵抗変化記憶素子を含む複数のメモリセルがアレイ状に配置されたメモリセルアレイ部と、
    所望の前記メモリセルに含まれる所望の抵抗変化記憶素子に設定されている抵抗状態を検出する検出回路と、
    を備える記憶装置であって、
    前記メモリセルアレイ部は、複数の前記メモリセルをそれぞれが含む複数のメモリセルブロックを含み、
    前記検出回路は、前記所望の抵抗変化記憶素子の抵抗値に基づく検出対象値を、前記所望のメモリセルが属するメモリセルブロックに含まれる参照メモリセルに含まれる抵抗変化記憶素子の抵抗値に基づく参照値と比較することで、前記所望の抵抗変化記憶素子に設定されている抵抗状態を検出する
    ことを特徴とする記憶装置。
  2. 前記参照メモリセルは、同一のメモリセルブロック内で変更可能である
    ことを特徴とする請求項１に記載の記憶装置。
  3. 前記参照メモリセルに設定されている抵抗状態は変更可能である
    ことを特徴とする請求項１に記載の記憶装置。
  4. 前記検出回路は、前記検出対象値を前記参照値と比較した後、前記所望のメモリセルが属するメモリセルブロックに含まれる他の所望の抵抗変化記憶素子の抵抗値に基づく検出対象値を前記参照値と比較することで、前記他の所望の抵抗変化記憶素子に設定されている抵抗状態を検出する
    ことを特徴とする請求項１に記載の記憶装置。
  5. それぞれが第１の抵抗変化記憶素子を含む複数の第１のメモリセルがアレイ状に配置された第１のメモリセルアレイ部と、
    それぞれが第２の抵抗変化記憶素子を含む複数の第２のメモリセルがアレイ状に配置された第２のメモリセルアレイ部と、
    所望の前記第２のメモリセルに含まれる所望の前記第２の抵抗変化記憶素子に設定されている抵抗状態を検出する検出回路と、
    を備える記憶装置であって、
    前記検出回路は、前記所望の第２の抵抗変化記憶素子の抵抗値に基づく検出対象値を、前記複数の第１のメモリセルの中の参照メモリセルに含まれる第１の抵抗変化記憶素子の抵抗値に基づく参照値と比較することで、前記所望の第２の抵抗変化記憶素子に設定されている抵抗状態を検出する
    ことを特徴とする記憶装置。
  6. 前記第１のメモリセルアレイ部と前記第２のメモリセルアレイ部とは、互いに等価な構成を有し、
    前記第１のメモリセルアレイ部は、複数の前記第１のメモリセルをそれぞれが含む複数の第１のメモリセルブロックを含み、
    前記第２のメモリセルアレイ部は、複数の前記第２のメモリセルをそれぞれが含む複数の第２のメモリセルブロックを含み、
    前記参照メモリセルが属する第１のメモリセルブロックの前記第１のメモリセルアレイ部における位置と、前記所望の第２のメモリセルが属する第２のメモリセルブロックの前記第２のメモリセルアレイ部における位置とは、互いに対応している
    ことを特徴とする請求項５に記載の記憶装置。
  7. 前記検出回路は、前記第１のメモリセルアレイ部と前記第２のメモリセルアレイ部との間に位置している
    ことを特徴とする請求項５に記載の記憶装置。
  8. 前記検出回路は、前記検出対象値と前記参照値とを並行して検出することで、前記所望の抵抗変化記憶素子に設定されている抵抗状態を検出する
    ことを特徴とする請求項５に記載の記憶装置。
  9. それぞれが抵抗変化記憶素子を含む複数のメモリセルと、
    所望の前記メモリセルに含まれる所望の抵抗変化記憶素子に設定されている抵抗状態を検出する検出回路と、
    を備える記憶装置であって、
    前記検出回路は、前記所望の抵抗変化記憶素子の抵抗値に基づく検出対象値を、前記複数のメモリセルの中の複数の参照メモリセルに含まれる同一の抵抗状態に設定された抵抗変化記憶素子の複数の抵抗値に基づく参照値と比較することで、前記所望の抵抗変化記憶素子に設定されている抵抗状態を検出する
    ことを特徴とする記憶装置。
  10. 前記参照値は、前記複数の参照メモリセルに含まれる抵抗変化記憶素子の複数の抵抗値の平均値に基づく値である
    ことを特徴とする請求項９に記載の記憶装置。
  11. 前記複数のメモリセルは、前記複数のメモリセルがアレイ状に配置されたメモリセルアレイ部に含まれ、
    前記メモリセルアレイ部は、複数の前記メモリセルをそれぞれが含む複数のメモリセルブロックを含み、
    前記複数の参照メモリセルは、同一のメモリセルブロックに属し、
    前記所望のメモリセルは、前記複数の参照メモリセルが属していないメモリセルブロックに属している
    ことを特徴とする請求項９に記載の記憶装置。
  12. 前記複数の参照メモリセルは、複数の前記メモリセルがアレイ状に配置された第１のメモリセルアレイ部に含まれ、
    前記所望のメモリセルは、複数の前記メモリセルがアレイ状に配置された第２のメモリセルアレイ部に含まれる
    ことを特徴とする請求項９に記載の記憶装置。
  13. 前記メモリセルは、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子をさらに含む
    ことを特徴とする請求項１、５又は９のいずれか１項に記載の記憶装置。
  14. 前記抵抗変化記憶素子は磁気抵抗効果素子である
    ことを特徴とする請求項１、５又は９のいずれか１項に記載の記憶装置。
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