KR100546177B1 - 자기저항 램 - Google Patents

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Abstract

본 발명은 자기저항 램에 관한 것으로, 특히 자기저항 메모리의 셀 당 저장 가능한 비트수를 증가시킴으로서 단위 셀의 유효 면적을 감소시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 하나의 단위 셀에 하나의 전계효과 트랜지스터, 비트라인, 읽기 워드라인, 직렬 연결된 복수개의 MTJ셀 및 이에 대응하는 복수개의 쓰기 워드라인을 구비하여 멀티레벨의 데이타를 센싱한다. 그리고, 복수개의 MTJ셀의 터널 옥사이드 박막의 두께를 상이하게 설계하고, 각각의 MTJ셀에 흐르는 전체 저항의 값을 센싱하여 복수개의 MTJ셀에 각각 저장된 멀티 데이타를 판별할 수 있게 된다.

Description

자기저항 램{Magnetic random access memory}
도 1은 종래의 MTJ셀의 단면도.
도 2는 종래의 자기저항 램의 셀을 나타내는 도면.
도 3은 종래의 자기저항 램의 단면도.
도 4는 본 발명에 따른 자기저항 램의 셀을 나타내는 도면.
도 5는 본 발명에 따른 자기저항 램의 단면도.
본 발명은 자기저항 램에 관한 것으로, 특히 자기저항 메모리의 셀 당 저장 가능한 비트수를 증가시킴으로서 단위 셀의 유효 면적을 감소시킬 수 있도록 하는 기술이다.
현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 자기저항 램(MRAM; Magnetic Random Access Memory)의 개발에 적극 참여하고 있다.
자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이타를 읽고 쓸 수 있는 기억소자이다. 이러한 자 기저항 램은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
이에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있다. 그리고, 단위셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.
도 1은 이러한 종래의 자기저항 램의 다층 자성 박막 구조로서, MTJ(Magnetic Tunnel Junction; 자기 터널 접합) 셀의 단면도를 나타낸다.
일반적으로 MTJ셀(5)은 반자성체(anti-ferroelectric) 박막(1), 고정층 강자성체 박막(2), 터널링 전류가 흐르는 얇은 절연층(3) 및 자유층 강자성체 박막(4)으로 형성된다.
여기서, 고정층 강자성체 박막(2)은 자화방향이 한 방향으로 고정되어 있다. 그리고, 반자성체 박막(1)은 고정층 강자성체 박막(2)의 자화방향이 변하지 않도록 고정해 주는 역할을 한다. 반면에, 자유층 강자성체 박막(4)은 외부 자장에 의해 자화방향이 바뀌어진다. 그리고, 자유층 강자성체 박막(4)의 자화방향에 따라 "0" 또는 "1"의 데이타를 기억할 수 있다.
이러한 MTJ셀(5)에 수직 방향으로 전류가 흐를 경우 얇은 절연층(3)을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화방향이 같으면 터널링 전류의 크기가 크다. 반대로 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.
이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항) 효과라 한다. 이 터널링 전류의 크기를 감지함으로써 자유층 강자성체 박막(4)의 자화방향을 알 수 있고, 셀에 저장된 데이타를 판독할 수 있게 된다.
도 2는 전계 효과 트랜지스터(Field Effect Transistor)를 이용하여 자기저항 램의 셀을 구현한 회로를 나타낸다.
자기저항 램의 단위 셀은 하나의 수평구조(Metal-Oxide-Silicon) 전계 효과 트랜지스터(9), MTJ셀(5), 읽기 워드라인(6), 비트라인(7) 및 쓰기 워드라인(8)을 구비한다.
여기서, 읽기 워드라인(6)은 데이타의 리드시 사용된다. 쓰기 워드라인(8)은 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(5) 내의 자유층 강자성체 박막(4)의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 한다. 비트라인(7)은 MTJ셀(5)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(4)의 자화방향을 알 수 있도록 한다.
이러한 구성을 갖는 종래의 자기저항 램은, 리드시에 읽기 워드라인(6)에 전압을 가하여 전계 효과 트랜지스터(9)를 동작시킨다. 그리고, 비트라인(7)에 전류를 인가한 뒤 MTJ셀(5)에 흐르는 전류의 크기를 감지한다.
또한, 라이트시에는 전계 효과 트랜지스터(9)를 오프 상태로 유지하면서, 쓰기 워드라인(8)과 비트라인(7)에 전류를 인가시킨다. 그리고, 이로 인해 발생되는 외부 자기장에 의해 MTJ셀(5) 자유층의 자화방향을 변화시킨다.
여기서, 비트라인(7)과 쓰기 워드라인(8)에 동시에 전류를 인가시키는 이유 는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생하기 때문이다. 이로 인해 여러 개의 셀 배열 중에서 하나의 셀을 선택할 수 있게 된다.
도 3은 도 2의 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
도 3을 보면, 전계 효과 트랜지스터(9)의 소스 영역(10)의 상부에 접지선(12)이 형성되고, 게이트의 상부에 읽기 워드라인(6)이 형성된다. 그리고, 드레인 영역(11)의 상부에는 도전층(13), 콘택 플러그(14), 도전층(15) 및 콘택 플러그(16)가 차례로 형성된다. 또한, 쓰기 워드라인(8)의 상부에 연결층(17)이 형성되고, 연결층(17)의 상부에 MTJ셀(5)과 비트라인(7)이 스택(stack) 형식으로 형성된다.
이러한 종래의 자기저항 램은 접지선(12), 읽기 워드라인(6), 쓰기 워드라인(8) 및 비트라인(7)으로 이루어져 셀당 총 4개의 독립적인 금속 배선들이 구성되므로 배선 구조가 복잡하다. 따라서, 이러한 구조의 자기저항 램의 단위 면적은 8F2 이 되어 비교적 큰 면적을 갖는다.
MTJ를 이용한 자기저항 램의 궁극적인 목표는 수~100 기가 급 정도의 고밀도 집적도에 있기 때문에 상술한 구조적 문제로 인한 셀당 금속 배선의 증가는 집적도를 높이는데 한계 요인으로 작용한다. 하지만, 종래의 자기저항 램은 셀이 차지하는 유효 면적이 커지게 되어 메모리 소자의 집적도가 저하되고, 셀의 설계 측면에서도 불리한 특성을 갖게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 하나의 셀 당 두개의 MTJ 셀을 사용하여 멀티 비트를 저장함으로써 유효한 단위 셀의 면적을 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, 리드/라이트 데이타를 전달하는 비트라인; 데이타의 리드 동작시 인에이블 되는 읽기 워드라인; 읽기 워드라인의 인에이블 상태에 따라 선택적으로 스위칭되는 전계효과 트랜지스터; 전계효과 트랜지스터와 비트라인 사이에 직렬 연결된 복수개의 MTJ셀; 및 복수개의 MTJ셀과 각각 일대일 대응으로 연결되어 데이타의 라이트 동작을 제어하는 복수개의 쓰기 워드라인을 구비함을 특징으로 한다.
또한, 본 발명은 전계효과 트랜지스터를 형성하는 게이트 영역, 소소 영역 및 드레인 영역이 형성된 기판; 기판의 게이트 영역 상부에 적층되는 읽기 워드라인; 기판의 소스 영역 상부에 적층되는 접지선; 기판의 드레인 영역 상부에 전기적 경로 형성을 위하여 최소한 하나 이상의 적층 구조를 갖는 컨택층; 읽기 워드라인 및 접지선의 상부 층에 최소한 둘 이상 적층되어 배치되는 복수개의 MTJ셀; 복수개의 MTJ셀의 하부와 컨택층 간을 전기적으로 연결하는 연결층; 복수개의 MTJ셀의 상부에 적층되어 연장된 길이를 갖는 비트라인; 연결층을 사이에 두고 복수개의 MTJ셀 하부에 배치되는 제 1쓰기 워드라인; 및 비트라인을 사이에 두고 복수개의 MTJ셀 상부에 배치되는 제 2쓰기 워드라인을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 자기저항 램의 셀 회로도를 나타낸다.
본 발명에 따른 자기저항 램의 단위 셀은 제 1MTJ셀(20), 제 2MTJ셀(21), 읽기 워드라인(22), 비트라인(23), 제 1쓰기 워드라인(24), 제 2쓰기 워드라인(25) 및 하나의 전계 효과 트랜지스터(26)를 구비한다.
이러한 구성을 갖는 본 발명은 하나의 셀 당 두개의 MTJ셀(20,21)을 이용한 것으로, 두개의 MTJ셀(20,21)의 자화방향에 따라 4레벨의 전류값을 저장할 수 있다. 또한, 비트 수로는 2비트를 저장할 수 있기 때문에 동일한 저장 용량을 갖는 종래의 자기저항 램에 비해 셀 면적을 반으로 줄일 수 있게 된다.
그 구조를 살펴보면, 전계효과 트랜지스터(26)의 드레인 단자는 제 1MTJ셀(20)과 연결되고, 소스 단자는 접지전압단과 연결되며, 게이트 단자는 읽기 워드라인(22)과 연결된다.
그리고, 제 1MTJ셀(20)은 버퍼 금속층(35)을 통해 제 2MTJ셀(21)과 연결된다. 제 1MTJ셀(20)은 제 1쓰기 워드라인(24)과 연결되고, 제 2MTJ셀(21)은 제 2쓰기 워드라인(25)과 연결된다. 제 1MTJ셀(21)의 자유층 강자성체 박막은 비트라인(23)과 연결된다.
이때, 두개의 MTJ셀(20,21)의 두께는 각각 수십 나노미터 정도로 매우 얇다. 이 때문에 MTJ셀을 여러개 사용하여도 전체적인 소자의 두께는 두꺼워지지 않게 되어 본 발명의 설계시 공정상의 어려움은 고려할 필요가 없다.
이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다.
먼저, 자기저항 램의 쓰기 동작에서는 전계효과 트랜지스터(26)가 오프된 상태에서, 제 1MTJ셀(20) 및 제 2MTJ셀(21)과 연결된 제 1 및 제 2쓰기 워드라인(24,25)이 개별적으로 인에이블된다. 이에 따라, 제 1 및 제 2쓰기 워드라인(24,25)과 비트라인(23)에 전류를 인가함으로써, 이로 인해 발생되는 전계에 의해 자유층 강자성체의 자화방향을 제어할 수 있게 된다. 이상에서와 같이 본 발명의 쓰기 동작 과정은 일반적인 자기저항 램의 경우 동일하므로 그 상세한 설명을 생략하기로 한다.
반면에, 본 발명의 읽기 동작 과정을 설명하면 다음과 같다.
각각의 제 1MTJ셀(20)과 제 2MTJ셀(21)은 고정층과 자유층 강자성체 박막의 자화방향에 따라 터널링 저항의 차이를 갖는다. 즉, 고정층과 자유층 강자성체 박막의 자화방향이 같으면 작은 저항값이 흐르고, 다르면 큰 저항값이 흐르게 된다.
이러한 상태에서 비트라인(23)을 통해 흐르는 전류의 차이가 발생하여 제 1MTJ셀(20)과 제 2MTJ셀(21)에 저장된 정보를 읽을 수 있게 된다. 이때, 두개의 MTJ셀(20,21)에서 터널 옥사이드 박막(또는 절연막, 주로 Al2O3)의 두께를 다르게 할 경우, 직렬로 연결된 제 1MTJ셀(20)과 제 2MTJ셀(21)에 흐르는 저항값 및 비트라인(23)을 통해 흐르는 전류의 크기를 4레벨(2비트)로 생성할 수 있게 된다.
이러한 제 1MTJ셀(20) 및 제 2MTJ셀(21)의 상태에 따라 흐르는 터널링 저항의 값을 살펴보면 다음의 [표 1]과 같다. 여기서, 제 1MTJ셀(20)의 터널 옥사이드 박막의 두께는 제 2MTJ셀(21)의 터널 옥사이드 박막의 두께보다 크다고 가정한다.
[표 1]
구 분 데이타 "0" 데이타 "1" 비 고
제 1MTJ셀(20:A) RHA RLA RHA>>RLA RHA>RHB
제 2MTJ셀(21:B) RHB RLB RHB>>RLB
[표 1]을 보면, 제 1MTJ셀(20)에 데이타 "0"이 저장된 경우 터널링 저항은 RHA가 되고 데이타 "1"이 저장된 경우 터널링 저항은 RLA가 된다. 여기서, 터널링 저항 RHA는 터널링 저항 RLA 보다 훨씬 크다.
그리고, 제 2MTJ셀(21)에 데이타 "0"이 저장된 경우 터널링 저항은 RHB가 되고 데이타 "1"이 저장된 경우 터널링 저항은 RLB가 된다. 여기서, 터널링 저항 RLB는 터널링 저항 RLB 보다 훨씬 크다.
또한, 제 1MTJ셀(20) 및 제 2MTJ셀(21)의 상태에 따라 흐르는 전체 터널링 저항의 값을 살펴보면 다음의 [표 2]와 같다. 여기서, 전체 저항의 값은 R0>R1>R2>R3로 가정한다.
[표 2]
제 1MTJ셀(20:A) 제 2MTJ셀(21:B) 전체 저항 비 고
데이타 "0" 데이타 "0" R0=RHA+RHB R0>R1>R2>R3
데이타 "0" 데이타 "1" R1=RHA+RLB
데이타 "1" 데이타 "0" R2=RLA+RHB
데이타 "1" 데이타 "1" R3=RLA+RLB
[표 2]를 보면, 제 1MTJ셀(20)과 제 2MTJ셀(21)에 저장된 데이타의 값에 따 라 셀에 흐르는 전체 저항의 값이 각각 상이하게 나타남을 알 수 있다. 즉, 두개의 MTJ셀(20,21)에 흐르는 터널링 저항이 모두 작은 경우 두개의 MTJ셀(20,21)에 저장된 데이타를 "11"로 센싱한다. 그리고, 두개의 MTJ셀(20,21) 중 어느 하나의 MTJ셀에 흐르는 터널링 저항이 작은 경우 데이타를 "10" 또는 "01"로 센싱한다. 또한, 두개의 MTJ셀(20,21)에 흐르는 터널링 저항이 모두 큰 경우 두개의 MTJ셀(20,21)에 저장된 데이타를 "00"으로 센싱한다.
따라서, 읽기 워드라인(22)에 전압을 인가하여 전계효과 트랜지스터(26)를 동작시킨 후, 각각 다른 터널 옥사이드 박막의 두께를 갖는 제 1MTJ셀(20)과 제 2MTJ셀(21)에 흐르는 전체 저항의 값을 센싱하여 제 1MTJ셀(20)과 제 2MTJ셀(21)에 각각 저장된 데이타를 판별할 수 있게 된다.
도 5는 본 발명에 따른 자기저항 램의 단면도이다.
도 5를 보면, P-기판의 상부에 형성된 전계효과 트랜지스터(26)는 소스 영역(27)과 드레인 영역(28) 사이에 게이트 영역을 포함한다. 여기서, 소스 영역(27)의 상부에는 접지선(29)이 형성되고, 게이트 영역의 상부에는 읽기 워드라인(22)이 형성된다. 그리고, 드레인 영역(28)의 상부에는 도전층(30), 콘택 플러그(31), 도전층(32) 및 콘택 플러그(33)가 차례로 적층된다.
또한, 접지선(29)의 상측에 형성된 제 1쓰기 워드라인(24)의 상부에는 연결층(34)이 형성되고, 이 연결층(34)은 콘택 플러그(33)의 상부에 연장되어 연결된다. 그리고, 연결층(34)의 상부에는 제 1쓰기 워드라인(24)의 상측 부분으로 제 1MTJ셀(20), 버퍼 금속층(35), 상부 MTJ셀(21) 및 비트라인(23)이 스택(stack) 형 식으로 차례로 적층된다. 여기서, 제 1MTJ셀(20)과 상부 MTJ셀(21)은 버퍼 금속층(35)을 사이에 두고 직렬로 연결된다. 그리고, 상부 MTJ셀(21)의 쓰기 동작을 제어하기 위한 제 2쓰기 워드라인(25)이 비트라인(23)의 상부에서 제 2MTJ셀(21)의 상측에 형성된다.
따라서, 본 발명은 셀 당 4레벨의 멀티 데이타(2비트)를 저장하므로 실제적인 셀의 면적을 반으로(4F2) 줄일 수 있고, 이에 따라 자기저항 램의 집적도를 향상시킬 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.
첫째, 하나의 단위 셀에 2비트의 데이타를 저장하여 유효한 단위 셀의 면적을 줄일 수 있고, 이에 따라 메모리의 제조 단가를 줄일 수 있도록 한다.
둘째, 2개 이상의 MTJ셀을 직렬로 배치하여 전체 면적의 손실 없이 멀티 데이타를 저장할 수 있으며, 이에 따른 제조 비용을 줄일 수 있도록 한다.

Claims (5)

  1. 리드/라이트 데이타를 전달하는 비트라인;
    상기 데이타의 리드 동작시 인에이블 되는 읽기 워드라인;
    상기 읽기 워드라인의 인에이블 상태에 따라 선택적으로 스위칭되는 전계효과 트랜지스터;
    상기 전계효과 트랜지스터와 상기 비트라인 사이에 직렬 연결된 복수개의 MTJ셀; 및
    상기 복수개의 MTJ셀과 각각 일대일 대응으로 연결되어 상기 데이타의 라이트 동작을 제어하는 복수개의 쓰기 워드라인을 구비함을 특징으로 하는 자기저항 램.
  2. 제 1 항에 있어서,
    상기 MTJ셀은 하나의 단위 셀에 두개로 구성되어 서로 다른 4레벨의 데이타(2비트)를 센싱함을 특징으로 하는 자기저항 램.
  3. 전계효과 트랜지스터를 형성하는 게이트 영역, 소소 영역 및 드레인 영역이 형성된 기판;
    상기 기판의 게이트 영역 상부에 적층되는 읽기 워드라인;
    상기 기판의 소스 영역 상부에 적층되는 접지선;
    상기 기판의 드레인 영역 상부에 전기적 경로 형성을 위하여 최소한 하나 이상의 적층 구조를 갖는 컨택층;
    상기 읽기 워드라인 및 접지선의 상부 층에 최소한 둘 이상 적층되어 배치되는 복수개의 MTJ셀;
    상기 복수개의 MTJ셀의 하부와 상기 컨택층 간을 전기적으로 연결하는 연결층;
    상기 복수개의 MTJ셀의 상부에 적층되어 연장된 길이를 갖는 비트라인;
    상기 연결층을 사이에 두고 상기 복수개의 MTJ셀 하부에 배치되는 제 1쓰기 워드라인; 및
    상기 비트라인을 사이에 두고 상기 복수개의 MTJ셀 상부에 배치되는 제 2쓰기 워드라인을 구비함을 특징으로 하는 자기 저항 램.
  4. 제 3 항에 있어서,
    상기 복수개의 MTJ셀은 터널 옥사이드 박막의 두께가 서로 다르게 구성됨을 특징으로 하는 자기저항 램.
  5. 제 3 항에 있어서,
    상기 복수개의 MTJ 셀은 버퍼 금속층을 사이에 두고 적층됨을 특징으로 하는 자기 저항 램.
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