KR20040006765A - 자기저항 램 - Google Patents

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Abstract

본 발명은 자기저항 램에 관한 것으로, 특히 MRAM셀의 셀 구조를 개선하여 배선의 효율을 향상시킬 수 있고, 셀에 발생되는 노이즈를 줄일 수 있도록 하는 자기저항 램에 관한 것이다. 이를 위해, 본 발명은 고속, 고집적, 저전력 및 비휘발성 메모리로 각광을 받고 있는 자기저항 램의 셀 구조에 있어서, 그라운드 배선을 셀의 상층에 위치시켜 금속 배선을 수를 줄이도록 하는 MRAM셀을 구현하여 메모리 소자의 설계 및 공정에 유리한 효과를 제공하도록 한다.

Description

자기저항 램{Magnetic random access memory}
본 발명은 자기저항 램에 관한 것으로, MRAM셀의 셀 구조를 개선하여 배선의 효율을 향상시킬 수 있고, 셀에 발생되는 노이즈를 줄일 수 있도록 하는 자기저항 램에 관한 것이다.
현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)의 개발에 적극 참여하고 있다.
자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이타를 읽고 쓸 수 있는 기억소자로서, 자성 박막고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
이에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.
도 1은 이러한 종래의 자기저항 램에서 데이타가 저장되어지는 다층 자성 박막 구조로서 MTJ(Magnetic Tunnel Junction; 자기 터널 접합) 셀의 단면도를 나타낸다.
일반적으로 MTJ셀(5)은 반자성체(anti-ferroelectric) 박막(1), 고정층 강자성체 박막(2), 얇은 절연층(3) 및 자유층 강자성체 박막(4)으로 형성된다.
여기서, 고정층 강자성체 박막(2)은 자화 방향이 한 방향으로 고정되어 있으며, 반자성체 박막(1)은 고정층 강자성체 박막(2)의 자화 방향이 변하지 않도록 고정해 주는 역할을 한다. 반면에, 자유층 강자성체 박막(4)은 외부 자장에 의해 자화 방향이 바뀌어 지며, 이 층의 자화 방향에 따라 "0" 또는 "1"의 데이타를 기억할 수 있다.
이러한 MTJ셀(5)에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 같으면 터널링 전류의 크기가 크며, 반대로 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.
이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항)효과라 하는데, 이 전류의 크기를 감지함으로써 자유층 강자성체 박막(4)의 자화방향을 알 수 있고, 셀에 저장된 데이타를 판독할 수 있게 된다.
도 2는 이러한 MTJ셀(5)을 이용하여 자기저항 램의 셀을 구현한 실시예를 나타낸다.
자기저항 램의 단위 셀은 하나의 전계효과 트랜지스터(9)와, MTJ셀(5)과, 데이타의 리드시 사용되는 읽기 워드라인(6)과, 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(5) 내의 자유층 강자성체 박막(4)의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인(8)과, MTJ셀(5)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(4)의 자화방향을 알 수 있도록 하는 비트라인(7)을 구비한다.
도 3은 도 2의 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
수평 구조 트랜지스터(9)의 소스(10)의 상부에 접지선(12)이 형성되고, 게이트의 상부에 읽기 워드라인(6)이 형성되며, 드레인(11)의 상부에는 도전층(13), 콘택 플러그(14), 도전층(15) 및 콘택 플러그(16)가 차례로 형성된다. 그리고, 쓰기 워드라인(8)의 상부에 연결층(17)이 형성되고, 연결층(17)의 상부에 MTJ셀(5)과 비트라인(7)이 스택(stack) 형식으로 형성된다.
그런데, 이러한 종래의 자기저항 램의 구현시 가장 큰 문제점 중의 하나는 MTJ셀(5)이 형성되는 하부 구조가 수 nm 크기로 표면 거칠기가 제어 되어야 한다는것이다.
하지만, 도 3과 같은 종래의 구조에서는 MTJ셀(5)의 하부에 쓰기 워드라인 (8) 및 콘택 관련 배선인 연결층(17) 등이 있어서, 수 nm 크기로 표면 거칠기를 제어하기가 어렵게 된다. 또한, 전체적인 구조에서도 단위 셀당 두개의 워드라인(6,8)과 한개의 비트라인(7) 외에 접지를 위한 접지 선(12)의 총 4개의 금속 배선이 필요하게 된다.
또한, MTJ를 이용한 자기저항 램의 궁극적인 목표는 수~100 기가 급 정도의 고밀도 집적도에 있기 때문에 셀당 금속 배선의 증가는 집적도를 높이는데 한계 요인으로 작용한다. 따라서, 2개의 금속 배선을 사용하는 디램 셀에 비해 4개의 금속 배선을 사용하는 자기저항 램의 경우는 셀 설계 측면에서 불리한 특성을 가진 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 그라운드 배선을 MTJ셀 상부에 구현하여 모든 셀을 연결함으로써 라인 형성이 필요 없고 금속배선의 수를 줄일 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 MTJ셀의 단면도.
도 2는 종래의 자기저항 램의 셀을 나타내는 도면.
도 3은 종래의 자기저항 램의 단면도.
도 4는 본 발명에 따른 자기저항 램의 셀을 나타내는 도면.
도 5는 본 발명에 따른 자기저항 램의 단면도.
상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, 데이타의 리드시 인에이블 되는 읽기 워드라인과, 데이타의 라이트시 인에이블 되는 쓰기 워드라인과, 읽기 워드라인과 게이트가 연결되고, 소스가 그라운드와 연결된 전계효과 트랜지스터와, 쓰기 워드라인과 연결되고, 비트라인과 전계효과 트랜지스터의 드레인 사이에 구비된 MTJ셀을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 자기저항 램의 셀 배선도를 나타낸다.
본 발명의 자기저항 램의 단위 셀은, 전계효과 트랜지스터(24)의 드레인이 비트라인(22)과 연결되고, 게이트와 읽기 워드라인(21)이 연결되며, 전계효과 트랜지스터(24)의 소스와 그라운드 사이에 MTJ셀(20)이 구비된다. 그리고, MTJ셀(20)과 쓰기 워드라인(23)이 연결된다.
이러한 구성을 갖는 본 발명의 자기저항 램은, MTJ셀(20) 내의 정보를 리드할 경우, 읽기 워드라인(21)에 전압을 인가하여 전계효과 트랜지스터(24)를 동작시킨 후, 비트라인(22)에 인가된 전류의 크기를 감지함으로써 MTJ셀(20) 내의 자유층 강자성체 박막의 자화 방향을 알 수 있게 된다.
또한, MTJ셀(20) 내에 정보를 라이트할 경우, 전계효과 트랜지스터(24)를 오프 상태로 유지한 채, 쓰기 워드라인(23)과 비트라인(22)에 전류를 인가함으로써, 이로 인해 발생되는 외부 자기장에 의해 자유층 강자성체의 자화방향을 제어할 수 있게 된다.
이때, 비트라인(22)과 쓰기 워드라인(23)에 동시에 전류를 인가하는 이유는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생되며, 이로 인해 여러 셀 배열 중에서 하나의 셀을 선택할 수 있기 때문이다.
도 5는 본 발명에 따른 자기저항 램의 단면도이다.
도 5의 실시예는, 전계효과 트랜지스터(24)의 소스(25)의 상부에 도전층(27a)가 형성되고, 게이트의 상부에 읽기 워드라인(21)이 형성되며, 드레인(26)의 상부에는 도전층(27b)이 형성된다.
그리고, 도전층(27a,27b)의 상부에는 비트라인(22) 및 콘택 플러그(28)가 형성되고, 비트라인(22)의 상부에 쓰기 워드라인(23)과, 도전층(29) 및 콘택 플러그(30)가 형성된다. 또한, 콘택 플러그(30)의 상부에 형성된 연결층(31)의 상부에는 MTJ셀(20)이 형성되고, MTJ셀(20)의 상부에 그라운드 배선(32)이 형성된다.
여기서, MTJ셀(20)은 전계효과 트랜지스터(24)의 소오스와 그라운드 사이이 구비된다. 즉, 도 5에 도시된 바와 같이 그라운드 배선(32)이 MTJ셀(20)의 상부에 위치하여 모든 셀을 연결할 경우, 별도의 미세한 라인의 형성이 불필요하고, 디램의 플레이트와 같은 형식으로 간단하게 모든 셀을 연결할 수 있게 된다.
따라서, 본 발명은 셀당 3개의 금속배선만이 필요하게 되므로 설계 및 공정 측면에서 금속 배선 갯수를 감소시킬 수 있게 되고, 이에 따라 자기저항 램의 집적도가 향상될 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 필요한 금속 배선의 갯수를 줄임으로써 설계 및 공정 측면에서 집적도를 향상시킬 수 있게 되고, 디램의 프로세스에 좀 더 근접하게 됨으로 기존 양산 기술의 활용 측면에서도 유리한 효과를 제공한다.

Claims (2)

  1. 데이타의 리드시 인에이블 되는 읽기 워드라인;
    상기 데이타의 라이트시 인에이블 되는 쓰기 워드라인;
    상기 읽기 워드라인과 게이트가 연결되고, 소스가 그라운드와 연결된 전계효과 트랜지스터;
    상기 쓰기 워드라인과 연결되고, 비트라인과 상기 전계효과 트랜지스터의 드레인 사이에 구비된 MTJ셀을 구비함을 특징으로 하는 자기저항 램.
  2. 전계효과 트랜지스터의 게이트 영역에 형성된 읽기 워드라인;
    상기 전계효과 트랜지스터의 소스 영역에 접속되되 상기 읽기 워드라인의 상측에 구비된 비트라인;
    상기 전계효과 트랜지스터의 드레인 영역에 접속된 연결층;
    상기 연결층과 상기 비트라인 사이에 개재되되, 상기 소오스 영역의 상측에 구비되는 쓰기 워드라인;
    상기 쓰기 워드라인 상측의 연결층 상부에 형성된 MTJ셀; 및
    상기 MTJ셀의 상부에 형성된 그라운드 배선을 구비함을 특징으로 하는 자기저항 램.
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* Cited by examiner, † Cited by third party
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KR19990077881A (ko) * 1998-03-18 1999-10-25 가나이 쓰도무 터널자기 저항효과소자, 이것을 사용한 자기센서, 자기헤드 및 자기메모리
JP2002170376A (ja) * 2000-09-25 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
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