JP2002170376A - 薄膜磁性体記憶装置 - Google Patents

薄膜磁性体記憶装置

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JP2002170376A JP2000372510A JP2000372510A JP2002170376A JP 2002170376 A JP2002170376 A JP 2002170376A JP 2000372510 A JP2000372510 A JP 2000372510A JP 2000372510 A JP2000372510 A JP 2000372510A JP 2002170376 A JP2002170376 A JP 2002170376A
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    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Abstract

(57)【要約】 【課題】 ＭＴＪメモリセルを有するＭＲＡＭデバイス
において、データ読出動作の高速化および、配線層数の
減少による製造コスト低減を図る。 【解決手段】 ＭＴＪメモリセルは、記憶データのデー
タレベルに応じて抵抗値が変化する磁気トンネル接合部
ＭＴＪと、アクセストランジスタＡＴＲとを備える。ア
クセストランジスタＡＴＲのゲートはリードワード線Ｒ
ＷＬと結合される。ビット線ＢＬは、磁気トンネル接合
部ＭＴＪと直接結合されず、アクセストランジスタＡＴ
Ｒを介して磁気トンネル接合部ＭＴＪと電気的に結合さ
れる。磁気トンネル接合部ＭＴＪは、ライトワード線Ｗ
ＷＬおよびアクセストランジスタＡＴＲの間に結合され
る。データ読出時において、ライトワード線ＷＷＬの電
圧は接地電圧Ｖｓｓに設定されて、データ読出のための
電流経路が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭ装置
の性能が飛躍的に進歩することが発表されている。磁気
トンネル接合を有するメモリセルを備えたＭＲＡＭデバ
イスについては、“A 10ns Read and Write Non-Volati
le Memory Array Using a Magnetic Tunnel Junction a
nd FET Switch in eachCell", ISSCC Digest of Techni
cal Papers, TA7.2, Feb. 2000.および“Nonvolatile R
AM based on Magnetic Tunnel Junction Elements", IS
SCC Digest of Technical Papers, TA7.3, Feb. 2000.
等の技術文献に開示されている。
【０００４】図２３は、磁気トンネル接合部を有するメ
モリセル（以下単にＭＴＪメモリセルとも称する）の構
成を示す概略図である。
【０００５】図２３を参照して、ＭＴＪメモリセルは、
記憶データのデータレベルに応じて抵抗値が変化する磁
気トンネル接合部ＭＴＪと、アクセストランジスタＡＴ
Ｒとを備える。アクセストランジスタＡＴＲは、電界効
果トランジスタで形成され、磁気トンネル接合部ＭＴＪ
と接地電圧Ｖｓｓとの間に結合される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
を指示するためのライトワード線ＷＷＬと、データ読出
を指示するためのリードワード線ＲＷＬと、データ読出
時およびデータ書込時において記憶データのレベルに対
応した電気信号を伝達するためのデータ線であるビット
線ＢＬとが配置される。
【０００７】図２４は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図２４を参照して、
磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有
する磁性体層（以下、単に固定磁気層とも称する）ＦＬ
と、自由磁界を有する磁性体層（以下、単に自由磁気層
とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自
由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネ
ルバリアＴＢが配置される。自由磁気層ＶＬにおいて
は、記憶データのレベルに応じて、固定磁気層ＦＬと同
一方向の磁界および固定磁気層ＦＬと異なる方向の磁界
のいずれか一方が不揮発的に書込まれている。
【０００８】データ読出時においては、アクセストラン
ジスタＡＴＲがリードワード線ＲＷＬの活性化に応じて
ターンオンされる。これにより、ビット線ＢＬ〜磁気ト
ンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接
地電圧Ｖｓｓの電流経路に、図示しない制御回路から一
定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】磁気トンネル接合部ＭＴＪの抵抗値は、固
定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対
関係に応じて変化する。具体的には、固定磁気層ＦＬの
磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同
一である場合には、両者の磁界方向が異なる場合に比べ
て磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
【００１０】したがって、データ読出時においては、セ
ンス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じ
る電圧降下は、自由磁気層ＶＬに記憶された磁界方向に
応じて異なる。これにより、ビット線ＢＬを一旦高電圧
にプリチャージした状態とした後にセンス電流Ｉｓの供
給を開始すれば、ビット線ＢＬの電圧レベル変化の監視
によってＭＴＪメモリセルの記憶データのレベルを読出
すことができる。
【００１１】図２５は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
【００１２】図２５を参照して、データ書込時において
は、リードワード線ＲＷＬは非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁気層ＶＬに磁界を書込むためのデータ書込電流がラ
イトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流さ
れる。自由磁気層ＶＬの磁界方向は、ライトワード線Ｗ
ＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電
流の向きの組合せによって決定される。
【００１３】図２６は、データ書込時におけるデータ書
込電流の方向と磁界方向との関係を説明する概念図であ
る。
【００１４】図２６を参照して、横軸で示される磁界Ｈ
ｘは、ライトワード線ＷＷＬを流れるデータ書込電流に
よって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦
軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ
書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】自由磁気層ＶＬに記憶される磁界方向は、
磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示される
アステロイド特性線の外側の領域に達する場合において
のみ、新たに書込まれる。すなわち、アステロイド特性
線の内側の領域に相当する磁界が印加された場合におい
ては、自由磁気層ＶＬに記憶される磁界方向は更新され
ない。
【００１６】したがって、磁気トンネル接合部ＭＴＪの
記憶データを書込動作によって更新するためには、ライ
トワード線ＷＷＬとビット線ＢＬとの両方に電流を流す
必要がある。磁気トンネル接合部ＭＴＪに一旦記憶され
た磁界方向すなわち記憶データは、新たなデータ書込が
実行されるまでの間不揮発的に保持される。
【００１７】データ読出動作時においても、ビット線Ｂ
Ｌにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉ
ｓは一般的に、上述したデータ書込電流よりは１〜２桁
程度小さくなるように設定されるので、センス電流Ｉｓ
の影響によりデータ読出時においてＭＴＪメモリセルの
記憶データが誤って書換えられる可能性は小さい。
【００１８】上述した技術文献においては、このような
ＭＴＪメモリセルを半導体基板上に集積して、ランダム
アクセスメモリであるＭＲＡＭデバイスを構成する技術
が開示されている。
【００１９】
【発明が解決しようとする課題】図２７は、行列状に集
積配置されたＭＴＪメモリセルを示す概念図である。
【００２０】図２７を参照して、半導体基板上に、ＭＴ
Ｊメモリセルを行列状に配置することによって、高集積
化されたＭＲＡＭデバイスを実現することができる。図
２７においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，
ｍ：自然数）に配置する場合が示される。
【００２１】既に説明したように、各ＭＴＪメモリセル
に対して、ビット線ＢＬ、ライトワード線ＷＷＬおよび
リードワード線ＲＷＬを配置する必要がある。したがっ
て、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対
して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよび
リードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線
ＢＬ１〜ＢＬｍとを配置する必要がある。このように、
ＭＴＪメモリセルに対しては、読出動作と書込動作との
それぞれに対応して独立したワード線を設ける構成が一
般的である。
【００２２】図２８は、半導体基板上に配置されたＭＴ
Ｊメモリセルの構造図である。図２８を参照して、半導
体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジ
スタＡＴＲが形成される。アクセストランジスタＡＴＲ
は、ｎ型領域であるソース／ドレイン領域１１０，１２
０とゲート１３０とを有する。ソース／ドレイン領域１
１０は、第１の金属配線層Ｍ１に形成された金属配線を
介して接地電圧Ｖｓｓと結合される。ライトワード線Ｗ
ＷＬには、第２の金属配線層Ｍ２に形成された金属配線
が用いられる。また、ビット線ＢＬは第３の金属配線層
Ｍ３に設けられる。
【００２３】磁気トンネル接合部ＭＴＪは、ライトワー
ド線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット
線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置
される。アクセストランジスタＡＴＲのソース／ドレイ
ン領域１２０は、コンタクトホールに形成された金属膜
１５０と、第１および第２の金属配線層Ｍ１およびＭ２
と、バリアメタル１４０とを介して、磁気トンネル接合
部ＭＴＪと電気的に結合される。バリアメタル１４０
は、磁気トンネル接合部ＭＴＪと金属配線との間を電気
的に結合するために設けられる緩衝材である。
【００２４】既に説明したように、ＭＴＪメモリセルに
おいては、リードワード線ＲＷＬとライトワード線ＷＷ
Ｌとは独立の配線として設けられる。また、ライトワー
ド線ＷＷＬおよびビット線ＢＬは、データ書込時におい
て所定値以上の大きさの磁界を発生させるためのデータ
書込電流を流す必要がある。したがって、ビット線ＢＬ
およびライトワード線ＷＷＬは金属配線を用いて形成さ
れる。
【００２５】一方、リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲート電圧を制御するために設け
られるものであり、電流を積極的に流す必要はない。し
たがって、集積度を高める観点から、リードワード線Ｒ
ＷＬは、独立した金属配線層を新たに設けることなく、
ゲート１３０と同一の配線層において、ポリシリコン層
やポリサイド構造などを用いて形成されていた。
【００２６】このように、ＭＴＪメモリセルを半導体基
板上に集積し配置する場合には、データ書込用のライト
ワード線のために配線層を１層余分に設ける必要があ
り、金属配線層数の増加に伴うプロセス工程の複雑化に
起因する製造コストの上昇を招いていた。
【００２７】また、ビット線ＢＬ１〜ＢＬｍの各々に
は、同一メモリセル列に属する多数のＭＴＪメモリセル
が常時接続されているので、ビット線容量が増大してし
まう。この結果、特にデータ読出動作の高速化を図るこ
とが困難となってしまう。
【００２８】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、ＭＴ
Ｊメモリセルを有するＭＲＡＭデバイスにおいて、デー
タ読出動作の高速化および、配線層数の減少による製造
コスト低減を図ることである。
【００２９】
【課題を解決するための手段】請求項１記載の薄膜磁性
体記憶装置は、行列状に配置された複数の磁性体メモリ
セルを有するメモリアレイを備え、複数の磁性体メモリ
セルの各々は、第１および第２のデータ書込電流によっ
て印可されるデータ書込磁界が所定磁界よりも大きい場
合に書き込まれる記憶データのレベルに応じて抵抗値が
変化する記憶部と、データ読出時において記憶部にデー
タ読出電流を通過させるためのメモリセル選択ゲートと
を含み、磁性体メモリセルの行に対応してそれぞれ設け
られ、データ書込時において第１のデータ書込電流を流
すために行選択結果に応じて選択的に活性化される複数
の書込ワード線と、行に対応してそれぞれ設けられ、デ
ータ読出時において行選択結果に応じて対応するメモリ
セル選択ゲートを作動させるための複数の読出ワード線
と、磁性体メモリセルの列に対応してそれぞれ設けら
れ、データ書込時およびデータ読出時のそれぞれにおい
て第２のデータ書込電流およびデータ読出電流をそれぞ
れ流すための複数のデータ線とをさらに備え、複数のデ
ータ線の各々は、対応する列に属する複数の磁性体メモ
リセルにおいて、メモリセル選択ゲートを介して記憶部
と電気的に結合される。
【００３０】請求項２記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数のデー
タ線は、データ読出の実行前において第１の電圧に設定
され、各記憶部を第１の電圧よりも低い第２の電圧と結
合するための複数の基準配線をさらに備える。
【００３１】請求項３記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置であって、複数の基準
配線は、複数の書込ワード線および複数の読出ワード線
と同一の方向に沿って配置される。
【００３２】請求項４記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置であって、半導体基板
上に形成され、複数の基準配線は、複数の書込ワード線
および複数の読出ワード線の少なくとも一方と同一の金
属配線層に形成される。
【００３３】請求項５記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置であって、複数の基準
配線は、複数の書込ワード線および複数の読出ワード線
と交差する方向に沿って配置される。
【００３４】請求項６記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数のデー
タ線の電圧レベルはデータ読出の実行前において第１の
電圧に設定され、複数の書込ワード線の電圧レベルはデ
ータ読出時において非活性化されて第１の電圧よりも低
い第２の電圧に設定され、各記憶部は、対応するメモリ
セル選択ゲートと複数の書込ワード線の対応する１つと
の間に電気的に結合される。
【００３５】請求項７記載の薄膜磁性体記憶装置は、行
列状に配置された複数の磁性体メモリセルを有するメモ
リアレイを備え、複数の磁性体メモリセルの各々は、第
１および第２のデータ書込電流によって印可されるデー
タ書込磁界が所定磁界よりも大きい場合に書き込まれる
記憶データのレベルに応じて抵抗値が変化する記憶部
と、データ読出時において記憶部にデータ読出電流を通
過させるためのメモリセル選択ゲートとを含み、磁性体
メモリセルの行に対応してそれぞれ設けられ、データ書
込時において第１のデータ書込電流を流すために行選択
結果に応じて選択的に活性化される複数の書込ワード線
をさらに備え、複数の書込ワード線の各々は、対応する
列に属する複数の磁性体メモリセルにおいてメモリセル
選択ゲートを介して記憶部と電気的に結合されるととも
に、データ読出時において非活性化されて所定電圧に設
定され、行に対応してそれぞれ設けられ、データ読出時
において、行選択結果に応じて対応するメモリセル選択
ゲートを作動させるための複数の読出ワード線と、磁性
体メモリセルの列に対応してそれぞれ設けられ、データ
書込時およびデータ読出時のそれぞれにおいて第２のデ
ータ書込電流およびデータ読出電流をそれぞれ流すため
の複数のデータ線とをさらに備え、複数のデータ線の電
圧レベルは、データ読出の実行前において所定電圧より
も高い電圧に設定される。
【００３６】請求項８記載の薄膜磁性体記憶装置は、請
求項７記載の薄膜磁性体記憶装置であって、複数の金属
配線層を伴って半導体基板上に形成され、複数のデータ
線は、複数の書込ワード線が配置される複数の金属配線
の１つよりも上層に形成される複数の金属配線の他の１
つに配置される。
【００３７】請求項９記載の薄膜磁性体記憶装置は、行
列状に配置された複数の磁性体メモリセルを有するメモ
リアレイを備え、複数の磁性体メモリセルの各々は、第
１および第２のデータ書込電流によって印可されるデー
タ書込磁界が所定磁界よりも大きい場合に書き込まれる
記憶データのレベルに応じて抵抗値が変化する記憶部
と、データ読出時において記憶部にデータ読出電流を通
過させるためのメモリセル選択ゲートとを含み、磁性体
メモリセルの行に対応してそれぞれ設けられ、データ書
込時において、第１のデータ書込電流を流すために行選
択結果に応じて選択的に活性化される複数の書込ワード
線と、行に対応してそれぞれ設けられ、データ読出時に
おいて行選択結果に応じて対応するメモリセル選択ゲー
トを作動させるための複数の読出ワード線と、磁性体メ
モリセルの列に対応してそれぞれ設けられ、データ書込
時において第２のデータ書込電流を流すための複数の書
込データ線と、列に対応してそれぞれ設けられ、データ
読出時においてデータ読出電流を流すための複数の読出
データ線とをさらに備え、複数の読出データ線の各々
は、対応する列に属する複数の記憶部の各々と各メモリ
セル選択ゲートを介して電気的に結合される。
【００３８】請求項１０記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、複数の読
出データ線は、データ読出の実行前において第１の電圧
に設定され、複数の書込データ線の電圧レベルは、デー
タ読出時において第１の電圧よりも低い第２の電圧に設
定され、各記憶部は、対応するメモリセル選択ゲートと
複数の書込データ線の対応する１つとの間に電気的に結
合される。
【００３９】請求項１１記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、複数の読
出データ線は、データ読出の実行前において第１の電圧
に設定され、複数の書込ワード線は、データ読出時にお
いて第１の電圧よりも低い第２の電圧に設定され、各記
憶部は、対応するメモリセル選択ゲートと複数の書込ワ
ード線の対応する１つとの間に電気的に結合される。
【００４０】請求項１２記載の薄膜磁性体記憶装置は、
請求項１０または１１に記載の薄膜磁性体記憶装置であ
って、複数の金属配線層を伴って半導体基板上に形成さ
れ、複数の書込データ線は、複数の読出データ線が配置
される複数の金属配線の１つよりも、記憶部との距離が
短い複数の金属配線の他の１つに配置される。
【００４１】請求項１３記載の薄膜磁性体記憶装置は、
請求項９または１０に記載の薄膜磁性体記憶装置であっ
て、データ読出時以外における複数の読出データ線の電
圧は、第１の電圧に設定される。
【００４２】請求項１４記載の薄膜磁性体記憶装置は、
請求項９または１０に記載の薄膜磁性体記憶装置であっ
て、データ書込時以外における前記複数の書込データ線
の電圧は、第２の電圧に設定される。
【００４３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。
【００４４】［実施の形態１］図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成を示す概略
ブロック図である。
【００４５】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応答してランダムアクセスを行ない、書込データＤＩＮ
の入力および読出データＤＯＵＴの出力を実行する。
【００４６】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、ｎ行×ｍ列に行列状に配された複数
のＭＴＪメモリセルを有するメモリアレイ１０とを備え
る。メモリアレイ１０の構成は後に詳細に説明するが、
ＭＴＪメモリセルの行にそれぞれ対応して複数のライト
ワード線ＷＷＬおよびリードワード線ＲＷＬが配置さ
れ、ＭＴＪメモリセルの列にそれぞれ対応して複数のビ
ット線ＢＬおよび基準配線ＳＬが配置される。
【００４７】ＭＲＡＭデバイス１は、さらに、アドレス
信号ＡＤＤによって示されるロウアドレスＲＡに応じて
メモリアレイ１０における行選択を実行する行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡに応じて、メモリアレイ１０における列選択
を実行する列デコーダ２５と、行デコーダ２０の行選択
結果に基づいてリードワード線ＲＷＬおよびライトワー
ド線ＷＷＬを選択的に活性化するためのワード線ドライ
バ３０と、データ書込時においてライトワード線ＷＷＬ
にデータ書込電流を流すためのワード線電流制御回路４
０と、データ読出およびデータ書込時において、データ
書込電流およびセンス電流を流すためのの読出／書込制
御回路５０，６０とを備える。
【００４８】読出／書込制御回路５０および６０は、メ
モリアレイ１０の両端部におけるビット線ＢＬの電圧レ
ベルを制御して、データ書込およびデータ読出をそれぞ
れ実行するためのデータ書込電流およびセンス電流をビ
ット線ＢＬに流す。
【００４９】図２は、実施の形態１に従うメモリアレイ
１０の構成を示すブロック図である。
【００５０】図２を参照して、メモリアレイ１０は、ｎ
行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪ
メモリセルＭＣを有する。実施の形態１に従う構成にお
いては、各ＭＴＪメモリセルＭＣに対して、リードワー
ド線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよ
び基準配線ＳＬが配置される。リードワード線ＲＷＬお
よびライトワード線ＷＷＬは、メモリセルの行にそれぞ
れ対応して行方向に沿って配置される。一方、ビット線
ＢＬおよび基準配線ＳＬは、メモリセルの列にそれぞれ
対応して、列方向に沿って配置される。
【００５１】この結果、メモリアレイ１０全体において
は、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード
線ＷＷＬ１〜ＷＷＬｎ、ビット線ＢＬ１〜ＢＬｍおよび
基準配線ＳＬ１〜ＳＬｍが設けられる。なお、以下にお
いては、ライトワード線、リードワード線、ビット線お
よび基準配線を総括的に表現する場合には、符号ＷＷ
Ｌ、ＲＷＬ、ＢＬおよびＳＬをそれぞれ用いて表記する
こととし、特定のライトワード線、リードワード線およ
びビット線を示す場合には、これらの符号に添字を付し
てＲＷＬ１，ＷＷＬ１のように表記するものとする。
【００５２】ワード線電流制御回路４０は、ライトワー
ド線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓと結合する。
これにより、ライトワード線ＷＷＬを選択状態（Ｈレベ
ル，電源電圧Ｖｃｃ）に活性化した場合に、各ライトワ
ード線にデータ書込電流Ｉｐを流すことができる。
【００５３】図３は、実施の形態１に従うＭＴＪメモリ
セルの接続態様を示す回路図である。
【００５４】図３を参照して、磁気トンネル接合部ＭＴ
ＪおよびアクセストランジスタＡＴＲからなるＭＴＪメ
モリセルに対して、リードワード線ＲＷＬ、ライトワー
ド線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが設けら
れる。
【００５５】ＭＴＪメモリセルは、直列に結合された磁
気トンネル接合部ＭＴＪおよびアクセストランジスタＡ
ＴＲを含む。すでに説明したように、アクセストランジ
スタＡＴＲには、半導体基板上に形成された電界効果ト
ランジスタであるＭＯＳトランジスタが代表的に適用さ
れる。
【００５６】アクセストランジスタＡＴＲのゲートはリ
ードワード線ＲＷＬと結合される。アクセストランジス
タＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベ
ル，電源電圧Ｖｃｃ）に活性化されるとターンオンし
て、ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気
的に結合する。一方、リードワード線ＲＷＬが非選択状
態（Ｌレベル，接地電圧Ｖｓｓ）に非活性化される場合
には、アクセストランジスタＡＴＲはターンオフして、
ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気的に
遮断する。
【００５７】磁気トンネル接合部ＭＴＪは、基準配線Ｓ
ＬとアクセストランジスタＡＴＲとの間に電気的に結合
される。基準配線ＳＬは、接地電圧Ｖｓｓと結合され
る。したがって、アクセストランジスタＡＴＲのターン
オンに応答して、ビット線ＢＬ〜アクセストランジスタ
ＡＴＲ〜磁気トンネル接合部ＭＴＪ〜基準配線ＳＬの電
流経路が形成される。この電流経路にセンス電流Ｉｓを
流すことにより、磁気トンネル接合部ＭＴＪの記憶デー
タのレベルに応じた電圧降下がビット線ＢＬに生じる。
【００５８】ライトワード線ＷＷＬは、リードワード線
ＲＷＬと平行に、磁気トンネル接合部ＭＴＪと近接して
設けられる。データ書込時においては、ライトワード線
ＷＷＬおよびビット線ＢＬにデータ書込電流が流され、
これらのデータ書込電流によってそれぞれ生じる磁界の
和によってＭＴＪメモリセルの記憶データのレベルが書
換えられる。
【００５９】このように、リードワード線ＲＷＬおよび
ライトワード線ＷＷＬは平行に配置される。ビット線Ｂ
Ｌはリードワード線ＲＷＬおよびライトワード線ＷＷＬ
と交差する方向に配置され、基準配線ＳＬはビット線Ｂ
Ｌと平行に配置される。
【００６０】図４は、実施の形態１に従うＭＴＪメモリ
セルに対するデータ書込およびデータ読出を説明するタ
イミングチャートである。
【００６１】まず、データ書込時の動作について説明す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトワード線ＷＷＬ
の電圧を選択状態（Ｈレベル）に駆動する。非選択行に
おいては、ライトワード線ＷＷＬの電圧レベルは非選択
状態（Ｌレベル）のままである。
【００６２】リードワード線ＲＷＬは、データ書込時に
おいては、活性化されず非選択状態（Ｌレベル）に維持
される。ワード線電流制御回路４０によって、各ライト
ワード線ＷＷＬは、接地電圧Ｖｓｓと結合されているの
で、選択行のライトワード線ＷＷＬにはデータ書込電流
Ｉｐが流される。一方、非選択行のライトワード線ＷＷ
Ｌには電流は流れない。
【００６３】読出／書込制御回路５０および６０は、メ
モリアレイ１０の両端におけるビット線ＢＬの電圧を制
御することによって、書込データのデータレベルに応じ
た方向のデータ書込電流を生じさせる。たとえば“１”
の記憶データを書込む場合には、読出／書込制御回路６
０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に
設定し、反対側の読出／書込制御回路５０側のビット線
電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これ
により、読出／書込制御回路６０から５０へ向かう方向
にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一
方、“０”の記憶データを書込む場合には、読出／書込
制御回路５０側および６０側のビット線電圧を高電圧状
態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓ
ｓ）にそれぞれ設定し、読出／書込制御回路５０から６
０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬ
を流れる。
【００６４】この際に、データ書込電流±Ｉｗを各ビッ
ト線に流す必要はなく、読出／書込制御回路５０および
６０は、列デコーダ２５の列選択結果に応じて、選択列
に対応する一部のビット線に対してデータ書込電流±Ｉ
ｗを選択的に流すように、上述したビット線ＢＬの電圧
を制御すればよい。
【００６５】このようにデータ書込電流Ｉｐおよび±Ｉ
ｗの方向を設定することによって、データ書込時におい
て、書込まれる記憶データのレベル“１”，“０”に応
じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのい
ずれか一方を選択し、ライトワード線ＷＷＬのデータ書
込電流Ｉｐをデータレベルに関係なく一定方向に固定す
ることによって、ライトワード線ＷＷＬに流れるデータ
書込電流Ｉｐの方向を常に一定にすることができるの
で、既に説明したようにワード線電流制御回路４０の構
成を簡略化することができる。
【００６６】次にデータ読出時の動作ついて説明する。
データ読出時において、ワード線ドライバ３０は、行デ
コーダ２０の行選択結果に応じて、選択行に対応するリ
ードワード線ＲＷＬを選択状態（Ｈレベル）に駆動す
る。非選択行においては、リードワード線ＲＷＬの電圧
レベルは非選択状態（Ｌレベル）に維持される。また、
データ読出時においては、ライトワード線ＷＷＬは活性
化されることなく非選択状態（Ｌレベル）に維持された
ままである。
【００６７】データ読出動作前において、ビット線ＢＬ
はたとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャー
ジされる。この状態からデータ読出が開始されて、選択
行においてリードワード線ＲＷＬがＨレベルに活性化さ
れると、対応するアクセストランジスタＡＴＲがターン
オンする。
【００６８】これに応じて、ＭＴＪメモリセルにおいて
は、アクセストランジスタＡＴＲを介して、接地電圧Ｖ
ｓｓと結合された基準配線ＳＬとビット線ＢＬとの間に
センス電流Ｉｓの電流経路が形成される。センス電流Ｉ
ｓにより、ＭＴＪメモリセルの記憶データのデータレベ
ルに応じて異なる電圧降下がビット線ＢＬに生じる。図
４においては、一例として記憶されるデータレベルが
“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬ
とにおける磁界方向が同一であるとすると、記憶データ
が“１”である場合にビット線ＢＬの電圧降下ΔＶ１は
小さく、記憶データが“０”である場合のビット線ＢＬ
の電圧降下ΔＶ２は、ΔＶ１よりも大きくなる。これら
の電圧降下ΔＶ１およびΔＶ２の差を検知することによ
って、ＭＴＪメモリセルに記憶されたデータのレベルを
読出すことができる。
【００６９】基準配線ＳＬの電圧レベルは、データ読出
時において接地電圧Ｖｓｓに設定される。データ書込時
においては、アクセストランジスタＡＴＲがターンオフ
されるため、基準配線ＳＬが磁気トンネル接合部ＭＴＪ
に特に影響を及ぼすことはない。よって、基準配線ＳＬ
の電圧レベルは、データ読出時と同様に接地電圧Ｖｓｓ
とすればよい。この結果、基準配線ＳＬは、接地電圧Ｖ
ｓｓを供給するノードと、たとえば読出／書込制御回路
５０もしくは６０内の領域において結合する態様とすれ
ばよい。
【００７０】図５は、実施の形態１に従うＭＴＪメモリ
セルの配置を説明する構造図である。
【００７１】図５を参照して、アクセストランジスタＡ
ＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形成
される。ビット線ＢＬは、第１の金属配線層Ｍ１に形成
されて、アクセストランジスタＡＴＲの一方のソース／
ドレイン領域１１０と電気的に結合される。
【００７２】他方のソース／ドレイン領域１２０は、第
１の金属配線層Ｍ１および第２の金属配線層Ｍ２に設け
られた金属配線、コンタクトホールに形成された金属膜
１５０およびバリアメタル１４０を経由して、磁気トン
ネル接合部ＭＴＪと結合される。ライトワード線ＷＷＬ
は、磁気トンネル接合部と近接して第２の金属配線層Ｍ
２に設けられる。リードワード線ＲＷＬは、アクセスト
ランジスタＡＴＲのゲート１３０と同一層に配置され
る。
【００７３】基準配線ＳＬは、独立した金属配線層であ
る第３の金属配線層Ｍ３に配置される。基準配線ＳＬ
は、半導体基板上のいずれかのノードにおいて、接地電
圧Ｖｓｓを供給するノードと結合される。
【００７４】これにより、ＭＴＪメモリセルにおいて、
磁気トンネル接合部ＭＴＪとビット線ＢＬとは直接的に
結合されず、アクセストランジスタＡＴＲを介して結合
される。これにより、各ビット線ＢＬは、対応するメモ
リセル列に属する多数の磁気トンネル接合部ＭＴＪと直
接結合されず、データ読出の対象となる、すなわち対応
するリードワード線ＲＷＬが選択状態（Ｈレベル）に活
性化されたメモリセル行に属するＭＴＪメモリセルとの
み電気的に結合される。このように、ビット線ＢＬの容
量を抑制することができ、特にデータ読出時の動作を高
速化できる。
【００７５】［実施の形態１の変形例］図６は、実施の
形態１の変形例に従うメモリアレイ１０の構成を示すブ
ロック図である。
【００７６】図６を参照して、実施の形態１の変形例に
従うメモリアレイ１０においては、図２に示される構成
と比較して、基準配線ＳＬが、メモリセル行に対応して
ＳＬ１〜ＳＬｎのｎ本設けられる点が異なる。その他の
構成については、図２で説明したのと同様であるので詳
細な説明は繰返さない。
【００７７】図７は、実施の形態１の変形例に従うＭＴ
Ｊメモリセルの接続態様を示す回路図である。
【００７８】図７を参照して、実施の形態１と同様に、
ＭＴＪメモリセルに対応してリードワード線ＲＷＬ、ラ
イトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬ
が配置される。図３で説明したＭＴＪメモリセルの構成
と比較して、実施の形態１の変形例に従うＭＴＪメモリ
セルにおいては、磁気トンネル接合部ＭＴＪと結合され
る基準配線ＳＬがリードワード線ＲＷＬおよびライトワ
ード線ＷＷＬと平行に配置される点が異なる。
【００７９】図８は、実施の形態１の変形例に従うＭＴ
Ｊメモリセルの配置を説明する構造図である。
【００８０】図８を参照して、図５で説明した実施の形
態１に従う構造と同様に、ビット線ＢＬおよびライトワ
ード線ＷＷＬは、第１および第２の金属配線層Ｍ１およ
びＭ２にそれぞれ設けられる。実施の形態１の変形例に
おいては、磁気トンネル接合部ＭＴＪと結合される基準
配線ＳＬをリードワード線ＲＷＬおよびライトワード線
ＷＷＬと平行に設けることによって、これらのワード線
のうちの一方と同一配線層に配置することが可能とな
る。図８においては、基準配線ＳＬをライトワード線Ｗ
ＷＬとともに第２の金属配線層Ｍ２に配置する例を示し
ている。
【００８１】これにより、実施の形態１の変形例に従う
ＭＴＪメモリセルにおいては、基準配線ＳＬを配置する
ための新たな金属配線層（図５における第３の金属配線
層Ｍ３）を設けることなく、基準配線ＳＬを配置でき
る。この結果、実施の形態１で説明したデータ読出の高
速化に加えて、金属配線層数の削減による製造コストの
低減をさらに図ることができる。
【００８２】なお、実施の形態１の変形例に従うＭＴＪ
メモリセルは、実施例１に従うＭＴＪメモリセルと比較
して、基準配線ＳＬの配置方向のみが異なるので、デー
タ読出動作およびデータ書込動作は、リードワード線Ｒ
ＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬお
よびライトビット線ＷＢＬの電圧および電流を図４の場
合と同様に制御することによって実行することができ
る。
【００８３】［実施の形態２］図９は、実施の形態２に
従うメモリアレイ１０の構成を示すブロック図である。
【００８４】図９を参照して、メモリアレイ１０は、ｎ
行×ｍ列に配置されたＭＴＪメモリセルを有する。各メ
モリセル行に対応してリードワード線ＲＷＬおよびライ
トワード線ＷＷＬが配置され、各メモリセル列に対応し
てビット線ＢＬが配置される。したがって、メモリアレ
イ１０全体では、リードワード線ＲＷＬ１〜ＲＷＬｎ、
ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ
１〜ＢＬｍが配置される。ワード線電流制御回路４０
は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合す
る。
【００８５】実施の形態２においては、データ読出時に
磁気トンネル接合部ＭＴＪを接地電圧Ｖｓｓと結合して
センス電流Ｉｓの経路を確保する基準配線ＳＬの機能
を、ライトワード線ＷＷＬに共有させることによって、
配線層の削減を図る。
【００８６】図１０は、実施の形態２に従うＭＴＪメモ
リセルの接続態様を示す回路図である。
【００８７】図１０を参照して、アクセストランジスタ
ＡＴＲは、磁気トンネル接合部ＭＴＪとライトワード線
ＷＷＬとの間に電気的に結合される。磁気トンネル接合
部ＭＴＪは、アクセストランジスタＡＴＲとビット線Ｂ
Ｌとの間に結合される。アクセストランジスタＡＴＲの
ゲートは、リードワード線ＲＷＬと結合される。
【００８８】ライトワード線ＷＷＬは、データ読出時に
おいて、接地電圧Ｖｓｓに設定される。これにより、デ
ータ読出時においてリードワード線ＲＷＬが選択状態
（Ｈレベル）に活性化されると、アクセストランジスタ
ＡＴＲがターンオンして、ビット線ＢＬ〜磁気トンネル
接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトワ
ード線ＷＷＬの経路にセンス電流Ｉｓを流すことができ
る。
【００８９】一方、データ書込時においては、アクセス
トランジスタＡＴＲをターンオフして、ビット線ＢＬお
よびライトワード線ＷＷＬにデータ書込電流を流すこと
によって磁気トンネル接合部ＭＴＪに書込まれる記憶デ
ータのレベルに対応した磁界を発生することができる。
【００９０】図１１は、実施の形態２に従うＭＴＪメモ
リセルの配置を説明する構造図である。
【００９１】図１１を参照して、ライトワード線ＷＷＬ
およびビット線ＢＬは第１の金属配線層Ｍ１および第２
の金属配線層Ｍ２にそれぞれ配置される。リードワード
線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３
０と同一層に配置される。
【００９２】ライトワード線ＷＷＬを、データ読出時に
おいて接地電圧Ｖｓｓに設定することによって、基準配
線ＳＬを設けることなく、２層の金属配線層Ｍ１および
Ｍ２によって、ＭＴＪメモリセルを配置することができ
る。この結果、金属配線層の数を削減して製造コストを
低減できる。
【００９３】次に、実施の形態２に従うＭＴＪメモリセ
ルに対するデータ読出およびデータ書込動作を説明す
る。
【００９４】再び図４を参照して、データ読出時におい
ては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）
のままに維持される。ワード線電流制御回路４０によっ
て、各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合さ
れるので、データ読出時において、ライトワード線ＷＷ
Ｌの電圧レベルは基準配線ＳＬの電圧レベルと同じく接
地電圧Ｖｓｓである。一方、データ書込時において、基
準配線ＳＬには電流が流れず、またＭＴＪメモリセルに
対して磁界を発生させることもない。
【００９５】したがって、基準配線ＳＬを省略しても、
ライトワード線ＷＷＬ、リードワード線ＲＷＬおよびビ
ット線ＢＬの電圧と電流とを図４と同様に設定すること
によって、実施の形態２に従うＭＴＪメモリセルに対し
てデータ読出およびデータ書込動作を実行することが可
能である。
【００９６】［実施の形態２の変形例］図１２は、実施
の形態２の変形例に従うメモリアレイ１０の構成を示す
ブロック図である。
【００９７】図１２を参照して、実施の形態２の変形例
においても、ｎ行×ｍ列に配置されたＭＴＪメモリセル
の各行に対応してリードワード線ＲＷＬおよびライトワ
ード線ＷＷＬが設けられ、各列に対してビット線ＢＬが
配置される。したがって、メモリアレイ１０全体に対し
ては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワー
ド線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍ
が設けられる。ワード線電流制御回路４０は、各ライト
ワード線ＷＷＬを接地電圧Ｖｓｓと結合する。
【００９８】図１３は、実施の形態２の変形例に従うＭ
ＴＪメモリセルの接続態様を示す回路図である。
【００９９】図１３を参照して、ビット線ＢＬは、アク
セストランジスタＡＴＲを介して磁気トンネル接合部Ｍ
ＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪ
は、ライトワード線ＷＷＬおよびアクセストランジスタ
ＡＴＲの間に結合される。リードワード線ＲＷＬは、ア
クセストランジスタＡＴＲのゲートと結合される。リー
ドワード線ＲＷＬとライトワード線ＷＷＬは平行に配置
され、ビット線ＢＬは、これらのワード線と交差する方
向に配置される。
【０１００】図１４は、実施の形態２の変形例に従うＭ
ＴＪメモリセルの配置を示す構造図である。
【０１０１】図１４を参照して、ビット線ＢＬおよびラ
イトワード線ＷＷＬは、第１の金属配線層Ｍ１および第
２の金属配線層Ｍ２にそれぞれ配置される。リードワー
ド線ＲＷＬは、アクセストランジスタＡＴＲのゲート１
３０と同一層に配置される。磁気トンネル接合部ＭＴＪ
は、ライトワード線ＷＷＬ２と直接結合される。これに
より、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴ
Ｊとの間隔を狭くすることができるので、データ書込時
において両者間の磁気カップリングを大きく設定するこ
とができる。この結果、ライトワード線を流れるデータ
書込電流Ｉｐを小さくすることができ、磁気ノイズの発
生を抑制できる。
【０１０２】データ書込時およびデータ読出時におけ
る、ライトワード線ＷＷＬ、リードワード線ＲＷＬおよ
びビット線ＢＬの電圧と電流との設定は、実施の形態２
の場合と同様であるので、詳細な説明は繰り返さない。
このように実施の形態２の変形例に従う構成において
も、基準配線ＳＬを省略して、２つの金属配線層Ｍ１お
よびＭ２を用いてＭＴＪメモリセルを配置できる。
【０１０３】また、ビット線ＢＬは、アクセストランジ
スタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合さ
れる構成となっているので、各ビット線ＢＬは、データ
読出の対象となる、すなわち対応するリードワード線Ｒ
ＷＬが選択状態（Ｈレベル）に活性化されたメモリセル
行に属するＭＴＪメモリセルとのみ電気的に結合され
る。この結果、実施の形態１と同様に、ビット線ＢＬの
容量を抑制することができ、特にデータ読出時の動作を
高速化できる。
【０１０４】［実施の形態３］図１５は、実施の形態３
に従うメモリアレイ１０の構成を示すブロック図であ
る。
【０１０５】図１５を参照して、実施の形態３において
は、ｎ行×ｍ列に配置されたＭＴＪメモリセルの各行に
対応してリードワード線ＲＷＬおよびライトワード線Ｗ
ＷＬが設けられる。一方、ビット線は、データ読出に用
いられるリードビット線ＲＢＬと、データ書込に用いら
れるライトビット線ＷＢＬとに分割されて、各メモリセ
ル列に対応して配置される。したがって、メモリアレイ
１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬ
ｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、リードビット
線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜
ＷＢＬｍが設けられる。
【０１０６】なお、ライトビット線およびリードビット
線についても、総括的に表現する場合には、符号ＷＢＬ
およびＲＢＬをそれぞれ用いて表記することとし、特定
のライトビット線およびリードビット線を示す場合に
は、これらの符号に添字を付してＷＢＬ１，ＲＢＬ１の
ように表記するものとする。
【０１０７】ワード線電流制御回路４０は、各ライトワ
ード線ＷＷＬを接地電圧Ｖｓｓと結合する。読出／書込
制御回路５０および６０は、リードビット線ＲＢＬおよ
びライトビット線ＷＢＬの両端の電圧を制御する。
【０１０８】図１６は、実施の形態３に従うＭＴＪメモ
リセルの接続態様を示す回路図である。
【０１０９】図１６を参照して、アクセストランジスタ
ＡＴＲは、磁気トンネル接合部ＭＴＪとリードビット線
ＲＢＬとの間に電気的に結合される。すなわち、リード
ビット線ＲＢＬは、アクセストランジスタＡＴＲを介し
て磁気トンネル接合部ＭＴＪと電気的に結合される。
【０１１０】磁気トンネル接合部ＭＴＪは、アクセスト
ランジスタＡＴＲおよびライトビット線ＷＢＬと結合さ
れる。リードワード線ＲＷＬおよびライトワード線ＷＷ
Ｌは、リードビット線ＲＢＬおよびライトビット線ＷＢ
Ｌとそれぞれ交差する方向に設けられる。リードワード
線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結
合される。
【０１１１】図１７は、実施の形態３に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出の第１の動
作例を説明するタイミングチャートである。
【０１１２】まずデータ書込時の動作について説明す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトワード線ＷＷＬ
の電圧を選択状態（Ｈレベル）に駆動する。非選択行に
おいては、ライトワード線ＷＷＬの電圧レベルは非選択
状態（Ｌレベル）のままである。ワード線電流制御回路
４０によって各ライトワード線ＷＷＬは接地電圧Ｖｓｓ
と結合されているので、選択行においてライトワード線
ＷＷＬにデータ書込電流Ｉｐが流れる。
【０１１３】ライトビット線ＷＢＬは、データ書込時前
にLレベル（接地電圧）にプリチャージされた状態か
ら、図４で説明したデータ書込時におけるビット線ＢＬ
の電圧と同様に制御される。これにより、書込まれる記
憶データのデータレベルに応じたデータ書込電流±Ｉｗ
をライトビット線ＷＢＬに流すことができる。この結
果、図４の場合と同様に、ＭＴＪメモリセルに対してデ
ータ書込を実行することができる。
【０１１４】一方、リードワード線ＲＷＬは、データ書
込時においては、非選択状態（Ｌレベル）のままに維持
される。リードビット線ＲＢＬは、高電圧状態（Ｖｃ
ｃ）にプリチャージされる。アクセストランジスタＡＴ
Ｒがターンオフ状態を維持するので、データ書込時にお
いてリードビット線ＲＢＬには電流が流れない。
【０１１５】次に、データ読出時の動作を説明する。デ
ータ読出時においては、ライトワード線ＷＷＬは非選択
状態（Ｌレベル）に維持され、その電圧レベルはワード
線電流制御回路４０によって接地電圧Ｖｓｓに固定され
る。
【０１１６】ワード線ドライバ３０は、行デコーダ２０
の行選択結果に応じて、選択行に対応するリードワード
線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行
においては、リードワード線ＲＷＬの電圧レベルは非選
択状態（Ｌレベル）のままである。リードビット線ＲＢ
Ｌは、データ読出前において高電圧状態（Ｖｃｃ）にプ
リチャージされる。
【０１１７】読出／書込制御回路５０および６０は、デ
ータ読出時において、ライトビット線ＷＢＬを接地電圧
Ｖｓｓに設定するとともに、データ読出を実行するため
の一定量のセンス電流Ｉｓをリードビット線ＲＢＬに供
給する。
【０１１８】この状態で、リードワード線ＲＷＬの活性
化に応答したアクセストランジスタＡＴＲをターンオン
することにより、センス電流Ｉｓの電流経路がＭＴＪメ
モリセルに形成される。この結果、記憶データに応じた
電圧降下がリードビット線ＲＢＬに現われる。これによ
り、図４に示したのと同様のデータ読出動作を実行する
ことが可能となる。
【０１１９】このように、データ書込時を含む、データ
読出時以外におけるリードビット線ＲＢＬの電圧を、デ
ータ読出時におけるプリチャージ電圧と一致させている
ので（図１７の例では、電源電圧Ｖｃｃ）、データ読出
前に新たなプリチャージ動作を起動する必要がない。し
たがって、プリチャージ動作を効率化して、データ読出
を高速化できる。
【０１２０】同様に、データ書込時以外におけるライト
ビット線ＷＢＬの電圧を、データ読出時においてセンス
電流経路を形成するために設定される電圧（図１７の例
では、接地電圧Ｖｓｓ）と一致させることによって、デ
ータ読出時にライトビット線ＷＢＬの電圧を変化させる
必要がないため、データ読出を高速化できる。
【０１２１】図１８は、実施の形態３に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出の第２の動
作例を説明するタイミングチャートである。
【０１２２】図１８においては、リードビット線ＲＢＬ
のプリチャージ電圧およびデータ書込時以外におけるラ
イトビット線ＷＢＬの電圧は、接地電圧Ｖｓｓおよび電
源電圧Ｖｃｃにそれぞれ設定される。すなわち、リード
ビット線ＲＢＬのプリチャージ電圧とデータ書込時以外
におけるライトビット線ＷＢＬの電圧とは、図１７の場
合と入換えて設定される。
【０１２３】図１８における、その他の部分の電圧およ
び電流波形は、図１７の場合と同様であるので、詳細な
説明は繰り返さない。このような電圧設定としても、デ
ータ読出時において、アクセストランジスタＡＴＲのタ
ーンオンに応答して、センス電流Ｉｓの電流経路をＭＴ
Ｊメモリセルに形成することができる。
【０１２４】したがって、データ読出時にリードビット
線ＲＢＬに生じる電圧変化の極性は図１７の場合とは逆
となるが、データ読出動作およびデータ書込動作を実行
することが可能である。
【０１２５】また、図１７の場合と同様に、データ読出
前における、リードビット線ＲＢＬのプリチャージ動作
およびライトビット線ＷＢＬの電圧変化を行なう必要が
ないため、データ読出の高速化を図ることができる。
【０１２６】図１９は、実施の形態３に従うＭＴＪメモ
リセルの配置を示す構造図である。図１９を参照して、
リードビット線ＲＢＬは第１の金属配線層Ｍ１に形成さ
れて、アクセストランジスタＡＴＲのソース／ドレイン
領域１１０と結合される。ライトワード線ＷＷＬは第２
の金属配線層Ｍ２に配置される。ライトビット線ＷＢＬ
は、磁気トンネル接合部ＭＴＪと結合されて第３の金属
配線層Ｍ３に形成される。ＭＴＪメモリセルは、第１お
よび第２の金属配線層Ｍ１，Ｍ２、金属膜１５０および
バリアメタル１４０を介してアクセストランジスタＡＴ
Ｒのソース／ドレイン領域１２０と結合される。
【０１２７】このように、リードビット線ＲＢＬは、磁
気トンネル接合部ＭＴＪと直接結合されず、アクセスト
ランジスタＡＴＲを介して、データ読出の対象となるＭ
ＴＪメモリセルの磁気トンネル接合部ＭＴＪのみと接続
することができる。これにより、リードビット線ＲＢＬ
の容量を抑制して、データ読出時の動作を高速化でき
る。
【０１２８】また、ライトビット線ＷＢＬについては、
磁気トンネル接合部ＭＴＪとの間隔を狭くすることがで
きるので、データ書込時における磁気カップリングを大
きく設定して、データ書込時にライトビット線ＷＢＬを
流れるデータ書込電流±Ｉｗの電流値を小さくすること
ができる。この結果、磁気ノイスの抑制がさらに可能と
なる。
【０１２９】［実施の形態３の変形例］図２０は、実施
の形態３の変形例に従うメモリアレイ１０の構成を示す
ブロック図である。
【０１３０】図２０を参照して、実施の形態３の変形例
においても、ビット線はライトビット線ＷＢＬとリード
ビット線ＲＢＬとに分割され、ＭＴＪメモリセルのそれ
ぞれの列に対応してリードビット線ＲＢＬ１〜ＲＢＬｍ
およびライトビット線ＷＢＬ１〜ＷＢＬｍが配置され
る。また、ＭＴＪメモリセルの行のそれぞれに対応して
リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード
線ＷＷＬ１〜ＷＷＬｎが配置される。実施の形態３の変
形例においては、各ＭＴＪメモリセルにおける接続態様
が実施の形態３の場合と異なる。
【０１３１】図２１は、実施の形態３の変形例に従うＭ
ＴＪメモリセルの接続態様を示す回路図である。
【０１３２】図２１を参照して、実施の形態３の変形例
に従うＭＴＪメモリセルにおいては、アクセストランジ
スタＡＴＲは、リードビット線ＲＢＬと磁気トンネル接
合部ＭＴＪとの間に電気的に結合される。磁気トンネル
接合部ＭＴＪは、アクセストランジスタＡＴＲおよびラ
イトワード線ＷＷＬの間に結合される。アクセストラン
ジスタＡＴＲのゲートはリードワード線ＲＷＬと結合さ
れる。
【０１３３】図１７で説明したように、データ読出時に
おけるライトワード線ＷＷＬの電圧レベルは接地電圧Ｖ
ｓｓに設定されるので、ライトワード線ＷＷＬをライト
ビット線ＷＢＬに代えて磁気トンネル接合部ＭＴＪと結
合することができる。これによりデータ読出時において
は、リードワード線ＲＷＬの活性化に応答して、アクセ
ストランジスタＡＴＲがターンオンして、リードビット
線ＲＢＬ〜アクセストランジスタＡＴＲ〜磁気トンネル
接合部ＭＴＪ〜ライトワード線ＷＷＬの間にセンス電流
Ｉｓの電流経路を形成できる。これにより、磁気トンネ
ル接合部ＭＴＪの記憶データに応じた電圧降下をリード
ビット線ＲＢＬに生じさせることができる。
【０１３４】一方、データ書込時においては、ライトワ
ード線ＷＷＬおよびライトビット線ＷＢＬをそれぞれ流
れるデータ書込電流によって、互いに直交する磁界を磁
気トンネル接合部ＭＴＪに発生することができる。
【０１３５】したがって、実施の形態３の変形例に従う
ＭＴＪメモリセルに対するデータ書込およびデータ読出
動作は、リードワード線ＲＷＬ、ライトワード線ＷＷ
Ｌ、リードビット線ＲＢＬおよびライトビット線ＷＢＬ
の電圧および電流を図１７もしくは図１８と同様に設定
することによって実行できる。
【０１３６】図２２は、実施の形態３の変形例に従うＭ
ＴＪメモリセルの配置を説明する構造図である。
【０１３７】図２２を参照して、実施の形態３の変形例
においては、ライトビット線ＷＢＬは、他の配線やＭＴ
Ｊメモリセルと結合させる必要がないので、磁気トンネ
ル接合部ＭＴＪとの磁気カップリングの向上を優先して
自由に配置することができる。ライトビット線ＷＢＬ
は、たとえば図１９に示すように第２の金属配線層Ｍ２
を用いて、磁気トンネル接合部ＭＴＪの直下に配置され
る。
【０１３８】ライトワード線ＷＷＬは、磁気トンネル接
合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３
に配置される。リードワード線ＲＷＬ、アクセストラン
ジスタＡＴＲおよびリードビット線ＲＢＬの配置につい
ては図１９と同様であるので説明は繰返さない。
【０１３９】このような構成とすることにより、リード
ビット線ＲＢＬをアクセストランジスタＡＴＲを介して
磁気トンネル接合部ＭＴＪと結合するので、リードビッ
ト線ＲＢＬを同一メモリセル列に属する多数の磁気トン
ネル接合部ＭＴＪと直接接続することなく、リードビッ
ト線ＲＢＬの容量を抑制できる。この結果、データ読出
動作を高速化できる。
【０１４０】また、磁気トンネル接合部ＭＴＪとライト
ワード線ＷＷＬとの間隔を狭くできるので、データ書込
時における磁気カップリングを大きくすることができ、
ライトワード線ＷＷＬのデータ書込電流Ｉｐの電流量を
小さく設定することができる。ライトワード線ＷＷＬお
よびライトビット線ＷＢＬを流れるデータ書込電流の電
流量を抑制することによって、磁気ノイズの抑制をさら
に図ることができる。
【０１４１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４２】
【発明の効果】請求項１、２、３および５記載の薄膜磁
性体記憶装置は、データ読出の対象として選択された行
に対応する磁性体メモリセルのみがデータ線と接続され
る構成を有するので、データ線の容量を低減してデータ
読出を高速に行なえる。
【０１４３】請求項４記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置が奏する効果に加え
て、金属配線層数を抑制して製造コスト低減を図ること
ができる。
【０１４４】請求項６記載の薄膜磁性体記憶装置は、基
準配線を設けることなく、データ読出時に記憶部を第２
の電圧と結合してデータ読出電流の経路を確保できるの
で、より少ない配線数によって請求項１記載の薄膜磁性
体記憶装置が奏する効果を享受できる。
【０１４５】請求項７および８に記載の薄膜磁性体記憶
装置は、データ読出時に書込ワード線によって記憶部を
所定電圧と結合してデータ読出電流の経路を確保できる
ので、より少ない金属配線層数によって半導体基板上に
形成することができる。
【０１４６】請求項９および１０に記載の薄膜磁性体記
憶装置は、データ読出の対象として選択された行に対応
する磁性体メモリセルのみが読出データ線と接続される
構成を有するので、読出データ線の容量を低減してデー
タ読出を高速に行なえる。
【０１４７】請求項１１記載の薄膜磁性体記憶装置は、
書込データ線を磁性体メモリセルと結合する必要がない
ので、書込データ線の配置の自由度が高くなる。この結
果、書込データ線と磁性体メモリセルとの間の磁気カッ
プリングを向上させる配置を採用して、請求項９記載の
薄膜磁性体記憶装置が奏する効果に加えて、データ書込
電流の抑制による低消費電力化を図ることができる。
【０１４８】請求項１２記載の薄膜磁性体記憶装置は、
書込データ線を磁性体メモリセルに近接して配置できる
のでデータ書込時における磁気カップリングを向上する
ことができる。この結果、請求項１０または１１に記載
の薄膜磁性体記憶装置が奏する効果に加えて、データ書
込電流を抑制して低消費電力化を図ることができる。
【０１４９】請求項１３記載の薄膜磁性体記憶装置は、
データ読出前において、複数の読出データ線に対する新
たなプリチャージ動作を起動する必要がない。したがっ
て、プリチャージ動作を効率化して、データ読出を高速
化できる。
【０１５０】請求項１４記載の薄膜磁性体記憶装置は、
データ読出前において、複数の書込データ線の電圧を変
化させる必要がないため、データ読出を高速化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイ
ス１の全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイ１０の構成
を示すブロック図である。
【図３】 実施の形態１に従うＭＴＪメモリセルの接続
態様を示す回路図である。
【図４】 実施の形態１に従うＭＴＪメモリセルに対す
るデータ書込およびデータ読出を説明するタイミングチ
ャートである。
【図５】 実施の形態１に従うＭＴＪメモリセルの配置
を説明する構造図である。
【図６】 実施の形態１の変形例に従うメモリアレイ１
０の構成を示すブロック図である。
【図７】 実施の形態１の変形例に従うＭＴＪメモリセ
ルの接続態様を示す回路図である。
【図８】 実施の形態１の変形例に従うＭＴＪメモリセ
ルの配置を説明する構造図である。
【図９】 実施の形態２に従うメモリアレイ１０の構成
を示すブロック図である。
【図１０】 実施の形態２に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図１１】 実施の形態２に従うＭＴＪメモリセルの配
置を説明する構造図である。
【図１２】 実施の形態２の変形例に従うメモリアレイ
１０の構成を示すブロック図である。
【図１３】 実施の形態２の変形例に従うＭＴＪメモリ
セルの接続態様を示す回路図である。
【図１４】 実施の形態２の変形例に従うＭＴＪメモリ
セルの配置を示す構造図である。
【図１５】 実施の形態３に従うメモリアレイ１０の構
成を示すブロック図である。
【図１６】 実施の形態３に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図１７】 実施の形態３に従うＭＴＪメモリセルに対
するデータ書込およびデータ読出の第１の動作例を説明
するタイミングチャートである。
【図１８】 実施の形態３に従うＭＴＪメモリセルに対
するデータ書込およびデータ読出の第２の動作例を説明
するタイミングチャートである。
【図１９】 実施の形態３に従うＭＴＪメモリセルの配
置を示す構造図である。
【図２０】 実施の形態３の変形例に従うメモリアレイ
１０の構成を示すブロック図である。
【図２１】 実施の形態３の変形例に従うＭＴＪメモリ
セルの接続態様を示す回路図である。
【図２２】 実施の形態３の変形例に従うＭＴＪメモリ
セルの配置を説明する構造図である。
【図２３】 磁気トンネル接合部を有するメモリセルの
構成を示す概略図である。
【図２４】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
【図２５】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
【図２６】 データ書込時におけるデータ書込電流の方
向と磁界方向との関係を説明する概念図である。
【図２７】 行列状に集積配置されたＭＴＪメモリセル
を示す概念図である。
【図２８】 半導体基板上に配置されたＭＴＪメモリセ
ルの構造図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコ
ーダ、３０ ワード線ドライバ、４０ ワード線電流制
御回路、５０，６０ 読出／書込制御回路、ＡＴＲ ア
クセストランジスタ、ＢＬ ビット線、ＦＬ 自由磁気
層、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビッ
ト線、ＲＷＬ リードワード線、ＴＢトンネルバリア、
ＶＬ 固定磁気層、ＷＢＬ ライトビット線、ＷＷＬ
ライトワード線。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書き込まれ
    る記憶データのレベルに応じて抵抗値が変化する記憶部
    と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において、前記第１のデータ書込電流
    を流すために行選択結果に応じて選択的に活性化される
    複数の書込ワード線と、 前記行に対応してそれぞれ設けられ、データ読出時にお
    いて、行選択結果に応じて対応する前記メモリセル選択
    ゲートを作動させるための複数の読出ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、前記データ書込時および前記データ読出時のそれぞ
    れにおいて前記第２のデータ書込電流および前記データ
    読出電流をそれぞれ流すための複数のデータ線とをさら
    に備え、 前記複数のデータ線の各々は、対応する前記列に属する
    複数の前記磁性体メモリセルにおいて、前記メモリセル
    選択ゲートを介して前記記憶部と電気的に結合される、
    薄膜磁性体記憶装置。
  2. 【請求項２】 前記複数のデータ線は、前記データ読出
    の実行前において第１の電圧に設定され、 各前記記憶部を前記第１の電圧よりも低い第２の電圧と
    結合するための複数の基準配線をさらに備える、請求項
    １記載の薄膜磁性体記憶装置。
  3. 【請求項３】 前記複数の基準配線は、前記複数の書込
    ワード線および前記複数の読出ワード線と同一の方向に
    沿って配置される、請求項２記載の薄膜磁性体記憶装
    置。
  4. 【請求項４】 前記薄膜磁性体記憶装置は、半導体基板
    上に形成され、 前記複数の基準配線は、前記複数の書込ワード線および
    前記複数の読出ワード線の少なくとも一方と同一の金属
    配線層に形成される、請求項２記載の薄膜磁性体記憶装
    置。
  5. 【請求項５】 前記複数の基準配線は、前記複数の書込
    ワード線および前記複数の読出ワード線と交差する方向
    に沿って配置される、請求項２記載の薄膜磁性体記憶装
    置。
  6. 【請求項６】 前記複数のデータ線の電圧レベルは、前
    記データ読出の実行前において第１の電圧に設定され、 前記複数の書込ワード線の電圧レベルは、データ読出時
    において非活性化されて前記第１の電圧とは異なる第２
    の電圧に設定され、 各前記記憶部は、対応する前記メモリセル選択ゲートと
    前記複数の書込ワード線の対応する１つとの間に電気的
    に結合される、請求項１記載の薄膜磁性体記憶装置。
  7. 【請求項７】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書き込まれ
    る記憶データのレベルに応じて抵抗値が変化する記憶部
    と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において、前記第１のデータ書込電流
    を流すために行選択結果に応じて選択的に活性化される
    複数の書込ワード線をさらに備え、 前記複数の書込ワード線の各々は、対応する前記列に属
    する複数の前記磁性体メモリセルにおいて、前記メモリ
    セル選択ゲートを介して前記記憶部と電気的に結合され
    るとともに、前記データ読出時において非活性化されて
    所定電圧に設定され、 前記行に対応してそれぞれ設けられ、データ読出時にお
    いて、行選択結果に応じて対応する前記メモリセル選択
    ゲートを作動させるための複数の読出ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、前記データ書込時および前記データ読出時のそれぞ
    れにおいて前記第２のデータ書込電流および前記データ
    読出電流をそれぞれ流すための複数のデータ線とをさら
    に備え、 前記複数のデータ線の電圧レベルは、前記データ読出の
    実行前において、前記所定電圧よりも高い電圧に設定さ
    れる、薄膜磁性体記憶装置。
  8. 【請求項８】 前記薄膜磁性体記憶装置は、複数の金属
    配線層を伴って半導体基板上に形成され、 前記複数のデータ線は、前記複数の書込ワード線が配置
    される前記複数の金属配線の１つよりも上層に形成され
    る前記複数の金属配線の他の１つに配置される、請求項
    ７記載の薄膜磁性体記憶装置。
  9. 【請求項９】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書き込まれ
    る記憶データのレベルに応じて抵抗値が変化する記憶部
    と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において、前記第１のデータ書込電流
    を流すために行選択結果に応じて選択的に活性化される
    複数の書込ワード線と、 前記行に対応してそれぞれ設けられ、前記データ読出時
    において、行選択結果に応じて対応する前記メモリセル
    選択ゲートを作動させるための複数の読出ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、前記データ書込時において前記第２のデータ書込電
    流を流すための複数の書込データ線と、 前記列に対応してそれぞれ設けられ、前記データ読出時
    において前記データ読出電流を流すための複数の読出デ
    ータ線とをさらに備え、 前記複数の読出データ線の各々は、対応する前記列に属
    する複数の前記記憶部の各々と各前記メモリセル選択ゲ
    ートを介して電気的に結合される、薄膜磁性体記憶装
    置。
  10. 【請求項１０】 前記複数の読出データ線は、前記デー
    タ読出の実行前において第１の電圧に設定され、 前記複数の書込データ線の電圧レベルは、データ読出時
    において前記第１の電圧とは異なる第２の電圧に設定さ
    れ、 各前記記憶部は、対応する前記メモリセル選択ゲートと
    前記複数の書込データ線の対応する１つとの間に電気的
    に結合される、請求項９記載の薄膜磁性体記憶装置。
  11. 【請求項１１】 前記複数の読出データ線は、前記デー
    タ読出の実行前において第１の電圧に設定され、 前記複数の書込ワード線は、データ読出時において前記
    第１の電圧とは異なる第２の電圧に設定され、 各前記記憶部は、対応する前記メモリセル選択ゲートと
    前記複数の書込ワード線の対応する１つとの間に電気的
    に結合される、請求項９記載の薄膜磁性体記憶装置。
  12. 【請求項１２】 前記薄膜磁性体記憶装置は、複数の金
    属配線層を伴って半導体基板上に形成され、 前記複数の書込データ線は、前記複数の読出データ線が
    配置される前記複数の金属配線の１つよりも、前記記憶
    部との距離が短い前記複数の金属配線の他の１つに配置
    される、請求項１０または１１に記載の薄膜磁性体記憶
    装置。
  13. 【請求項１３】 前記データ読出時以外における前記複
    数の読出データ線の電圧は、前記第１の電圧に設定され
    る、請求項９または１０に記載の薄膜磁性体記憶装置。
  14. 【請求項１４】 前記データ書込時以外における前記複
    数の書込データ線の電圧は、前記第２の電圧に設定され
    る、請求項９または１０に記載の薄膜磁性体記憶装置。
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