JP2006303150A

JP2006303150A - メモリ装置

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Publication number: JP2006303150A
Application number: JP2005122099A
Authority: JP
Inventors: Hideaki Sakai; 英明酒井; Yoshito Jin; 好人神; Masaru Shimada; 勝嶋田; Yoichi Enomoto; 陽一榎本
Original assignee: NTT Advanced Technology Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Advanced Technology Corp; Nippon Telegraph and Telephone Corp
Priority date: 2005-04-20
Filing date: 2005-04-20
Publication date: 2006-11-02

Abstract

【課題】メモリセルの位置による配線抵抗の変化の影響を受けることなく、メモリセルに記憶された情報を正しく読み出す。
【解決手段】メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ₁〜Ｗ_mと、ビット線Ｂ₁〜Ｂ_nと、プレート電極線Ｐ₁〜Ｐ_nと、トランジスタＴとを有する。このメモリ装置において、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを共に列方向に配置し、かつビット線Ｂ₁〜Ｂ_nの各々における両端間の抵抗値とプレート電極線Ｐ₁〜Ｐ_nの各々における両端間の抵抗値とを同一にする。
【選択図】図１

Description

本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置に関するものである。

従来より、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルが提案されており、このような抵抗変化型のメモリセルを用いてクロスポイント構造を形成すれば、大容量メモリができると期待されている（例えば、特許文献１〜特許文献４、非特許文献１、非特許文献２参照）。

図８は、抵抗変化型のメモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。図８において、Ｍはマトリックス状に配置された抵抗変化型のメモリセル、Ｗ₁〜Ｗ_mは各行のメモリセルごとに設けられたワード線、Ｂ₁〜Ｂ_nは各列のメモリセルごとに設けられたビット線、ＰはメモリセルＭを通った電流をグランドに戻すプレート電極線、Ｔは選択スイッチとなるトランジスタ（ＭＯＳＦＥＴ）である。

各メモリセルＭは、低抵抗状態（例えばデータ「１」）又は高抵抗状態（例えばデータ「０」）のいずれかを維持している。例えば、ワード線Ｗ₁とビット線Ｂ_nの交点に位置するメモリセルＭに記憶された情報を読み出すには、この選択セルＭに接続されたトランジスタＴを選択ワード線Ｗ₁によりオンさせ、選択ビット線Ｂ_nに読み出し電圧を印加する。選択セルＭが低抵抗状態の場合には選択セルＭに大きい電流Ｉ_H が流れ、選択セルＭが高抵抗状態の場合には小さい電流Ｉ_L が流れる。こうして、選択セルＭの状態を電流値で識別することにより、選択セルＭに保持された「１」又は「０」のいずれかの情報を読み出すことができる。

なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
特開２００３−０６８９８３号公報特開２００３−０６８９８４号公報特開２００４−０８７０６９号公報特開２００４−１１９９５８号公報「２１世紀を拓く半導体技術ワークショップ」，新エネルギー・産業技術総合開発機構，平成１２年度調査報告書，２０００年，ＮＥＤＯ−ＩＴ−０００１ J.campbell Scott，「Is There an Immortal Memory?」，SCIENCE，２００４年，Ｖｏｌ．３０４，ｐ．６２−６３

以上のように、抵抗変化型のメモリセルを用いたメモリ装置によれば、電気抵抗の変化によって情報を記憶することができる。しかし、このメモリ装置では、配線抵抗がメモリセルに直列に接続されるため、配線抵抗により選択セルの読み出しが不正確になる可能性があった。

つまり、メモリセルの電流はメモリセルに接続されたビット線及びプレート電極線を通じて流れるため、読み出し回路（図８では不図示）はビット線あるいはプレート電極線を流れる電流値によりメモリセルの状態を識別するが、このとき観測される電流値にはビット線及びプレート電極線の抵抗が加わる。メモリサイズは配線の幅で決められるため、メモリの大容量化は配線の微細化、すなわち高抵抗化を引き起こし、読み出し回路で観測される抵抗値における配線抵抗の割合はより大きくなる。例えば５０ｎｍのパターン幅が用いられると、厚み１００ｎｍの銅配線では、メモリの占める長さを１ｃｍとすると配線抵抗は４０ｋΩとなる。また、メモリセルと読み出し回路との距離が遠いほど配線抵抗は大きくなる。結果として、配線抵抗は、読み出しの対象となる選択セルの位置に大きく依存し、選択セルの位置に応じて例えば０から４０ｋΩの範囲で変化するので、選択セルの本来の抵抗値を測定することが難しくなり、読み出しが不正確になる可能性があった。

本発明は、上記課題を解決するためになされたもので、メモリセルの位置による配線抵抗の変化の影響を受けることなく、メモリセルに記憶された情報を正しく読み出すことができるメモリ装置を実現することを目的とする。

本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置において、複数の前記メモリセルが２次元マトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイの行毎に設けられたワード線と、前記メモリセルアレイの列毎に設けられたビット線と、前記メモリセルアレイの列毎に設けられ、対応する列のメモリセルの一端に接続されたプレート電極線と、前記メモリセルアレイの行毎及び列毎に設けられ、ゲートが対応する行のワード線に接続され、ドレインが対応する列のビット線に接続され、ソースが対応する行及び列のメモリセルの他端に接続されたトランジスタとを有し、前記ビット線の各々における両端間の抵抗値と前記プレート電極線の各々における両端間の抵抗値とが同一となるようにしたものである。
また、本発明のメモリ装置の１構成例は、前記ビット線と前記プレート電極線との間で、配線材料と配線長さと配線幅と配線厚みのうち少なくとも２つを異ならせることにより、前記ビット線の両端間の抵抗値と前記プレート電極線の両端間の抵抗値とを同一としたものである。
また、本発明のメモリ装置の１構成例は、前記ビット線と前記プレート電極線との間で、配線材料と配線長さと配線幅と配線厚みとを同じにすることにより、前記ビット線の両端間の抵抗値と前記プレート電極線の両端間の抵抗値とを同一としたものである。

本発明によれば、ビット線とプレート電極線とを共に列方向に配置し、かつビット線の各々における両端間の抵抗値とプレート電極線の各々における両端間の抵抗値とが同一になるようにしたことにより、読み出しの対象となる選択セルの位置によって配線抵抗が変化することがなくなるので、選択セルの本来の抵抗値（電流値）を測定することが容易となり、選択セルに記憶された情報を正しく読み出すことができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態となるメモリ装置の構成を示す等価回路図である。図１では、各メモリセルを抵抗素子の形で等価的に表している。図１のメモリ装置は、抵抗変化型のメモリセルＭをｍ行×ｎ列（ｍ，ｎはそれぞれ２以上の整数）の２次元マトリックス状に配置したメモリセルアレイ１を有する。

図１において、Ｗ₁〜Ｗ_mはメモリセルアレイ１の行毎に設けられたワード線、Ｂ₁〜Ｂ_nはメモリセルアレイ１の列毎に設けられたビット線、Ｐ₁〜Ｐ_nはメモリセルアレイ１の列毎に設けられ、対応する列のメモリセルの一端に接続されたプレート電極線、Ｔはメモリセルアレイ１の行及び列毎に設けられ、ゲートＧが対応する行のワード線に接続され、ドレインＤが対応する列のビット線に接続され、ソースＳが対応する行及び列のメモリセルの他端に接続された選択スイッチとなるトランジスタ（ＭＯＳＦＥＴ）である。

また、図１において、２は選択セルが属する行に対応する選択ワード線に電圧を印加してトランジスタＴをオンさせるワード線選択回路、１３は選択セルが属する列に対応する選択ビット線に読み出し電圧または書き込み電圧を印加するビット線選択回路、１４は選択セルに接続された選択プレート電極線を流れる電流値により選択セルに記憶された情報（抵抗値）を読み出す読み出し回路である。

ここで、本実施の形態のメモリ装置における読み出し動作と書き込み動作について説明する。例えば、ワード線Ｗ₁とビット線Ｂ₁の交点に位置する選択セルの情報を読み出す場合、ワード線選択回路２からワード線Ｗ₁に電圧を印加することで、ワード線Ｗ₁に接続されたトランジスタＴをオンさせ、ビット線選択回路３からビット線Ｂ₁に読み出し電圧Ｖを印加し、ワード線Ｗ₂〜Ｗ_mとビット線Ｂ₂〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを接地電位にして、読み出し回路４において選択プレート電極線Ｐ₁を流れる電流値を測定すれば、選択セルの状態を正しく識別することができる。

一方、ワード線Ｗ₁とビット線Ｂ₁の交点に位置する選択セルに情報を書き込む場合、ワード線選択回路２からワード線Ｗ₁に電圧を印加することで、ワード線Ｗ₁に接続されたトランジスタＴをオンさせ、ビット線選択回路３からビット線Ｂ₁に書き込み電圧Ｖ_cを印加し、ワード線Ｗ₂〜Ｗ_mとビット線Ｂ₂〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを接地電位にすると、選択セルを例えば低抵抗状態にすることができる。また、ビット線Ｂ₁に書き込み電圧−Ｖ_cを印加し、ワード線Ｗ₂〜Ｗ_mとビット線Ｂ₂〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを接地電位にすると、選択セルを例えば高抵抗状態にすることができる。

図２は、本実施の形態のメモリ装置の主要部の構成例を示す断面図である。図２では、ビット線Ｂ₁，Ｂ₂とワード線Ｗ₁の交点に位置する２つのメモリセルＭの箇所の断面を示している。図２において、２１は基板、２２は抵抗変化膜、２３はトランジスタＴのドレイン領域、２４はトランジスタＴのソース領域、２５はドレイン領域２３とビット線Ｂ₁，Ｂ₂とを接続する電極、２６はソース領域２４と抵抗変化膜２２とを接続する電極、２７は素子分離領域、２８は絶縁膜である。

図３は、抵抗変化膜２２の電気的特性の１例を示す図である。図３の縦軸は電流値で、横軸は電圧値である。図３は、抵抗変化膜２２に印加する電圧を０から正の方向に増加させた後に０に戻し、さらに負の方向に減少させ、最後に再び０に戻したときに抵抗変化膜２２を流れる電流値が描くヒステリシスの特性を表している。図３から分かるように、ある一定以上の大きさの正の電圧Ｖ₁を印加することにより、抵抗変化膜２２は低抵抗状態に遷移する。一方、ある一定の大きさの負の電圧−Ｖ₂を印加することにより、抵抗変化膜２２は高抵抗状態に遷移する。抵抗変化膜２２には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。

抵抗変化膜２２としては、例えばＢｉとＴｉとＯとから構成された膜がある。図２の構成において、メモリセルＭとなるのは、電極２６とプレート電極線Ｐ₁とで挟まれた抵抗変化膜２２の部分と、電極２６とプレート電極線Ｐ₂とで挟まれた抵抗変化膜２２の部分である。前述の書き込み電圧Ｖ_c，−Ｖ_cは、Ｖ_c≧Ｖ₁、−Ｖ_c≦−Ｖ₂を満たすように設定すればよい。また、読み出し電圧Ｖとしては、メモリセルＭの状態が遷移しない程度の小さな値（−Ｖ₂＜Ｖ＜Ｖ₁）を選択することが重要となる。これにより、メモリセルＭに記憶された情報を破壊することなく、何回も読み出すことが可能となる。

本実施の形態では、以上のようなメモリ装置において、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを共に列方向に配置し、かつビット線Ｂ₁〜Ｂ_nの各々における両端間の抵抗値とプレート電極線Ｐ₁〜Ｐ_nの各々における両端間の抵抗値とが同一になるようにしている。ビット線Ｂ₁〜Ｂ_nの抵抗値とプレート電極線Ｐ₁〜Ｐ_nの抵抗値とを同一にするには、回路構成および作製プロセスの制約を考慮し、オームの法則（Ｒ＝ρ×ｌ／（ｗ×ｔ）；ここで、ρは体積固有抵抗、ｗは配線パターン幅、ｔは配線厚さ、ｌは配線長）にしたがって、配線材料、配線長さ、配線パターン幅、配線厚みにより調整すればよい。具体的にビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとで配線長さを変える場合の例を図４に示し、配線パターン幅を変える場合の例を図５に示し、配線厚みを変える場合の例を図６に示す。図４では、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとの長さが異なり、図５では、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとの幅が異なり、図６では、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとの厚みが異なる。なお、これらは複数組み合わせて調整することも可能である。また、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとで配線材料、配線長さ、配線パターン幅及び配線厚みの全てを同じにすることにより、同じ端子間抵抗を実現することもできる。

これにより、本実施の形態では、配線抵抗がメモリセルの位置によらずに全て同一となる。例えば、図７に示すように、ワード線Ｗ₁とビット線Ｂ₁の交点に位置するメモリセルＭ_Aを選択する場合、ビット線Ｂ₁のうち配線抵抗となるのは図７のＢ_1Rの部分であり、プレート電極線Ｐ₁のうち配線抵抗となるのは図７のＰ_1Rの部分である。一方、ワード線Ｗ_mとビット線Ｂ_nの交点に位置するメモリセルＭ_Bを選択する場合、ビット線Ｂ_nのうち配線抵抗となるのは図７のＢ_nRの部分であり、プレート電極線Ｐ_nのうち配線抵抗となるのは図７のＰ_nRの部分である。

メモリセルＭ_Aを選択する場合の配線抵抗は、Ｂ_1Rの抵抗とＰ_1Rの抵抗との和となり、メモリセルＭ_Bを選択する場合の配線抵抗は、Ｂ_nRの抵抗とＢ_nRの抵抗との和となる。ビット線Ｂ₁〜Ｂ_nの各々における両端間の抵抗値とプレート電極線Ｐ₁〜Ｐ_nの各々における両端間の抵抗値とが同一であることから、Ｂ_1Rの抵抗値＋Ｐ_1Rの抵抗値＝Ｂ_nRの抵抗値＋Ｐ_nRの抵抗値となる。

以上のように、本実施の形態では、読み出しの対象となる選択セルの位置によって配線抵抗が変化することがなくなるので、選択セルの本来の抵抗値を測定することが容易となり、選択セルに記憶された情報を正しく読み出すことができる。
なお、各ビット線Ｂ₁〜Ｂ_nの長さとは、ビット線選択回路２（正確にはビット線選択回路２内の図示しない電源）から各ビット線Ｂ₁〜Ｂ_nの先端までの長さであり、各プレート電極線Ｐ₁〜Ｐ_nの長さとは、各プレート電極線Ｐ₁〜Ｐ_nの先端から読み出し回路４（正確には読み出し回路４内のグランド）までの長さである。

本実施の形態では、選択セルに接続された選択プレート電極線を流れる電流を読み出し回路４で測定しているが、これに限るものではなく、選択ビット線から選択セルに流れる電流を読み出し回路で測定するようにしてもよい。

本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置に適用することができる。

本発明の実施の形態となるメモリ装置の構成を示す等価回路図である。図１のメモリ装置の主要部の構成例を示す断面図である。図１のメモリ装置においてメモリセルを構成する抵抗変化膜の電気的特性を示す図である。図１のメモリ装置においてビット線とプレート電極線とで配線長さを変えた場合の等価回路図である。図１のメモリ装置においてビット線とプレート電極線とで配線パターン幅を変えた場合の断面図である。図１のメモリ装置においてビット線とプレート電極線とで配線厚みを変えた場合の断面図である。本発明の実施の形態の効果を説明するための図である。抵抗変化型メモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。

符号の説明

１…メモリセルアレイ、２…ワード線選択回路、３…ビット線選択回路、４…読み出し回路、Ｍ…メモリセル、Ｔ…トランジスタ、Ｗ₁〜Ｗ_m…ワード線、Ｂ₁〜Ｂ_n…ビット線、Ｐ₁〜Ｐ_n…プレート電極線。

Claims

電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置において、
複数の前記メモリセルが２次元マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの行毎に設けられたワード線と、
前記メモリセルアレイの列毎に設けられたビット線と、
前記メモリセルアレイの列毎に設けられ、対応する列のメモリセルの一端に接続されたプレート電極線と、
前記メモリセルアレイの行毎及び列毎に設けられ、ゲートが対応する行のワード線に接続され、ドレインが対応する列のビット線に接続され、ソースが対応する行及び列のメモリセルの他端に接続されたトランジスタとを有し、
前記ビット線の各々における両端間の抵抗値と前記プレート電極線の各々における両端間の抵抗値とが同一であることを特徴とするメモリ装置。
請求項１記載のメモリ装置において、
前記ビット線と前記プレート電極線との間で、配線材料と配線長さと配線幅と配線厚みのうち少なくとも２つを異ならせることにより、前記ビット線の両端間の抵抗値と前記プレート電極線の両端間の抵抗値とを同一としたことを特徴とするメモリ装置。
請求項１記載のメモリ装置において、
前記ビット線と前記プレート電極線との間で、配線材料と配線長さと配線幅と配線厚みとを同じにすることにより、前記ビット線の両端間の抵抗値と前記プレート電極線の両端間の抵抗値とを同一としたことを特徴とするメモリ装置。