JP2005510005A - コンプリメンタリ・ビットｐｃｒａｍセンス増幅器及びその動作方法 - Google Patents
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Abstract
【課題】既存のＤＲＡＭメモリーデバイスのアーキテクチャを、読出し兼書込みＰＣＲＡＭデバイスに適応させる
【解決手段】相補的なプログラマブル導体ランダムアクセスメモリー（ＰＣＲＡＭ）素子を用いて、ＰＣＲＡＭ素子の抵抗状態を検出する方法及び装置を開示し、一方の素子が検出される抵抗状態を保持して、他方の素子がこれと相補的な抵抗状態を保持する。センス増幅器が、高抵抗素子及び低抵抗素子を通した電圧放電を検出して、読み出される素子の抵抗状態を測定する。
【解決手段】相補的なプログラマブル導体ランダムアクセスメモリー（ＰＣＲＡＭ）素子を用いて、ＰＣＲＡＭ素子の抵抗状態を検出する方法及び装置を開示し、一方の素子が検出される抵抗状態を保持して、他方の素子がこれと相補的な抵抗状態を保持する。センス増幅器が、高抵抗素子及び低抵抗素子を通した電圧放電を検出して、読み出される素子の抵抗状態を測定する。
Description
（発明の分野）
本発明は、プログラマブル導体ランダムアクセスメモリ（ＰＣＲＡＭ：Programmable Conductor Random Access Memory）素子の抵抗を検出する方法及び装置に関するものである。
本発明は、プログラマブル導体ランダムアクセスメモリ（ＰＣＲＡＭ：Programmable Conductor Random Access Memory）素子の抵抗を検出する方法及び装置に関するものである。
基準セルに欠陥があり、そしてアレイ内のメモリーセルの列が同じ欠陥基準セルを用いる場合には、メモリーセルの列全体が、誤差のある抵抗の読み取り値を有する。これに加えて、抵抗値をセル内に書き込むには特別な回路が必要であり、こうした装置用のセンス増幅器（センスアンプ、読出し増幅器）回路は、複雑かつ大規模になりがちである。
一般に、ＰＣＲＡＭデバイス用のセンシング方式も、一般的なＤＲＡＭ回路に通常採用するアーキテクチャとは異なる独特のアーキテクチャを有しがちである。ＰＣＲＡＭは、２進値を、キャパシタの電荷としてではなく抵抗性のメモリー素子に記憶するという点でＤＲＡＭとは異なるが、そしてＰＣＲＡＭは不揮発性であるのに対し、ＤＲＡＭに採用されるキャパシタ構造は揮発性であるが、それにもかかわらず、両デバイス用の読出し回路と書込み回路をできる限り同じにして、既存のＤＲＡＭメモリーデバイスのアーキテクチャを、読出し兼書込みＰＣＲＡＭデバイスに容易に適応させることができることが望ましい。
（発明の概要）
本発明は、一部のＤＲＡＭメモリーデバイスに採用されているのと同様の読出しアーキテクチャを利用したＰＣＲＡＭデバイス、及びその動作方法を提供するものである。第１及び第２プリグラマブル導体メモリー素子を具えた一対のコンプリメンタリ（相補型）ＰＣＲＡＭメモリーセルを採用して、各メモリーセルをそれぞれのアクセス・トランジスタに接続する。書込み動作中には、これらの第１及び第２メモリー素子に相補的な２進値を書込み、即ち、第１メモリー素子を高抵抗状態にする書込みを行えば、第２メモリー素子は低抵抗状態にする書込みを行い、逆に第１メモリー素子を低抵抗状態にする書込みを行えば、第２メモリー素子は高抵抗状態にする書込みを行う。
本発明は、一部のＤＲＡＭメモリーデバイスに採用されているのと同様の読出しアーキテクチャを利用したＰＣＲＡＭデバイス、及びその動作方法を提供するものである。第１及び第２プリグラマブル導体メモリー素子を具えた一対のコンプリメンタリ（相補型）ＰＣＲＡＭメモリーセルを採用して、各メモリーセルをそれぞれのアクセス・トランジスタに接続する。書込み動作中には、これらの第１及び第２メモリー素子に相補的な２進値を書込み、即ち、第１メモリー素子を高抵抗状態にする書込みを行えば、第２メモリー素子は低抵抗状態にする書込みを行い、逆に第１メモリー素子を低抵抗状態にする書込みを行えば、第２メモリー素子は高抵抗状態にする書込みを行う。
例えば前記第１メモリー素子の読出し動作中には、センス増幅器の各入力がそれぞれのプリチャージ（事前充電）電圧を受けるべく結合されるようにセンス増幅器を接続し、これらのプリチャージ電圧は、前記第１及び第２メモリー素子を通って放電される。センス増幅器は、これら２つのメモリー素子を通して前記放電電圧を読み取って、どちらの放電電圧がより大きいかを判定して、これにより、読み出すメモリーセルの抵抗値（高または低）及び論理状態（ハイまたはロー）を特定する。
本発明のこれら及び他の特徴及び利点は、以下の図面を参照した本発明の好適な実施例の説明より一層明らかになる。
（実施例の詳細な説明）
本発明は、従来のＤＲＡＭデバイスに採用されているのと幾分類似したセンス増幅器（センスアンプ、読出し増幅器）のアーキテクチャを採用して、ＰＣＲＡＭメモリーセルの抵抗状態を検出する。本発明では、２進地を抵抗値として第１ＰＣＲＡＭセルに記憶しつつ、その相補的な（コンプリメンタリ）抵抗値を第２ＰＣＲＡＭに記憶する。第１ＰＣＲＡＭセルの読出し中には、両方のＰＣＲＡＭセルを用いて、プリチャージ（事前充電）電荷をセンス増幅器のそれぞれの入力に対して放電して、このセンス増幅器はこの放電電圧を読み取って前記抵抗値を測定して、これにより、読出し動作が行われている第１ＰＣＲＡＭセルに記憶されている２進値を特定する。
本発明は、従来のＤＲＡＭデバイスに採用されているのと幾分類似したセンス増幅器（センスアンプ、読出し増幅器）のアーキテクチャを採用して、ＰＣＲＡＭメモリーセルの抵抗状態を検出する。本発明では、２進地を抵抗値として第１ＰＣＲＡＭセルに記憶しつつ、その相補的な（コンプリメンタリ）抵抗値を第２ＰＣＲＡＭに記憶する。第１ＰＣＲＡＭセルの読出し中には、両方のＰＣＲＡＭセルを用いて、プリチャージ（事前充電）電荷をセンス増幅器のそれぞれの入力に対して放電して、このセンス増幅器はこの放電電圧を読み取って前記抵抗値を測定して、これにより、読出し動作が行われている第１ＰＣＲＡＭセルに記憶されている２進値を特定する。
図１に、本発明により構成したＰＣＲＡＭメモリーデバイスの一部分内に設ける好適なセル構成を示す。図にはＰＣＲＡＭメモリー素子１０２を示し、これは、カルコゲナイド・ガラス体、及び下部導体１０３と上部導体１０４とを有する。周知のように、プログラマブル導体メモリー素子は２つの安定な抵抗状態を有し、即ち一方が高抵抗、他方が低抵抗である。通常は、休止時にはメモリーが高抵抗状態を有するが、導体１０３及び１０４に適切なバイアス電圧を印加することによって、このメモリーを低抵抗状態にプログラムすることができる。一般に、ＰＣＲＡＭメモリー素子の低抵抗状態は、導体１０３と１０４の間の、カルコゲナイド・ガラス体を通るデンドライト成長、あるいはカルコゲナイド・ガラス体の表面に沿った樹枝状（デンドライト）成長によって特徴付けられる。高抵抗状態は、こうした樹枝状成長がない時に存在する。成長した樹枝は、バイアス電圧を取り除いた後に、比較的長時間、例えば何日あるいは何週間もその場所に留まるという点で比較的不揮発性である。
図１にさらに示すように、ＰＣＲＡＭメモリー素子１０２は、導体プラグ１０１によってアクセス・トランジスタ２０７に結合して、アクセス・トランジスタ２０７はワード線１０５によって駆動して、ワード線１０５はトランジスタ２０７のゲート構造を形成する。アクセス・トランジスタ２０７は、導体プラグ１０１を通して、ＰＣＲＡＭメモリー素子１０２の一方の導体１０３に結合する。ＰＣＲＡＭ素子１０２の他方の導体１０４は、共通セル板（プレート）１０９によってバイアス電圧に接続し、このバイアス電圧は、メモリーデバイス内に設けた他のＰＣＲＡＭメモリー素子と共通である。
図１には一般的なＰＣＲＡＭアーキテクチャを示し、これは隣接する２つのメモリーセル２０７、２１１を共通の数値（ディジット）線１１８に結合したものである。従って図１には、ワード線１０７によって駆動される他のアクセス・トランジスタ２１１も示し、アクセス・トランジスタ２１１は導体プラグ９９を通して他のＰＣＲＡＭメモリー素子１０６に結合され、ＰＣＲＡＭメモリー素子１０６も共通セル板１０９に接続されている。アクセス・トランジスタ２１１も、１つの端子が数値線１１８に接続されている。
図２に、図１に示すセル・アーキテクチャを採用したメモリーアレイの電気回路図を示す。従って、図２の上部は、それぞれＰＣＲＡＭメモリー素子１０２及び１０６に結合したトランジスタ２０７及び２１１を示し、アクセス・トランジスタ２０７及び２１１は、メモリー素子１０２及び１０６を数値線１１８（Ｄ１）に結合する。
図２にも示すように、このメモリーアレイ内には、相補的な（コンプリメンタリ）数値線１２０（Ｄ１*）も設けて、相補的な数値線１２０には、他のＰＣＲＡＭメモリー素子に接続された他の組のアクセス・トランジスタを接続する。説明を簡単にするために、ＰＣＲＡＭセルの単一の相補対を３００として示す。相補対３００は、アクセス・トランジスタ２０７及びこれに関連するＰＣＲＡＭメモリー素子１０２を含み、アクセス・トランジスタ２０７は数値線１１８（Ｄ１）に接続され、相補対３００はさらに、アクセス・トランジスタ２０９及びこれに関連するＰＣＲＡＭメモリー素子１２４を含み、アクセス・トランジスタ２０９は数値線１２０（Ｄ１*）に接続されている。
書込み動作中には、ＰＣＲＡＭメモリー素子１０２が高抵抗状態に書き込まれる場合に、ＰＣＲＡＭメモリー素子１２４が低抵抗状態に書き込まれ、その逆も成り立つように、トランジスタ２０７に結合した行線（行ライン）１０４、及びトランジスタ２０９に結合した行線１１３を活性化する（有効にする）。このようにして、ＰＣＲＡＭメモリー素子１０２及び１２４が共にアクセスされて、常に相補的な抵抗数値値を記憶する。従って、ＰＣＲＡＭメモリー素子１０２が、書込み及び読出しが行われる主な素子であると仮定すれば、数値線１１８及び１２０に結合されたセンス増幅器２１０が、メモリーの読み出し動作中に、数値線１１８上の放電プリチャージ電圧を数値線１２０上の放電プリチャージ電圧と比較することによって、ＰＣＲＡＭメモリー素子１０２の値を読み取る。
従って、メモリーの読出しの前に、プリチャージ回路３０１によって、プリチャージ電圧を相補的な数値線１１８及び１２０に印加する。このプリチャージ回路は、プリチャージ線上の論理回路によって作動し、プリチャージ線はトランジスタ３０５を作動させて、例えばＶcc／２なる電圧を、数値線１１８及び１２０に共に供給する。
平衡回路３０３も設けることができ、平衡回路３０３は、プリチャージ回路が作動した後に平衡信号によって作動して、線１１８及び１２０上の電圧が同じであることを保証する。線１１８及び１２０上の電圧は、これらの線の浮遊容量によって保持される。プリチャージ回路３０１（及び存在すれば平衡回路３０３）が作動した後に、相補的なセル対３００上で読出し動作を行うことができる。この読出し動作は図３により詳細に示し、図３は、センス増幅器２１０の入力経路を簡略化したものである。
相補的な数値線１１８及び１２０についての寄生容量は、それぞれＣ１及びＣ１*として示す。それぞれのアクセス・トランジスタ２０７及び２０９は、それぞれのワード線１０５及び１１３に接続されているように示す。ＰＣＲＡＭメモリ素子１０２及び１２４も図示してある。上述したように、２進値は、例えばＰＣＲＡＭメモリー素子１０２に抵抗値として記憶される。この抵抗値は、高抵抗値または低抵抗値のいずれかであり、ＰＣＲＡＭメモリー素子１２４には相補的な抵抗値が記憶される。
読出し動作中には、相補的な数値線１１８及び１２０に印加されたプリチャージ電圧が、アクセス・トランジスタ２０７及び２０９、及びＰＣＲＡＭメモリー素子１０２及び１２４のそれぞれの抵抗値を通って放電可能になる。これらの抵抗値は異なり、即ち一方が高抵抗値、他方が低抵抗値であるので、読出し動作中には、数値線Ｄ１及びＤ１*（１１８、１２０）に相違が出始める。相補的な数値線１１８及び１２０に最初に印加する電圧はＶcc／２であるが、読出し動作中には、数値線１１８及び１２０上の寄生容量Ｃ１及びＣ１*、並びにトランジスタ２０７及び２０９に固有のゲート−ドレイン容量の存在により、この電圧が実際には少し、例えば約0.3mVだけ高くなる。
図５に、読出し動作中の、相補的な数値線１１８及び１２０上の電圧を示す。ワード線１０５及び１１３の活性化（イネーブル）をパルス信号として示し、最初に、両数値線Ｄ１及びＤ１*上に存在する、Ｖcc／２＋約0.3mVなる電圧が下降し始める。一方のＰＣＲＡＭメモリー素子、例えば１０２が他方よりも高い抵抗値を有するので、より低い抵抗値、例えばＰＣＲＡＭメモリー素子１２４に関連する数値線上の電圧は、より高い抵抗値に結合された数値線、例えばＤ１上の電圧よりも速く下降する。このことを図５に示す。
線Ｄ１及びＤ１*上の２つの電圧のずれは次第に増加する。ワード線１０５及び１１３が活性化された後の所定時点に、センス増幅器２１０を作動させる。センス増幅器２１０は、ＤＲＡＭ構成に通常採用されるアーキテクチャを有し、このアーキテクチャは図４に示す。こうしたセンス増幅器は、Ｎsense増幅器ラッチ３０２及びＰsense増幅器ラッチ３０４を有する。この構造は図４に示す。
図５に戻って説明する。まずＮsense増幅器を時刻ｔ1に起動する。Ｎsense増幅器が起動すると、より低い電圧を有する数値線、この例ではＤ１*が即座に接地にもっていく。その後に、Ｐsense増幅器を時刻ｔ2に起動して、Ｐsense増幅器はより高い電圧の線、例えば線Ｄ１をＶccにもっていく。従って、時刻ｔ2に、センス増幅器２１０がＶccの値を出力して、ＰＣＲＡＭメモリー素子１０２の高抵抗状態を示す。
図５には、ＰＣＲＡＭメモリー素子１０２がメモリー素子１２４よりも高い抵抗値を有する際に発生する信号タイミングを示しているが、ＰＣＲＡＭメモリー素子１０２が低抵抗状態を有しＰＣＲＡＭメモリー素子１２４が高抵抗状態を有する場合には、この信号レベルが反転することは明らかである。即ち、図５に示す信号図では、数値線Ｄ１*がＶccに向かい、数値線Ｄ１が接地に向かう。
図５には、本発明の他の態様も示す。図に示すように、読出し動作については、行線１０５、１１３の電圧は、接地レベル付近から、正電圧Ｖcc付近まで増加する。そしてこの電圧は、センス増幅器２１０がイネーブル（有効）になる前（ｔ1より前）に接地レベル付近に戻る。その結果、読出しＰＣＲＡＭメモリー素子の再書込みはない。こうしたＰＣＲＡＭセルの再書込みが望ましい場合には、低抵抗状態に書き込まれるメモリー素子を有する行線１０５及び１１３の電圧は、センス増幅器２１０の動作中にＶcc付近の電圧レベルになることがあり、このことは、読出しセルを自動的に、低抵抗状態に再書込み（リフレッシュ）する。
プログラマブル（プログラム可能）な接触メモリー素子は、容量性のメモリー素子よりもむしろ抵抗性のメモリー素子なので、ＤＲＡＭ内に見出される一般的な容量性メモリー素子よりも、数値線をＶcc及び接地にもっていくまでに時間を要し得る。このことが正しいものとすれば、最新世代のＤＲＡＭセンス増幅器よりも幾分低速で動作するより旧式のＤＲＡＭセンス増幅器の設計も、ＰＣＲＡＭメモリーセルと共に用いることができる。こうすることの利点は、より旧式のＤＲＡＭセンス増幅器は有効に動作することが既に示されており、これらのセンス増幅器の試験基盤（テスト・インフラストラクチャ）が既に確立されている、ということにある。結果として、ＤＲＡＭセンス増幅器を用いたＰＣＲＡＭメモリー素子から成るハイブリッドメモリーを生産することができ、このハイブリッドメモリーは、ＰＣＲＡＭ技術の利点を有するが、迅速かつ廉価に生産可能である。
図２には、相補的なプログラマブル接触メモリー素子１０２及び１０６、及びこれらに関連するアクセス・トランジスタ及び数値線Ｄ及びＤ*を、同じメモリーアレイ内に設けているように示してあるが、相補的なメモリー素子、アクセス・トランジスタ、及び数値線は、それぞれ異なるメモリーアレイ内に設けることもできる。
図６に、本発明の一実施例により構成したＰＣＲＡＭメモリーデバイス２００を利用したプロセッサベースのシステム４００のブロック図を示す。プロセッサベースのシステム４００は、コンピュータシステム、プロセス制御システム，あるいはプロセッサ及びこれに関連するメモリーを用いた他のあらゆるシステムとすることができる。システム４００は、中央処理装置（ＣＰＵ：Central Processing Unit）４０２、例えばマイクロプロセッサを具え、ＣＰＵ４０２は、バス４２０を介して、ＰＣＲＡＭメモリーデバイス２００及びＩ／Ｏ装置４０４と通信する。なお、バス４２０は、プロセッサベースのシステムにおいて一般的に用いられる一連のバス及びブリッジであり得るが、簡便性だけの目的で、バス４２０は単一のバスとして示してある。第２のＩ／Ｏ装置４０６を示しているが本発明の実施には必要でない。プロセッサベースのシステム４００は、読出し専用メモリー（ＲＯＭ：Read-Only Memory）４１０も具え、そしてフロッピーディスク・ドライブ（駆動装置）４１２及びコンパクトディスク（ＣＤ）−ＲＯＭドライブ４１４のような周辺装置を具えることができ、これらの周辺装置も。バス４２０を介してＣＰＵ４０２と通信することは、現在技術で周知の通りである。
１つ以上のメモリーデバイスを、プラグイン・モジュール２５６、例えばＳＩＭＭ、ＤＩＭＭ、あるいは他のプラグイン・メモリーモジュール上に設けて、バス４２０への接続及びバス４２０からの切離しを容易にすることができる。本発明は、特定の好適な実施例を参照して説明及び図示してきたが、本発明の範囲を逸脱することなく、多数の変形及び代案が可能であることは明らかである。従って、本発明は以上の説明によって限定されるものではなく、請求項に記載の範囲によってのみ限定される。
Claims (58)
- 第１数値線及び第２数値線と；
相補的な２進数値を記憶する第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子と；
前記第１導体メモリー素子を前記第１数値線に結合するための第１アクセスデバイス、及び前記第２導体メモリー素子を前記第２数値線に結合するための第２アクセスデバイスと；
各々が前記第１数値線及び前記第２数値線に結合された入力を有して、前記メモリー素子の一方に抵抗値として記憶されている２進値を読み出すためのセンス増幅器と
を具えていることを特徴とするＰＣＲＡＭデバイス。 - さらに、読出し動作の前に、前記数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項１に記載のデバイス。
- さらに、
各々が前記第１アクセスデバイス及び前記第２アクセスデバイスに結合された一対の行線と；
前記第１行線及び前記第２行線を同時に活性化して、これにより、前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に作動させる回路と
を具えていることを特徴とする請求項１に記載のデバイス。 - 前記第１アクセスデバイス及び前記第２アクセスデバイスが、アクセス・トランジスタであることを特徴とする請求項３に記載のデバイス。
- 前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子を、カルコゲナイドガラスで形成したことを特徴とする請求項１に記載のデバイス。
- 前記アクセスデバイスを作動させた際に、前記数値線上の前記プリチャージ電圧が、前記第１プログラマブル導体メモリーデバイス及び前記第２プログラマブル導体メモリーデバイスのそれぞれを通って放電して、前記センス増幅器が、前記メモリーデバイスのいずれが高抵抗状態を有しいずれが低抵抗状態を有するか、及び前記メモリーデバイスのいずれが、前記一方のメモリー素子の抵抗状態に対応する２進値を出力しているかを判定することを特徴とする請求項３に記載のデバイス。
- 前記数値線が、これに関連する寄生容量を有して、該寄生容量が、前記プリチャージ電圧を記憶することを特徴とする請求項２に記載のデバイス。
- 前記寄生容量が、前記プリチャージ電圧よりも大きい電圧値を記憶することを特徴とする請求項２に記載のデバイス。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを防止する方法で、前記行線を活性化することを特徴とする請求項３に記載のデバイス。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを生じさせる方法で、前記行線を活性化することを特徴とする請求項３に記載のデバイス。
- 前記第１メモリー素子及び前記第２メモリー素子が、共通のメモリーアレイ内にあることを特徴とする請求項１に記載のデバイス。
- 前記第１メモリー素子及び前記第２メモリー素子が、異なるメモリーアレイ内にあることを特徴とする請求項１に記載のデバイス。
- さらに、前記２つの数値線の電圧を平衡させる平衡回路を具えていることを特徴とする請求項２に記載のデバイス。
- 第１プログラマブル導体ランダムアクセス・メモリーセル及び第２プログラマブル導体ランダムアクセス・メモリーセルの対を複数具えたメモリーデバイスであって、前記メモリーセルの対の各々が、
相補的な２進数値を記憶する第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子と；
前記第１導体メモリー素子を第１数値線に結合する第１アクセスデバイス、及び前記第２導体メモリー素子を第２数値線に結合する第２アクセスデバイスと；
各々が前記第１数値線及び前記第２数値線に結合された入力を有し、前記メモリー素子の一方に抵抗値として記憶されている２進値を読み出すためのセンス増幅器と
を具えていることを特徴とするメモリーデバイス。 - さらに、読出し動作の前に、前記数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項１４に記載のデバイス。
- さらに、
各々が前記第１アクセスデバイス及び前記第２アクセスデバイスに接続された一対の行線と；
前記第１行線及び前記第２行線を同時に活性化して、これにより、前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に作動させるための回路と
を具えていることを特徴とする請求項１４に記載のデバイス。 - 前記第１アクセスデバイス及び前記第２アクセスデバイスが、アクセス・トランジスタであることを特徴とする請求項１６に記載のデバイス。
- 前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子を、カルコゲナイドガラスで形成したことを特徴とする請求項１６に記載のデバイス。
- 前記アクセスデバイスを作動させた際に、前記数値線上の前記プリチャージ電圧が、前記第１プログラマブル導体メモリーデバイス及び前記第２プログラマブル導体メモリーデバイスのそれぞれを通って放電して、前記センス増幅器が、前記メモリーデバイスのいずれが高抵抗状態を有しいずれが低抵抗状態を有するか、及び前記メモリーデバイスのいずれが、前記一方のメモリー素子の抵抗状態に対応する２進値を出力しているかを判定することを特徴とする請求項１４に記載のデバイス。
- 前記数値線が、これに関連する寄生容量を有して、該寄生容量が、前記プリチャージ電圧を記憶することを特徴とする請求項１５に記載のデバイス。
- 前記寄生容量が、前記プリチャージ電圧よりも大きい電圧値を記憶することを特徴とする請求項１５に記載のデバイス。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを防止する方法で、前記行線を活性化することを特徴とする請求項１６に記載のデバイス。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを生じさせる方法で、前記行線を活性化することを特徴とする請求項１６に記載のデバイス。
- 前記第１メモリー素子及び前記第２メモリー素子が、共通のメモリーアレイ内にあることを特徴とする請求項１４に記載のデバイス。
- 前記第１メモリー素子及び前記第２メモリー素子が、異なるメモリーアレイ内にあることを特徴とする請求項１４に記載のデバイス。
- さらに、前記２つの数値線の電圧を平衡させる平衡回路を具えていることを特徴とする請求項１５に記載のデバイス。
- 前記メモリーデバイスを、メモリーモジュール上に設けたことを特徴とする請求項１４に記載のデバイス。
- 前記メモリーモジュールが、プラグイン・メモリーモジュールであることを特徴とする請求項２７に記載のデバイス。
- プロセッサと；
前記プロセッサに結合したメモリーシステムとを具えたコンピュータシステムであって、
前記メモリーシステムが、
第１数値線及び第２数値線と；
相補的な２進数値を記憶する第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子と；
前記第１導体メモリー素子を第１数値線に結合する第１アクセスデバイス、及び前記第２導体メモリー素子を第２数値線に結合する第２アクセスデバイスと；
各々が前記第１数値線及び前記第２数値線に結合された入力を有し、前記メモリー素子の一方に抵抗値として記憶されている２進値を読み出すためのセンス増幅器と
を具えていることを特徴とするコンピュータシステム。 - さらに、読出し動作の前に、前記数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項２９に記載のシステム。
- さらに、
各々が前記第１アクセスデバイス及び前記第２アクセスデバイスに接続された一対の行線と；
前記第１行線及び前記第２行線を同時に活性化して、これにより、前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に作動させるための回路と
を具えていることを特徴とする請求項２９に記載のシステム。 - 前記第１アクセスデバイス及び前記第２アクセスデバイスが、アクセス・トランジスタであることを特徴とする請求項３１に記載のシステム。
- 前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子を、カルコゲナイドガラスで形成したことを特徴とする請求項２９に記載のシステム。
- 前記アクセスデバイスを作動させた際に、前記数値線上の前記プリチャージ電圧が、前記第１プログラマブル導体メモリーデバイス及び前記第２プログラマブル導体メモリーデバイスのそれぞれを通って放電して、前記センス増幅器が、前記メモリーデバイスのいずれが高抵抗状態を有しいずれが低抵抗状態を有するか、及び前記メモリーデバイスのいずれが、前記一方のメモリー素子の抵抗状態に対応する２進値を出力しているかを判定することを特徴とする請求項３１に記載のシステム。
- 前記数値線が、これに関連する寄生容量を有して、該寄生容量が、前記プリチャージ電圧を記憶することを特徴とする請求項３０に記載のシステム。
- 前記寄生容量が、前記プリチャージ電圧よりも大きい電圧値を記憶することを特徴とする請求項３０に記載のシステム。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを防止する方法で、前記行線を活性化することを特徴とする請求項３１に記載のシステム。
- 読出し動作中に、前記メモリー素子の少なくとも一方の自動的なリフレッシュを生じさせる方法で、前記行線を活性化することを特徴とする請求項３１に記載のシステム。
- 前記第１メモリー素子及び前記第２メモリー素子が、共通のメモリーアレイ内にあることを特徴とする請求項２９に記載のシステム。
- 前記第１メモリー素子及び前記第２メモリー素子が、異なるメモリーアレイ内にあることを特徴とする請求項２９に記載のシステム。
- さらに、前記２つの数値線の電圧を平衡させる平衡回路を具えていることを特徴とする請求項３０に記載のシステム。
- ２進値を、第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子に、それぞれ異なる抵抗状態として記憶するステップと；
前記メモリー素子の各々を通してそれぞれの電圧を放電して、これらの放電電圧を比較することによって、前記メモリー素子の一方に記憶されている２進値を特定するステップと
を具えていることを特徴とするプログラマブル導体メモリーデバイスの動作方法。 - 前記放電のステップが、
相補的な数値線を特定電圧値にプリチャージするステップと；
前記相補的な数値線の各々の電圧を、それぞれの前記メモリー素子を通して放電するステップと
を具えていることを特徴とする請求項４２に記載の方法。 - 前記メモリー素子の各々に関連するそれぞれのアクセス・トランジスタをイネーブル状態にすることによって、前記相補的な数値線上の前記プリチャージ電圧値を、前記メモリー素子のそれぞれを通して放電することを特徴とする請求項４３に記載の方法。
- さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記プリチャージを完了するステップを具えていることを特徴とする請求項４４に記載の方法。
- さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記数値線を平衡させるステップを具えていることを特徴とする請求項４５に記載の方法。
- 前記比較が、
一方の前記メモリー素子に関連する前記放電電圧が、前記２つの放電電圧のうちの高い方であるか低い方であるかを判定するステップと；
前記一方のメモリー素子に関連する前記放電電圧が前記高い方の放電電圧である場合に、第１の２進値を出力して、前記一方のメモリー素子に関連する前記放電電圧が前記低い方の放電電圧である場合に、第２の２進値を出力するステップと
を具えていることを特徴とする請求項４４に記載の方法。 - さらに、より高い放電電圧を有する数値線を、第１の所定電圧状態に設定して、より低い放電電圧を有する数値線を、第２の所定電圧状態に設定するステップを具えていることを特徴とする請求項４７に記載の方法。
- 前記第１の所定電圧が、前記第２の所定電圧よりも高いことを特徴とする請求項４８に記載の方法。
- 前記第２の所定電圧が、接地電圧であることを特徴とする請求項４９に記載の方法。
- さらに、前記数値線を前記第１電圧状態及び前記第２電圧状態に設定する前に、前記アクセス・トランジスタをディセーブル状態にするステップを具えていることを特徴とする請求項４８に記載の方法。
- さらに、前記数値線が前記第１電圧状態及び前記第２電圧状態に設定されている期間中に、前記アクセス・トランジスタの少なくとも一方をイネーブル状態にするステップを具えていることを特徴とする請求項４８に記載の方法。
- 第１数値線及び第２数値線を形成するステップと；
第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子を形成するステップと；
前記第１メモリー素子を前記第１数値線に結合するための第１アクセス・トランジスタ、及び前記第２メモリー素子を前記第２数値線に結合するための第２アクセス・トランジスタを形成するステップと；
前記第１数値線及び前記第２数値線を第１電圧にプリチャージするためのプリチャージ回路を形成するステップと；
前記メモリー素子の各々を、前記数値線のそれぞれに結合すべく、前記アクセス・トランジスタを作動させるための、それぞれの行線を形成するステップと；
各々が前記数値線のそれぞれに結合された入力を有するセンス増幅器を形成するステップと
を具えていることを特徴とするプログラマブル導体メモリーデバイスの生産方法。 - さらに、行アドレス信号をデコードして、複数のワード線を選択して同時にイネーブル状態にするための行デコーダを形成するステップを具えていることを特徴とする請求項５３に記載の方法。
- 前記メモリー素子を、カルコゲナイドガラスで形成することを特徴とする請求項５３に記載の方法。
- 前記メモリー素子を、共通のメモリーアレイ内に製造することを特徴とする請求項５３に記載の方法。
- 前記メモリー素子を、異なるメモリーアレイ内に製造することを特徴とする請求項５３に記載の方法。
- さらに、前記数値線を平衡させるための平衡回路を形成するステップを具えていることを特徴とする請求項５３に記載の方法。
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