KR100650735B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 비트라인용 제1금속배선과 전원전압 인가용 제2금속배선을 상호 분리시킨 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 반도체기판; 상기 반도체기판 내에 T-형 모양의 액티브영역들을 한정하도록 형성된 소자분리막; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 워드라인; 상기 워드라인 양측의 액티브영역 내에 형성된 소오스/드레인영역; GST 셀이 형성될 상기 소오스영역에 형성된 제1금속패드와 전원전압이 인가될 상기 드레인영역에 형성된 제2금속패드; 상기 제1금속패드 상에 형성된 하부전극과 상변환막 및 상부전극 적층 구조로 이루어진 GST 셀; 상기 워드라인과 수직한 방향으로 배치되며, GST 셀의 상부전극과 콘택되는 센싱을 위한 비트라인용 제1금속배선; 및 상기 워드라인과 수직한 방향으로 배치되며, 드레인영역의 제2금속패드와 콘택되는 전원전압 인가용 제2금속배선;을 포함하는 것을 특징으로 한다

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : 액티브영역
23 : 소자분리막 24 : 워드라인
25 : 제1금속패드 26 : 제2금속패드
27a : 제1콘택홀 27b : 제2콘택홀
28 : 비트라인용 제1금속배선 29 : 전원전압 인가용 제2금속배선
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인용 제1금속배선과 전원전압 인가용 제2금속배선을 상호 분리시킨 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.
또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소자분리막에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(4)이 형성되어져 있고, 상기 게이트(4) 양측의 기판 표면 내에 접합영역(도시안됨)이 형성되어 있다. 상기 게이트들(4)을 덮도록 기판(1) 전면 상에 층간절연막(5)이 형성되어져 있으며, GST 셀이 형성될 영역과 접지전압(Vss)가 인가될 영역의 층간절연막(5) 내에 각각 제1텅스텐플러그(6a)과 제2텅스텐플러그(6b)가 형성되어 있다.
상기 제1 및 제2텅스텐플러그(6a, 6b)를 포함한 층간절연막(5) 상에 제1산화막(7)이 형성되어져 있으며, 다마신(Damascene) 공정에 따라 GST 셀 형성 영역에는 제1텅스텐플러그(6a)와 콘택하는 도트(dot) 형태의 금속패드(8)가 형성되어 있고, 접지전압이 인가될 영역에는 제2텅스텐플러그(6b)와 콘택하는 바(Bar) 형태의 접지 라인(9)이 형성되어 있다.
계속해서, 금속패드(8) 및 접지라인(9)을 포함한 제1산화막(7) 상에 제2산화막(10)이 형성되어져 있고, GST 셀이 형성될 영역의 제2산화막(10) 내에는 금속패드(8)와 콘택하게 플러그 형태의 하부전극콘택(11)이 형성되어 있다.
상기 GST 셀이 형성될 제2산화막 부분 상에 하부전극콘택(11)과 콘택하게 패턴 형태로 GST막(12)과 상부전극(13)이 적층되어져 있고, 이를통해, 플러그 형태의 하부전극, 즉, 하부전극콘택(11)과 그 위에 적층된 GST막(12) 및 상부전극(13)으로 구성되는 GST 셀이 형성되어 있다.
그리고, 상기 GST 셀을 덮도록 제2산화막(10) 상에 제3산화막(14)이 형성되어져 있으며, 상기 제3산화막(14) 상에는 상부전극(13)과 콘택하게 금속배선(15)이 형성되어 있다.
한편, 도시되지는 않았으나, 상기 금속배선(15)의 형성시에는 전원전압(Vdd)이 인가되는 셀 트랜지스터의 드레인과 콘택하게 전원전압 인가용 금속배선이 함께 형성된다.
그러나, 전술한 바와 같은 종래의 상변환 기억 소자에 따르면, GST 셀의 상부전극 상에 비트라인용 금속배선을 형성함과 아울러 전원전압(Vdd)이 인가되는 셀 트랜지스터의 드레인 상부에 전원전압용 금속배선을 형성해야 하는 바, 레이아웃 상으로 매우 복잡한 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 비트라인용 금속배선과 전원전압 인가용 금속배선을 상호 분리시킨 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 반도체기판; 상기 반도체기판 내에 T-형 모양의 액티브영역들을 한정하도록 형성된 소자분리막; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 워드라인; 상기 워드라인 양측의 액티브영역 내에 형성된 소오스/드레인영역; GST 셀이 형성될 상기 소오스영역에 형성된 제1금속패드와 전원전압이 인가될 상기 드레인영역에 형성된 제2금속패드; 상기 제1금속패드 상에 형성된 하부전극과 상변환막 및 상부전극 적층 구조로 이루어진 GST 셀; 상기 워드라인과 수직한 방향으로 배치되며, GST 셀의 상부전극과 콘택되는 센싱을 위한 비트라인용 제1금속배선; 및 상기 워드라인과 수직한 방향으로 배치되며, 드레인영역의 제2금속패드와 콘택되는 전원전압 인가용 제2금속배선;을 포함하는 상변환 기억 소자를 제공한다.
상기한 본 발명의 상변환 기억 소자는, 상기 워드라인을 포함한 소오스/드레인영역과 제1 및 제2금속패드 사이에 개재된 층간절연막과, 상기 층간절연막 내에 상기 소오스영역과 제1금속패드 및 상기 드레인영역과 제2금속패드를 각각 상호 연결시키도록 형성된 제1 및 제2텅스텐플러그를 더 포함한다.
또한, 본 발명의 상변환 기억 소자는, 상기 제1 및 제2금속패드를 덮도록 상기 층간절연막 상에 형성된 제1산화막을 더 포함한다.
게다가, 본 발명의 상변환 기억 소자는, 상기 제1산화막 상에 GST 셀을 덮도 록 형성된 제2산화막을 더 포함한다.
상기 워드라인은 액티브영역을 지나는 부분이 상기 액티브영역과의 접촉면적이 증가되도록 절곡된 형상을 갖도록 형성된다.
상기 제2금속패드는 제1금속패드 보다 큰 크기로 형성된다.
상기 하부전극은 상기 제1산화막 내에 플러그 형태로 형성된다.
상기 전원전압 인가용 제2금속배선은 전압 강하가 억제되도록 상기 비트라인용 제1금속배선 보다 큰 크기로 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 내에 T-형 모양의 액티브영역들을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 워드라인을 형성하는 단계; 상기 워드라인 양측의 액티브영역 내에 소오스/드레인영역을 형성하는 단계; 상기 워드라인들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 소오스영역 상의 층간절연막 부분 내에 제1텅스텐플러그를 형성함과 아울러 드레인영역 상의 층간절연막 부분 내에 제2텅스텐플러그를 형성하는 단계; 상기 제1텅스텐플러그 상에 도트 형태로 제1금속패드를 형성함과 아울러 제2텅스텐플러그 상에 도트 형태로 제2금속패드를 형성하는 단계; 상기 제1 및 제2금속패드를 덮도록 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막 내에 제1금속패드와 콘택하는 플러그 형태의 하부전극을 형성하는 단계; 상기 하부전극을 포함한 제1산화막 상에 상변환막과 상부전극을 차례로 적층시켜 GST 셀을 형성하는 단계; 상기 GST 셀을 덮도록 제1산화막 상에 제2산화막을 형성하는 단계; 및 상기 제2산화막 상에 소오스영역과 콘택 된 GST 셀의 상부전극과 콘택하는 비트라인용 제1금속배선과 상기 드레인영역과 콘택된 제2금속패드와 콘택하는 전원전압 인가용 제2금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
본 발명은 레이아웃의 변경을 통해 GST 셀이 있는 소오스 상부에는 센싱을 위한 비트라인용 제1금속배선을 형성하고, 셀 트랜지스터의 전원전압(Vdd)이 인가되는 드레인 상부에는 전원전압 인가용 제2금속배선을 형성한다. 이렇게 하면, 상기 비트라인용 제1금속배선과 전원전압 인가용 제2금속배선이 분리 형성되므로, 상기 금속배선들의 안정적인 형성을 이룰 수 있다.
또한, 본 발명은 상기 전원전압 인가용 제2금속배선의 폭을 센싱을 위한 비트라인용 제1금속배선의 그것 보다 크게 한다. 이 경우, 전압 강하(voltage drop)가 일어나지 않는 바, GST막의 상변화에 필요한 쓰기 전류(writing current)가 균일하게 형성되도록 할 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판(21) 내에 액티브영역(22)을 한정하는 소자분리막(23)을 형성한다. 이때, 상기 액티브영역(22)은 통상의 "일자형"이 아닌 변형 된 사다리꼴 모양, 즉, T자 모양으로 한정한다.
그다음, 상기 기판 전면 상에 공지의 공정에 따라 액티브영역(22)의 소정 부분들을 지나는 수 개의 게이트, 즉, 워드라인(24)을 형성한다. 이때, 상기 워드라인(24)은 직선형이 아니라 액티브영역을 지나는 부분에서 절곡된 형상을 갖도록 한다.
다음으로, 도시되지는 않았으나, 불순물의 고농도 이온주입을 통해 워드라인(24) 양측의 기판 액티브영역(22) 내에 소오스/드레인영역을 형성하고, 이를 통해, 셀 트랜지스터를 형성한다.
여기서, 본 발명은 액티브영역을 일자형이 아닌 T자 모양으로 변경하고, 아울러, 워드라인(24) 또한 직선형이 아닌 부분 절곡된 모양으로 변경함으로써, 상기 액티브영역(22)과 워드라인(24)간 접촉면적이 늘어나 셀 트랜지스터에서의 채널 폭(channel width)이 종래의 그것 보다 증가하게 되며, 이에 따라, 소오스영역과 드레인영역간 전류량의 증가를 얻을 수 있어서 GST막이 결정질에서 비정질로, 또한, 비정질에서 결정질로의 상변화 속도를 빠르게 할 수 있고, 그래서, 상변환 기억 소자의 동작속도를 향상시킬 수 있다.
도 2b를 참조하면, 기판 전면 상에 워드라인(24)을 덮도록 층간절연막(도시안됨)을 형성한 후, 그 표면을 평탄화시킨다. 그런다음, GST 셀이 형성될 소오스영역과 전원전압(Vdd)이 인가될 드레인영역 상의 층간절연막 부분들을 선택적으로 식각한 후, 텅스텐 증착 및 CMP(Chemical Mechanical Polishing) 공정을 차례로 진행하여 상기 GST 셀이 형성될 소오스영역 상에 제1텅스텐플러그(도시안됨)를 형성함 과 아울러 전원전압이 인가될 드레인영역 상에 제2텅스텐플러그(도시안됨)를 형성한다.
이어서, 상기 제1 및 제2텅스텐플러그를 포함한 층간절연막 상에 금속막을 증착한 후, 이를 패터닝하여 제1텅스텐플러그 상에 도트 형태의 제1금속패드(25)를 형성함과 아울러 제2텅스텐플러그 상에 도트 형태의 제2금속패드(26)를 형성한다. 이때, 상기 전원전압이 인가될 드레인영역 상부의 제2금속패드(26)는 GST 셀이 형성될 소오스영역 상부의 제1금속패드(25) 보다 더 크게 형성한다. 이것은 GST 셀이 형성될 소오스영역의 제1금속패드(25)는 하부전극콘택이 100㎚ 이하로 형성되는 것과 관련해서 크게 하지 않아도 되지만, 전원전압이 인가될 드레인영역의 제2금속패드(26)는 후속에서 금속 콘택이 형성되어야 하기 때문이며, 따라서, 상기 전원전압이 인가될 드레인영역 상부의 제2금속패드(26)는 상대적으로 크게 형성해야 한다.
도 2c를 참조하면, 제1 및 제2금속패드(25, 26)를 포함한 층간절연막 상에 제1산화막(도시안됨)을 증착한 후, 그 표면을 평탄화시킨다.
그다음, 도시하지는 않았으나, GST 셀이 형성될 영역 상부의 제1산화막 부분을 선택적으로 식각하여 제1금속패드(25)를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 플러그 형태의 하부전극, 즉, 하부전극콘택을 형성한다. 그런다음, 상기 하부전극콘택 상에 GST막과 상부전극을 차례로 형성하여 상기 하부전극콘택과 GST막 및 상부전극의 적층 구조로 이루어진 GST 셀을 형성한다.
계속해서, GST 셀을 덮도록 제1산화막 상에 제2산화막(도시안됨)을 증착한 후, 그 표면을 평탄화시킨다. 그런다음, 상기 제2산화막의 소정 부분들을 선택적으 로 식각하여 GST 셀의 상부전극을 노출시키는 제1콘택홀(27a)과 전원전압이 인가될 영역의 제2금속패드(26)를 노출시키는 제2콘택홀(27b)을 형성한다.
도 2d를 참조하면, 제1 및 제2콘택홀을 매립하도록 제2산화막 상에 금속막을 증착한 후, 공지의 공정에 따라 상기 금속막을 패터닝하여 상기 제1콘택홀을 통해 GST 셀의 상부전극과 콘택되는 센싱을 위한 비트라인용 제1금속배선(28)과 상기 제2콘택홀을 통해 제2금속패드와 콘택되어 드레인영역에 전원전압이 인가되도록 하기 위한 전원전압 인가용 제2금속배선(29)을 형성한다. 이때, 상기 비트라인용 제1금속배선(28) 및 전원전압 인가용 제2금속배선(29) 모두는 워드라인(24)과 수직하는 방향으로 배치되도록 형성하며, 특히, 상기 비트라인용 제1금속배선(28)은 상기 전원전압 인가용 제2금속배선(29) 보다 큰 폭을 갖도록 형성한다.
여기서, 본 발명은 전원전압 인가용 제2금속배선(29)이 워드라인(24)과 수직 방향으로 형성되어 있는 액티브영역의 드레인영역과 콘택하도록 형성되기 때문에 상기 전원전압 인가용 제2금속배선(29)을 센싱을 위한 비트라인용 제1금속배선(28) 보다 큰 폭을 갖도록 형성할 수 있다.
이상에서와 같이, 본 발명은 레이아웃의 변경을 통해 GST 셀이 있는 소오스 상부에는 센싱을 위한 비트라인용 제1금속배선을 형성하고, 셀 트랜지스터의 전원전압(Vdd)이 인가되는 드레인 상부에는 전원전압 인가용 제2금속배선을 형성함으로써 상기 금속배선들의 안정적인 형성을 이룰 수 있다.
또한, 본 발명은 전원전압 인가용 제2금속배선의 폭을 센싱을 위한 비트라인 용 제1금속배선의 그것 보다 크게 함으로써 상변환 기억 소자에서의 전압 강하 현상을 방지할 수 있으며, 이에 따라, GST막의 상변화에 필요한 쓰기 전류를 모든 셀에서 균일하게 형성되도록 할 수 있고, 그래서, 상변환 기억 소자의 특성을 개선시킬 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

Claims (13)

  1. 반도체기판;
    상기 반도체기판 내에 T-형 모양의 액티브영역들을 한정하도록 형성된 소자분리막;
    상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 워드라인;
    상기 워드라인 양측의 액티브영역 내에 형성된 소오스/드레인영역;
    GST 셀이 형성될 상기 소오스영역에 형성된 제1금속패드와 전원전압이 인가될 상기 드레인영역에 형성된 제2금속패드;
    상기 제1금속패드 상에 형성된 하부전극과 상변환막 및 상부전극 적층 구조로 이루어진 GST 셀;
    상기 워드라인과 수직한 방향으로 배치되며, GST 셀의 상부전극과 콘택되는 센싱을 위한 비트라인용 제1금속배선; 및
    상기 워드라인과 수직한 방향으로 배치되며, 드레인영역의 제2금속패드와 콘택되는 전원전압 인가용 제2금속배선;을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서, 상기 워드라인은 액티브영역을 지나는 부분이 상기 액티브영역과의 접촉면적이 증가되도록 절곡된 형상을 갖는 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서, 상기 워드라인을 포함한 소오스/드레인영역과 제1 및 제2금속패드 사이에 개재된 층간절연막과, 상기 층간절연막 내에 상기 소오스영역과 제1금속패드 및 상기 드레인영역과 제2금속패드를 각각 상호 연결시키도록 형성된 제1 및 제2텅스텐플러그를 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서, 상기 제2금속패드는 제1금속패드 보다 큰 크기로 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 제 3 항에 있어서, 상기 제1 및 제2금속패드를 덮도록 상기 층간절연막 상에 형성된 제1산화막을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  6. 제 5 항에 있어서, 상기 하부전극은 상기 제1산화막 내에 플러그 형태로 형성된 것을 특징으로 하는 상변환 기억 소자.
  7. 제 5 항에 있어서, 상기 제1산화막 상에 GST 셀을 덮도록 형성된 제2산화막을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  8. 제 1 항에 있어서, 상기 전원전압 인가용 제2금속배선은 전압 강하가 억제되도록 상기 비트라인용 제1금속배선 보다 큰 크기로 형성된 것을 특징으로 하는 상 변환 기억 소자.
  9. 반도체기판 내에 T-형 모양의 액티브영역들을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 워드라인을 형성하는 단계;
    상기 워드라인 양측의 액티브영역 내에 소오스/드레인영역을 형성하는 단계;
    상기 워드라인들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 소오스영역 상의 층간절연막 부분 내에 제1텅스텐플러그를 형성함과 아울러 드레인영역 상의 층간절연막 부분 내에 제2텅스텐플러그를 형성하는 단계;
    상기 제1텅스텐플러그 상에 도트 형태로 제1금속패드를 형성함과 아울러 제2텅스텐플러그 상에 도트 형태로 제2금속패드를 형성하는 단계;
    상기 제1 및 제2금속패드를 덮도록 층간절연막 상에 제1산화막을 형성하는 단계;
    상기 제1산화막 내에 제1금속패드와 콘택하는 플러그 형태의 하부전극을 형성하는 단계;
    상기 하부전극을 포함한 제1산화막 상에 상변환막과 상부전극을 차례로 적층시켜 GST 셀을 형성하는 단계;
    상기 GST 셀을 덮도록 제1산화막 상에 제2산화막을 형성하는 단계; 및
    상기 제2산화막 상에 소오스영역과 콘택된 GST 셀의 상부전극과 콘택하는 비 트라인용 제1금속배선과 상기 드레인영역과 콘택된 제2금속패드와 콘택하는 전원전압 인가용 제2금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 워드라인은 액티브영역을 지나는 부분이 상기 액티브영역과의 접촉면적이 증가되게 절곡된 형상을 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  11. 제 9 항에 있어서, 상기 제2금속패드는 제1금속패드 보다 큰 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  12. 제 9 항에 있어서, 상기 전원전압 인가용 제2금속배선은 전압 강하가 억제되도록 상기 비트라인용 제1금속배선 보다 큰 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  13. 제 9 항에 있어서, 상기 비트라인용 제1금속배선과 전원전압 인가용 제2금속배선은 모우 워드라인과 수직한 방향으로 배치되게 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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