KR20070102230A - 상변환 기억 소자 - Google Patents

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KR20070102230A
KR20070102230A KR1020060034093A KR20060034093A KR20070102230A KR 20070102230 A KR20070102230 A KR 20070102230A KR 1020060034093 A KR1020060034093 A KR 1020060034093A KR 20060034093 A KR20060034093 A KR 20060034093A KR 20070102230 A KR20070102230 A KR 20070102230A
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Abstract

본 발명은 상변환 기억 소자를 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 액티브영역들을 한정하는 소자분리막이 형성된 반도체기판; 상기 기판 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트; 상기 한 쌍의 게이트 사이의 액티브영역 중앙부 내에 형성된 소오스영역; 상기 소오스영역 및 게이트 외측의 액티브영역 양측부 내에 형성된 드레인영역; 상기 소오스/드레인영역들 상에 형성된 수 개의 제1콘택플러그; 상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드; 상기 금속패드 상에 플러그 형태로 형성된 하부전극; 상기 액티브영역 양측부의 각 드레인영역과 연결된 한 쌍의 하부전극들을 서로 연결시키도록 형성된 상변환막과 상부전극의 적층패턴; 상기 상부전극의 중앙부 상에 형성된 제2콘택플러그; 상기 제2콘택플러그와 콘택하도록 형성된 비트라인; 및 상기 소오스영역 상의 제1콘택플러그와 연결되게 형성된 접지라인;을 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자{Phase change RAM device}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 상변환 기억 소자를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 도 3e의 B-B'선에 따른 단면도.
도 5는 도 3e의 C-C'선에 따른 단면도.
도 6은 본 발명의 다른 실시예에 따른 상변환 기억 소자를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 201 : 소자분리막
202 : 게이트라인 203a : 소오스영역
203b : 드레인영영 204 : 제1절연막
205 : 제1콘택플러그 206 : 제2절연막
207 : 금속패드 208 : 접지라인
209 : 제3절연막 210 : 하부전극
211 : 상변환막 212 : 상부전극
213 : 제4절연막 214 : 제2콘택플러그
215 : 비트라인
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 낮은 프로그래밍 전류를 가지면서도 상부전극과 비트라인간 안정적인 콘택이 가능한 상변환 기억 소자에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있 고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변환 기억 소자에서 상변환막이 결정질 상태에서 비정질 상태로 되는 것을 리세트(reset)라고 하고, 반대로 비정질 상태에서 결정질 상태로 되는 것을 세트(set)라고 하는데, 소비 전력 및 동작 속도 측면에서 상기 리세트/세트(프로그래밍)를 위한 전류의 크기는 낮을수록 좋다. 따라서, 상변환막과 하부전극과의 접촉 면적을 가능한 작게 만들어줌으로써, 두 물질간의 접촉면에서의 전류 밀도를 높여 상변화에 필요한 전류를 낮추어야 한다.
이에, 종래에는 하부전극과 상변환막 간의 접촉 면적을 줄여주기 위해 하부 전극을 플러그형으로 형성하고 있다.
이하에서는, 도 1을 참조하여 종래의 상변환 기억 소자를 설명하도록 한다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 소자분리막(101)에 의해 한정된 반도체기판(100)의 액티브영역 상에 게이트라인들(102)이 형성되어져 있고, 상기 게이트라인(102) 양측의 기판 표면 내에는 소오스/드레인영역(103a, 103b)이 형성되어 있다. 상기 게이트라인들(102)을 덮도록 기판 전면 상에 제1절연막(104)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압이 인가될 라인(이하, "접지라인(Vss line)"이라 칭함")이 형성될 영역의 제1절연막 부분들 내에 각각 상기 드레인영역(103b)과 소오스영역(103a)과 콘택하는 제1콘택플러그(105)들이 형성되어 있다.
상기 제1콘택플러그(105)를 포함한 제1절연막(104) 상에 제2절연막(106)이 형성되어져 있으며, 다마신(Damascene) 공정에 따라 상변환 셀 형성 영역에는 제1콘택플러그(105)와 콘택하도록 도트(Dot) 형태의 금속패드(107)가 형성되어 있고, 아울러, 접지전압이 인가될 영역에는 상기 제1콘택플러그(105)와 콘택하도록 바(Bar) 형태의 접지라인(108)이 형성되어 있다.
계속해서, 상기 금속패드(107) 및 접지라인(108)을 포함한 제2절연막(106) 상에 제3절연막(109)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제3절연막(109) 부분 내에는 금속패드(107)와 콘택하도록 플러그 형태의 하부전극(110)이 형성되어 있다. 그리고, 상기 하부전극(110) 및 이에 인접한 제3산화막 부분 상에 패턴 형태로 상변환막(111)과 상부전극(112)이 차례로 적층되어져 있으며, 이 결과 로, 플러그 형태의 하부전극(110)과 그 위에 차례로 형성된 상변환막(111) 및 상부전극(112)을 포함한 상변환 셀이 구성되어 있다.
여기서, 상기 상변환막(111)은 그 상부의 상부전극(112)과 함께 패터닝되는데, 이는 상부전극용 도전막의 형성 없이 상변환물질막만을 패터닝하는 경우 상변환물질막의 표면이 식각 손상(damage)으로 인해 그 특성이 열화되기 때문이다.
그리고, 상기 상변환 셀을 덮도록 제3절연막(109) 상에 제4절연막(113)이 형성되어져 있으며, 상기 제4절연막(113) 상에는 각 상부전극(112)과 제2콘택플러그(비트라인용 콘택플러그 ; 114)를 통해 전기적으로 연결된 비트라인(115)이 형성되어 있다.
그러나, 전술한 종래의 상변환 기억 소자에서는 노광 공정의 한계로 인해 소정 지름 이하의 플러그형 하부전극을 형성하기 어렵기 때문에 하부전극과 상변환막 간의 접촉 면적을 줄이는데 한계가 있다.
만약, 목적하는 플러그형 하부전극의 지름이 소정 길이 이하가 되면, 노광 공정의 한계로 인해 하부전극용 콘택홀의 형성 공정 자체가 어려울 뿐만 아니라 콘택홀 지름의 변동폭(variation)이 증가되어 균일한 특성을 갖는 상변환 기억 소자의 제조가 매우 어렵다.
특히, 하부전극(110)의 지름이 40nm 이하인 경우 상변환막(111)과의 접촉 계면에서 약 108A/㎠ 이상의 높은 전류 밀도가 발생하여 높은 열에 의해 하부전 극(110)의 특성이 열화되므로 하부전극은 더 이상 제역할을 할 수 없게 된다. 이에, 현재로선 하부전극(110)을 100nm 정도의 지름을 갖도록 형성하고 있다.
또한, 전술한 종래의 상변환 기억 소자에서는 하부전극(110), 상변환막(111), 상부전극(112) 및 비트라인용 콘택플러그(114)가 동일축 상에 형성되기 때문에, 콘택홀 형성 영역을 고려하여 상변환막(111)과 상부전극(112)의 크기를 소정 크기 이상 확보해주어야 한다. 즉, 비트라인용 콘택홀 형성시의 공정 마진을 고려하여 하부전극(110) 상에 형성되는 상변환막(111)과 상부전극(112)의 크기를 소정 크기 이하로 작게하기 어렵다.
그러므로, 종래의 기술만으로는 균일하면서도 낮은 프로그래밍 전류를 가질 뿐만 아니라, 아울러 안정적인 콘택 특성을 갖는 상변환 기억 소자의 제조가 현실적으로 매우 어렵다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 상부전극과 비트라인간의 안정적인 콘택이 가능하면서도 프로그래밍 전류를 균일하게 낮출 수 있도록 한 상변환 기억 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역들을 한정하는 소자분리막이 형성된 반도체기판; 상기 기판 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트; 상기 한 쌍의 게이트 사이의 액티브영역 중앙부 내에 형성된 소오스영역; 상기 소오스영역 및 게이트 외측의 액티브영역 양측부 내에 형성된 드레인영역; 상기 소오스/드레인영역들 상에 형성된 수 개의 제1콘택플러그; 상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드; 상기 금속패드 상에 플러그 형태로 형성된 하부전극; 상기 액티브영역 양측부의 각 드레인영역과 연결된 한 쌍의 하부전극들을 서로 연결시키도록 형성된 상변환막과 상부전극의 적층패턴; 상기 상부전극 상에 형성된 제2콘택플러그; 상기 제2콘택플러그와 콘택하도록 형성된 비트라인; 및 상기 소오스영역 상의 제1콘택플러그와 연결되게 형성된 접지라인;을 포함하는 것을 특징으로 하는 상변환 기억 소자를 제공한다.
여기서, 상기 제2콘택플러그는 상부전극의 중앙부 상에 형성된다.
상기 상변환막과 상부전극의 적층패턴은 하부전극과 콘택하는 양측부 보다 중앙부의 크기가 더 크다.
상기 상변환막과 상부전극의 적층패턴은 하부전극과 콘택하는 양측부가 하부전극 보다 작은 크기로 형성된다.
상기 상변환막과 상부전극의 적층패턴은 게이트와 수직한 방향으로 형성되거나, 또는, 액티브영역의 대각선 방향으로 형성된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 상변환 기억 소자를 도시한 단면도로서 이를 참조하면, 본 발명의 상변환 기억 소자는 액티브영역들을 한정하는 소자분리막(201)이 형성된 반도체기판(200)과, 상기 기판(200) 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트(202)와, 상기 한 쌍의 게이트(202) 사이의 액 티브영역 중앙부 내에 형성된 소오스영역(203a)과, 상기 소오스영역(203a) 및 게이트(202) 외측의 액티브영역 양측부 내에 형성된 드레인영역(203b)과, 상기 소오스/드레인영역(203a, 203b)들 상에 형성된 수 개의 제1콘택플러그(205)와, 상기 드레인영역(203b) 상의 제1콘택플러그(205) 상에 형성된 금속패드(207)와, 상기 금속패드(207) 상에 플러그 형태로 형성된 하부전극(210)과, 상기 액티브영역 양측부의 각 드레인영역(203b)과 연결된 한 쌍의 하부전극(210)들을 서로 연결시키도록 형성된 상변환막(211)과 상부전극(212)의 적층패턴과, 상기 상부전극(212) 상에 형성된 제2콘택플러그(비트라인용 콘택플러그 ; 214)와, 상기 제2콘택플러그(214)와 콘택하도록 형성된 비트라인(215)과, 상기 소오스영역(203a) 상의 제1콘택플러그(205)와 연결되게 형성된 접지라인(208)을 포함한다.
미설명된 도면부호 204는 제1절연막을, 206은 제2절연막을, 209는 제3절연막, 그리고, 213은 제4절연막을 각각 나타낸다.
여기서, 상기 제2콘택플러그(214)는 상부전극(212)의 중앙부 상에 형성된다.
한편, 상기 상변환막(211)과 상부전극(212)의 적층패턴은 하부전극(210)과 콘택하는 양측부 보다 제2콘택플러그(214)가 형성되는 중앙부의 크기가 더 크다.
또한, 상기 상변환막(211)과 상부전극(212)의 적층패턴은 하부전극(210)과 콘택하는 양측부가 하부전극(210) 보다 작은 크기로 형성된다.
이와 같이, 본 발명은 액티브영역 양측부의 각 드레인영역(203b)과 연결된 한 쌍의 하부전극(210)들을 연결시키도록 상변환막(211)과 상부전극(212)의 적층패턴을 바(bar) 타입으로 형성하고, 그 중앙부 상에 제2콘택플러그(비트라인용 콘택 플러그 ; 214)를 형성한다. 이때, 상기 적층패턴의 중앙부는 콘택홀 영역의 확보를 위해 양측부 보다 상대적으로 크게 패터닝하고, 한편, 적층패턴의 양측부는 하부전극(210)과의 접촉 면적을 줄여주기 위해 그 크기를 하부전극(21) 보다 작게 패터닝한다.
이 경우, 플러그형 하부전극(210)의 지름이 100nm 이상이 되더라도 하부전극(210)과 상변환막(211)간의 접촉 면적을 용이하게 줄여줄 수 있고, 아울러, 상부전극(212)과 제2콘택플러그(비트라인용 콘택플러그 ; 214) 간의 안정적인 콘택을 확보할 수 있다.
그러므로, 본 발명의 방법에 따르면 미세 콘택홀을 형성하기 위한 노광 공정의 어려움 및 미세 콘택홀 형성에 따른 특성 변동폭 증가와 같은 문제점 없이 안정적인 공정으로 저전력 상변환 기억 소자를 구현할 수 있다.
한편, 본 발명에서 하부전극(210)과의 정렬 마진을 위해 하부전극(210)과 콘택하는 상변환막 부분의 크기를 너무 작게 패터닝할 수 없기 때문에, 하부전극(210)과 상변환막(211)의 접촉 면적은 종래와 유사하거나 오히려 다소 증가할 수도 있다. 그러나, 이러한 하부전극(210)과 상변환막(211) 간의 접촉 계면 증가에 따른 접촉 계면에서의 주울열 감소분은 바(bar) 형태로 형성된 상변환막(211) 자체의 셀프열에 의해 보상된다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 3a를 참조하면, 직사각형 형태를 가지며 규칙적으로 배열된 액티브영역들 을 한정하는 소자분리막(201)이 형성된 반도체기판(200)을 마련한 후, 상기 기판(200) 상에 각 액티브영역에 한 쌍이 배치되게 수 개의 게이트(202)를 형성한다.
그런 다음, 상기 게이트(202)를 이온주입 장벽으로 이용해서 소오스/드레인 이온주입을 수행한다. 그 결과, 상기 한 쌍의 게이트(202) 사이의 액티브영역 중앙부 내에 소오스영역(203a)이 형성되고, 상기 소오스영역(203a) 및 게이트(202) 외측의 액티브영역 양측부 내에 드레인영역(203b)이 형성된다.
도 3b를 참조하면, 상기 기판 결과물 상에 제1절연막을 형성하고, 상기 제1절연막을 식각하여 소오스/드레인영역(230a, 203b)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 도전막으로 매립하여 수 개의 제1콘택플러그(205)를 형성한다.
이때, 상기 제1콘택플러그(205)는 도시된 바와 같이 홀(hole) 타입으로 형성할 수 있고, 경우에 따라서는, 콘택 저항을 낮추기 위해 바(bar) 타입으로 형성할 수도 있다. 또한, 상기 제1콘택플러그는(205)는 도시된 바와 같이 소오스영역(203a)과 드레인영역(203b)에서의 형성 개수를 동일하게 할 수 있고, 경우에 따라서는, 트랜지스터의 전류 효율을 높이기 위해 소오스영역(203a) 상에 더 많은 수를 형성시킬 수도 있다.
도 3c를 참조하면, 상기 제1콘택플러그(205)가 형성된 기판 결과물 상에 제2절연막을 형성한 후, 공지된 다마신(Damascene) 공정 등을 따라 드레인영역(203b) 상의 제1콘택플러그(205) 상에 금속패드(207)를 형성함과 아울러 소오스영역(203a) 상의 제1콘택플러그(205) 상에 접지라인(208)을 형성한다.
도 3d를 참조하면, 상기 금속패드(207) 및 접지라인(208)을 포함한 제2절연 막 상에 제3절연막을 형성하고, 상기 제3절연막 내에 금속패드(207)와 콘택하는 플러그 형태의 하부전극(210)을 형성한다.
그런 다음, 상기 하부전극(210)을 포함한 제3절연막 상에 상변환물질막과 상부전극용 도전막을 차례로 형성하고, 상기 상부전극용 도전막과 상변환물질막을 식각하여 각 액티브영역 상단에 형성된 한 쌍의 하부전극(210)들을 연결시키는 바(bar) 타입의 상변환막(211)과 상부전극(212)의 적층패턴을 형성한다.
여기서, 상기 상변환막(211)과 상부전극(212)의 적층패턴은 하부전극(210)과 콘택하는 양측부가 하부전극(210) 보다 작은 크기를 가지고, 중앙부가 양측부 보다 큰 크기를 갖는다.
도 3e를 참조하면, 상기 적층패턴(211/212)을 덮도록 제3절연막 상에 제4절연막을 형성한 후, 상기 제4절연막을 식각하여 상부전극(212)의 중앙부를 노출시키는 비트라인용 콘택홀을 형성한다. 그런 다음, 상기 비트라인용 콘택홀을 매립하도록 제4절연막 상에 도전막을 형성하고, 제4절연막 상부의 도전막 부분을 패터닝하여 제2콘택플러그(비트라인용 콘택플러그 ; 214)에 의해 상부전극(212)과 연결된 비트라인(215)을 형성한다.
앞서 설명한 도 2는 도 3e의 A-A'선에 따른 단면도이고, 도 4 및 도 5는 각각 도 3e의 B-B'선 및 C-C'선에 따른 단면도이다.
한편, 전술한 본 발명의 일실시예에서는 하부전극(210)이 드레인영역(203b)의 중앙부에 형성되고 상변환막(211)과 상부전극(212)의 적층패턴이 게이트(202)와 수직한 방향으로 형성된 경우에 대해서 도시하고 설명하였지만, 본 발명은 이에 한 정되지 않으며 그 취지를 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다. 즉, 본 발명의 다른 실시예에서는, 도 6에 도시된 바와 같이, 하부전극(210)이 액티브영역의 대각선 방향으로의 양측 모서리 상단에 형성되고, 상변환막(211)과 상부전극(212)의 적층패턴이 액티브영역의 대각선 방향으로 형성될 수도 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명이 본 발명의 본질적인 사상에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
이상에서와 같이, 본 발명은 상변환 기억 소자를 제조함에 있어서, 액티브영역 양측부의 각 드레인영역과 연결된 한 쌍의 플러그형 하부전극들을 연결시키도록 상변환막과 상부전극의 적층패턴을 형성하되, 그 중앙부가 양측부 보다 상대적으로 큰 폭을 갖도록하고, 그 중앙부 상에 비트라인용 콘택플러그를 형성함으로써, 하부전극을 100nm 이하로 작게 형성하지 않고도 하부전극과 상변환막의 접촉 면적을 좁게 유지할 수 있음은 물론 상부전극과 비트라인 간의 안정적인 콘택도 확보할 수 있다.
그러므로, 본 발명의 방법에 따르면 미세 콘택홀을 형성하기 위한 노광 공정의 어려움 및 미세 콘택홀 형성에 따른 특성 변동폭 증가와 같은 문제점 없이 안정적인 공정으로 저전력의 상변환 기억 소자를 구현할 수 있다.

Claims (6)

  1. 액티브영역들을 한정하는 소자분리막이 형성된 반도체기판;
    상기 기판 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트;
    상기 한 쌍의 게이트 사이의 액티브영역 중앙부 내에 형성된 소오스영역;
    상기 소오스영역 및 게이트 외측의 액티브영역 양측부 내에 형성된 드레인영역;
    상기 소오스/드레인영역들 상에 형성된 수 개의 제1콘택플러그;
    상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드;
    상기 금속패드 상에 플러그 형태로 형성된 하부전극;
    상기 액티브영역 양측부의 각 드레인영역과 연결된 한 쌍의 하부전극들을 서로 연결시키도록 형성된 상변환막과 상부전극의 적층패턴;
    상기 상부전극 상에 형성된 제2콘택플러그;
    상기 제2콘택플러그와 콘택하도록 형성된 비트라인; 및
    상기 소오스영역 상의 제1콘택플러그와 연결되게 형성된 접지라인;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 제2콘택플러그는 상부전극의 중앙부 상에 형성된 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 상변환막과 상부전극의 적층패턴은 하부전극과 콘택하는 양측부 보다 중앙부의 크기가 더 큰 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 상변환막과 상부전극의 적층패턴은 하부전극과 콘택하는 양측부가 하부전극 보다 작은 크기로 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 제 1 항에 있어서,
    상기 상변환막과 상부전극의 적층패턴은 게이트와 수직한 방향으로 형성된 것을 특징으로 하는 상변환 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변환막과 상부전극의 적층패턴은 액티브영역의 대각선 방향으로 형성된 것을 특징으로 하는 상변환 기억 소자.
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* Cited by examiner, † Cited by third party
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