KR100668824B1 - 상변환 기억 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극; 상기 하부전극을 포함한 층간절연막 상에 형성되며 하부전극을 노출시키는 콘택홀을 구비한 제1산화막; 상기 콘택홀 내의 하부전극 상에 형성되며 상기 하부전극을 부분 노출시키도록 형성된 제2산화막; 상기 콘택홀 표면과 제2산화막 사이 및 상기 제2산화막 상에 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.
Description
도 1은 종래 상변환 기억 셀을 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 층간절연막
23 : 콘택플러그 24 : 하부전극
25 : 제1산화막 26 : 콘택홀
27 : 스페이서 28 : 제2산화막
29 : 상변환막 30 : 상부전극
본 발명은 상변환 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 주기적인 리프레쉬 동작을 위해 높은 전하저장 능력이 요구되고, 이를위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움을 갖게 되었다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비하여 높은 동작전압이 요구되고, 이에따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일 어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1은 종래 상변환 기억 셀을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 종래 상변환 기억 소자는 하부전극(3)을 포함하는 반도체 기판(1) 상에 층간절연막(5)을 형성한다. 그 다음, 상기 층간 절연막(5)을 식각하여 소오스 영역들과 전기적으로 연결되는 콘택플러그(7)를 형성한 후에 콘택플러그(7)를 포함한 기판 결과물 상에 상변환막(9)을 형성한다. 이어서, 상기 상변환막(9) 상에 상부전극(11)을 형성한다.
상기 상변환 기억 셀을 프로그램하기 위해 전압을 인가하면, 상기 상변환막(9)과 콘택플러그(7) 사이의 계면에서 열이 발생하여 상변환막의 일부분(9a)이 비정질 상태로 변한다. 상기 상변환막(9)과 콘택플러그(7)의 가장자리(C)의 열은 주변의 층간절연막(7)으로 확산되어 상태변화에 필요한 온도가 되지 않을 수 있다. 이로 인해, 상기 상변환막을 비정질화시킬때 상기 가장자리의 상변환막(9)이 비정질화되지 않은 비정상적 영역이 생성될 수 있다.
또한, 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 하부전극과 상변환막의 접촉면적이 크기 때문에 상변화에 필요한 전류량이 증가하게 되고, 이로 인해 상변환 기억 소자의 속도에도 영향을 주게된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극; 상기 하부전극을 포함한 층간절연막 상에 형성되며 하부전극을 노출시키는 콘택홀을 구비한 제1산화막; 상기 콘택홀 내의 하부전극 상에 형성되며 상기 하부전극을 부분 노출시키도록 형성된 제2산화막; 상기 콘택홀 표면과 제2산화막 사이 및 상기 제2산화막 상에 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 한다.
상기 상변환막은 상기 콘택홀 표면과 제2산화막 사이 및 상기 제2산화막 상에 형성됨과 아울러 상기 콘택홀에 인접한 제1산화막 상에 형성된 것을 특징으로 한다.
또한, 본 발명은 콘택플러그 상에 형성된 하부전극; 상기 하부전극 상에 π형상으로 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.
또한, 본 발명은 하부패턴을 구비한 반도체 기판을 제공하는 단계; 상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 하부전극을 형성하는 단계; 상기 하부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막을 식각하여 하부전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 콘택홀 내에 제2산화막을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 스페이서가 제거된 콘택홀 측벽과 제2산화막 사이 및 상기 제2산화막 상에 상변환막을 형성하는 단계; 및 상기 상변환막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 제1산화막은 그 형성 후에 CMP 공정을 이용해서 표면 평탄화를 수행하는 것을 특징으로 한다.
상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.
상기 스페이서는 질화막으로 형성하는 것을 특징으로 한다.
또한, 본 발명은 하부패턴을 구비한 반도체 기판을 제공하는 단계; 상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 하부전극을 형성하는 단계; 상기 하부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막을 식각하여 하부전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 콘택홀 내에 제2산화막을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 스페이서가 제거된 콘택홀 부분과 제2산화막 및 상기 제1산화막 상에 상변환막을 형성하는 단계; 상기 상변환막 상에 상부전극용 도전막을 형성하는 단계; 및 상기 상부전극용 도전막을 식각하여 상부전극을 형성함과 아울러 상기 상변환막을 식각하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 상변환 기억 소자는 하부패턴(미도시)을 포함하는 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)이 형성되며, 상기 층간절연막(22) 내에 콘택플러그(23)가 형성된다. 상기 콘택플러그(23) 및 이 에 인접한 층간절연막(22) 상에 하부전극(24)이 형성된다. 상기 하부전극(24)을 포함한 층간절연막(22) 상에 형성되며 하부전극(24)을 노출시키는 콘택홀(26)을 구비한 제1산화막(25)이 형성된다. 상기 콘택홀(26) 내의 하부전극(24) 상에 형성되며, 상기 하부전극(24)을 부분 노출시키도록 제2산화막(28)이 형성된다. 상기 콘택홀(26) 표면과 제2산화막(28) 사이 및 상기 제2산화막(28) 상에 상변환막(29)이 형성된다. 상기 상변환막(29)은 상기 콘택홀(26) 표면과 제2산화막(28) 사이 및 제2산화막(28) 상에 형성됨과 아울러 상기 콘택홀(26)에 인접한 제1산화막(25) 상에 형성된다. 상기 상변환막(29) 상에 상부전극(30)이 형성된다.
상기 하부전극(24) 및 상부전극(30)은 폴리실리콘막 또는 금속막으로 이루어지는 것이 바람직하다.
상기 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 상변환막(24)의 접촉면에서 열이 발생하면 상기 상변화막의 상태가 비정질 상태 또는 결정질 상태로 변한다. 본 발명의 상변환 기억 소자는 상변환막(29)을 콘택홀(26) 표면과 제2산화막(28) 사이 및 제2산화막(28) 상에 형성함과 동시에 상기 콘택홀(26)에 인접한 제1산화막(25) 상에 형성함으로써 하부전극(24)과 상변환막(30)과의 접촉면적(A)이 작아지기 때문에 상변화에 필요한 전류를 감소시킬 수 있으므로, 상변환 기억 소자의 속도를 향상시킬 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시된 바와 같이, 하부패턴(미도시)을 구비한 반도체 기판(21) 상 에 하부패턴을 덮도록 제1층간절연막(22)을 형성한다. 그 다음, 상기 제1층간절연막(22)을 식각하여 콘택플러그(23)를 형성한 후에 상기 콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 하부전극(24)을 형성한다. 이때, 하부전극(24)은 폴리실리콘막 또는 금속막으로 형성한다.
도 3b에 도시된 바와 같이, 상기 하부전극(24)을 포함한 층간절연막(22) 상에 제1산화막(25)을 형성한다. 이때, 상기 제1산화막(25)은 그 형성 후에 CMP 공정을 이용해서 제1산화막 표면 평탄화시킨다. 이어서, 상기 제1산화막(25)을 식각하여 하부전극(24)을 노출시키는 콘택홀(26)을 형성한다.
도 3c에 도시된 바와 같이, 상기 콘택홀(26) 측벽에 스페이서(27)를 형성한다. 이때, 스페이서(27)는 질화막으로 형성한다.
도 3d에 도시된 바와 같이, 상기 스페이서(27)를 포함한 콘택홀(26) 내에 제2산화막(28)을 형성한다.
도 3e에 도시된 바와 같이, 상시 콘택홀(26) 측벽에 형성된 스페이서(27)를 습식 식각을 통해 제거한다.
도 3f에 도시된 바와 같이, 상기 스페이서(27)가 제거된 콘택홀(26) 측벽과 제2산화막(28) 사이 및 상기 제2산화막(28) 상에 상변환막(29)을 형성한다. 그 다음, 상기 상변환막(29) 상에 상부전극(30)을 형성한다. 여기에서, 상기 상부전극(30)은 폴리실리콘막 또는 금속막으로 형성한다.
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 4에 도시된 바와 같이, 상기 하부패턴을 구비한 반도체 기판(21) 상에 상기 하부패턴을 덮도록 층간절연막(22)을 형성한다. 이어서, 상기 층간절연막(22) 내에 콘택플러그(23)를 형성하고, 상기 콘택플러그(23) 및 이에 인접한 층간절연막 (22)상에 하부전극(24)을 형성한다. 그 다음, 상기 하부전극(24)을 포함한 층간절연막(22) 상에 제1산화막(25)을 형성한 다음, 상기 제1산화막(25)을 식각하여 하부전극(24)을 노출시키는 콘택홀(26)을 형성한다.
이어서, 상기 콘택홀(26) 측벽에 스페이서(27)를 형성한 후에 상기 스페이서(27)를 포함한 콘택홀(26) 내에 제2산화막(28)을 형성한다. 그 다음, 상기 스페이서(27)를 제거하고, 상기 스페이서(27)가 제거된 콘택홀(26) 부분과 제2산화막(28) 및 상기 제1산화막(25) 상에 상변환막(29)을 형성한다. 이어서, 상기 상변환막(29) 상에 상부전극용 도전막을 형성한 후에 상기 상부전극용 도전막을 식각하여 상부전극(30)을 형성함과 동시에 상기 상변환막(30)을 식각한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 콘택홀 측벽에 스페이서를 형성한 후에 콘택홀이 매립되도록 산화막을 형성한 다음, 스페이서를 제거하여 스페이서가 제거된 부분과 산화막 상에 상변환막을 형성함으로써 하부전극과 상변환막과의 접촉면적이 작아지므로, 상변화에 필요한 전류를 감소시킬 수 있다.
따라서, 상변환에 필요한 전류량을 감소시킴으로써 상변환 기억 소자의 속도를 향상시킬 수 있다.
Claims (9)
- 하부패턴이 구비된 반도체 기판;상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막;상기 층간절연막 내에 형성된 콘택플러그;상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극;상기 하부전극을 포함한 층간절연막 상에 형성되며 하부전극을 노출시키는 콘택홀을 구비한 제1산화막;상기 콘택홀 내의 하부전극 상에 형성되며 상기 하부전극을 부분 노출시키도록 형성된 제2산화막;상기 콘택홀 표면과 제2산화막 사이 및 상기 제2산화막 상에 형성된 상변환막; 및상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 상변환 기억 소자.
- 제 1 항에 있어서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서, 상기 상변환막은 상기 콘택홀 표면과 제2산화막 사이 및 상기 제2산화막 상에 형성됨과 아울러 상기 콘택홀에 인접한 제1산화막 상에 형성 된 것을 특징으로 하는 상변환 기억 소자.
- 콘택플러그 상에 형성된 하부전극;상기 하부전극 상에 π형상으로 형성된 상변환막; 및상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 하부패턴을 구비한 반도체 기판을 제공하는 단계;상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 내에 콘택플러그를 형성하는 단계;상기 콘택플러그 및 이에 인접한 층간절연막 상에 하부전극을 형성하는 단계;상기 하부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계;상기 제1산화막을 식각하여 하부전극을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 콘택홀 내에 제2산화막을 형성하는 단계;상기 스페이서를 제거하는 단계;상기 스페이서가 제거된 콘택홀 측벽과 제2산화막 사이 및 상기 제2산화막 상에 상변환막을 형성하는 단계; 및상기 상변환막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하 는 상변환 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 제1산화막은 그 형성 후에 CMP 공정을 이용해서 표면 평탄화를 수행하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 하부패턴을 구비한 반도체 기판을 제공하는 단계;상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 내에 콘택플러그를 형성하는 단계;상기 콘택플러그 및 이에 인접한 층간절연막 상에 하부전극을 형성하는 단계;상기 하부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계;상기 제1산화막을 식각하여 하부전극을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 콘택홀 내에 제2산화막을 형성하는 단계;상기 스페이서를 제거하는 단계;상기 스페이서가 제거된 콘택홀 부분과 제2산화막 및 상기 제1산화막 상에 상변환막을 형성하는 단계;상기 상변환막 상에 상부전극용 도전막을 형성하는 단계; 및상기 상부전극용 도전막을 식각하여 상부전극을 형성함과 아울러 상기 상변환막을 식각하는 단계를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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