JP2006019686A - 相変化記憶素子及びその製造方法 - Google Patents
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Abstract
【課題】 下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法を提供する。
【解決手段】 その上面に下部パターンが備えられた半導体基板と、前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成されたコンタクトプラグと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、前記コンタクトホール内の下部電極上に、前記下部電極が部分露出するように形成された第２酸化膜と、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成された相変化膜と、前記相変化膜上に形成された上部電極とを有することを特徴とする。
【選択図】図２
【解決手段】 その上面に下部パターンが備えられた半導体基板と、前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成されたコンタクトプラグと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、前記コンタクトホール内の下部電極上に、前記下部電極が部分露出するように形成された第２酸化膜と、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成された相変化膜と、前記相変化膜上に形成された上部電極とを有することを特徴とする。
【選択図】図２
Description
本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法に関する。
一般に、記憶素子は電源が遮断されると入力された情報をなくす揮発性のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子と、電源が遮断されても入力された情報の保存状態を引続き維持するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子とに大別される。揮発性のＲＡＭ素子としてはＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性のＲＯＭ素子としてはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のようなフラッシュ記憶（Ｆｌａｓｈ Ｍｅｍｏｒｙ）素子が挙げられる。
ところが、ＤＲＡＭは、よく知られているように、非常に優れる記憶素子であることにもかかわらず、周期的なリフレッシュ動作のために高い電荷格納能力が要求され、このために、電極表面積を増加させなければならないので、高集積化に困難性を有することになった。また、フラッシュ記憶素子は２つのゲートに積層された構造を有することと関連して、電源電圧に比べて高い動作電圧が要求され、これに伴い、書き込み及び消去動作に必要とする電圧を形成するために別途の昇圧回路を必要とするので、高集積化に困難性があった。
ここで、不揮発性記憶素子の特性を有しながら高集積化を成すことができ、また、構造が単純な新しい記憶素子を開発するための多くの研究が進行されてきており、その一例として相変化記憶素子（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）が提案された（例えば、特許文献１参照）。
このような相変化記憶素子は、下部電極と上部電極との間の電流の流れを通じて電極間に介された相変化膜が結晶質状態から非晶質状態に相変化が生じることから結晶質と非晶質による抵抗差を用いてセルに格納された情報を判別する記憶素子である。
言い換えると、相変化記憶素子は相変化膜としてカルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）膜を利用するが、このようなカルコゲナイド膜は、ゲルマニウム（Ｇｅ）、スチビウム（アンチモン）（Ｓｂ）及びテルリウム（テルル）（Ｔｅ）からなる化合物膜（以下、ＧＳＴ膜と記す）であって、印加された電流による、ジュール熱（Ｊｏｕｌｅ Ｈｅａｔ）により非晶質（Ａｍｏｒｐｈｏｕｓ）状態と結晶質（Ｃｒｙｓｔａｌｌｉｎｅ）状態との間で相変化が生じ、その際、非晶質状態を有する相変化膜の比抵抗が結晶質状態を有する相変化膜の比抵抗より高いということから、読み取りモードから相変化膜を通じて流れる電流を感知して相変化記憶セルに格納された情報が論理‘１’であるか、または、論理‘０’であるかを判別することになる。
図１は、従来の相変化記憶セルを説明するための図面である。
図１に示すように、従来の相変化記憶素子は、下部電極３を含む半導体基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ７を形成した後にコンタクトプラグ７を含んだ基板結果物上に相変化膜９を形成する。続いて、相変化膜９上に上部電極１１を形成する。
図１に示すように、従来の相変化記憶素子は、下部電極３を含む半導体基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ７を形成した後にコンタクトプラグ７を含んだ基板結果物上に相変化膜９を形成する。続いて、相変化膜９上に上部電極１１を形成する。
相変化記憶セルをプログラムするために電圧を印加すると、相変化膜９とコンタクトプラグ７との間の界面から熱が発生して相変化膜の一部分９ａが非晶質状態に変わる。相変化膜９とコンタクトプラグ７の縁部（Ｃ）の熱は周辺の層間絶縁膜７に広がって状態変化に必要とする温度となれないこともある。それによって、相変化膜９を非晶質化させる際、縁部（Ｃ）の相変化膜９が非晶質化されなかった異常領域が生成されることがあった。
また、相変化メモリ素子の読み取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作時に前記下部電極と相変化膜との接触面積が大きいので、相変化に必要とする電流量が増加することになり、これによって、相変化記憶素子の速度にも影響を与えることになる。
また、相変化メモリ素子の読み取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作時に前記下部電極と相変化膜との接触面積が大きいので、相変化に必要とする電流量が増加することになり、これによって、相変化記憶素子の速度にも影響を与えることになる。
そこで、本発明は上記従来の相変化記憶素子における問題点に鑑みてなされたものであって、本発明の目的は、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による相変化記憶素子は、その上面に下部パターンが備えられた半導体基板と、前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成されたコンタクトプラグと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、前記コンタクトホール内の下部電極上に、前記下部電極が部分露出するように形成された第２酸化膜と、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成された相変化膜と、前記相変化膜上に形成された上部電極とを有することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
前記相変化膜は、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成されると共に、上部が前記コンタクトホールに隣接した第１酸化膜上に延長されて形成されることを特徴とする。
前記相変化膜は、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成されると共に、上部が前記コンタクトホールに隣接した第１酸化膜上に延長されて形成されることを特徴とする。
また、上記目的を達成するためになされた本発明による相変化記憶素子は、コンタクトプラグ上に形成された下部電極と、前記下部電極上にその断面形状が「π」字型の形状で形成された相変化膜と、前記相変化膜上に形成された上部電極とを有することを特徴とする。
上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、その上面に下部パターンを備えた半導体基板を提供するステップと、前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜内にコンタクトプラグを形成するステップと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、前記コンタクトホールの側壁にスペーサを形成するステップと、前記スペーサを含んだコンタクトホール内に第２酸化膜を形成するステップと、前記スペーサを除去するステップと、前記スペーサが除去されたコンタクトホールの側壁と第２酸化膜との間及び前記第２酸化膜上に相変化膜を形成するステップと、前記相変化膜上に上部電極を形成するステップとを有することを特徴とする。
前記第１酸化膜は、その形成後にＣＭＰ工程を用いて表面平坦化を実施することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする。
前記スペーサは窒化膜で形成することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする。
前記スペーサは窒化膜で形成することを特徴とする。
また、上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、その上面に下部パターンを備えた半導体基板を提供するステップと、前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜内にコンタクトプラグを形成するステップと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、前記コンタクトホールの側壁にスペーサを形成するステップと、前記スペーサを含んだコンタクトホール内に第２酸化膜を形成するステップと、前記スペーサを除去するステップと、前記スペーサが除去されたコンタクトホール内側面と第２酸化膜との間、前記第２酸化膜上、及びこれに隣接した前記第１酸化膜上に相変化膜を形成するステップと、前記相変化膜上に上部電極用導電膜を形成するステップと、前記上部電極用導電膜をエッチングして上部電極を形成すると共に、前記相変化膜をエッチングするステップとを有することを特徴とする。
本発明に係る相変化記憶素子によれば、コンタクトホールの側壁にスペーサを形成した後にコンタクトホールが埋め込まれるように酸化膜を形成した後にスペーサを除去して、スペーサが除去された部分と酸化膜上に相変化膜を形成することにより、下部電極と相変化膜との接触面積が小さくなるので、相変化に必要とする電流を減少させることができる効果がある。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図２は、本発明の実施の形態に係る相変化記憶素子を説明するための断面図である。
図２に示すように、本発明の相変化記憶素子は、その上面に下部パターン（図示していない）を含む半導体基板２１上に下部パターンを覆うように層間絶縁膜２２が形成され、層間絶縁膜２２内にコンタクトプラグ２３が形成される。コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４が形成される。下部電極２４を含んだ層間絶縁膜２２上に、下部電極２４を露出させるコンタクトホール２６を備えた第１酸化膜２５が形成される。コンタクトホール２６内の下部電極２４上に形成され、下部電極２４面を部分露出させるように第２酸化膜２８が形成される。コンタクトホール２６の内側面と第２酸化膜２８との間及び第２酸化膜２８上に相変化膜２９が形成され、相変化膜２９上に上部電極３０が形成される。
図２に示すように、本発明の相変化記憶素子は、その上面に下部パターン（図示していない）を含む半導体基板２１上に下部パターンを覆うように層間絶縁膜２２が形成され、層間絶縁膜２２内にコンタクトプラグ２３が形成される。コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４が形成される。下部電極２４を含んだ層間絶縁膜２２上に、下部電極２４を露出させるコンタクトホール２６を備えた第１酸化膜２５が形成される。コンタクトホール２６内の下部電極２４上に形成され、下部電極２４面を部分露出させるように第２酸化膜２８が形成される。コンタクトホール２６の内側面と第２酸化膜２８との間及び第２酸化膜２８上に相変化膜２９が形成され、相変化膜２９上に上部電極３０が形成される。
また、相変化膜２９はコンタクトホール２６の内側面と第２酸化膜２８との間及び第２酸化膜２８上に形成されると共に、コンタクトホール２６に隣接した第１酸化膜２５上に延長されて形成することも可能である。
また、下部電極２４及び上部電極３０はポリシリコン膜または金属膜より形成することが好ましい。
また、下部電極２４及び上部電極３０はポリシリコン膜または金属膜より形成することが好ましい。
相変化メモリ素子の読み取り（Ｒｅａｄ）及び書き取り（Ｗｒｉｔｅ）動作時に相変化膜２９の接触面から熱が発生すると、相変化膜２９の状態が非晶質状態または結晶質状態に変わる。本発明の相変化記憶素子は相変化膜２９をコンタクトホール２６の内側面と第２酸化膜２８との間及び第２酸化膜２８上に形成すると共に、コンタクトホール２６に隣接した第１酸化膜２５上に形成することにより下部電極２４と相変化膜２９との接触面積（図８符号Ａの部分参照）が小さくなるので、相変化に必要とする電流を減少させることができ、相変化記憶素子の速度を向上させることができる。
図３乃至図８は、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
まず、図３に示すように、その上面に下部パターン（図示していない）を備えた半導体基板２１上に下部パターンを覆うように第１層間絶縁膜２２を形成する。次に、第１層間絶縁膜２２をエッチングしてコンタクトプラグ２３を形成した後にコンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４を形成する。その際、下部電極２４はポリシリコン膜または金属膜で形成する。
まず、図３に示すように、その上面に下部パターン（図示していない）を備えた半導体基板２１上に下部パターンを覆うように第１層間絶縁膜２２を形成する。次に、第１層間絶縁膜２２をエッチングしてコンタクトプラグ２３を形成した後にコンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４を形成する。その際、下部電極２４はポリシリコン膜または金属膜で形成する。
次に、図４に示すように、下部電極２４を含んだ層間絶縁膜２２上に第１酸化膜２５を形成する。その際、第１酸化膜２５はその形成後にＣＭＰ工程を用いて第１酸化膜の表面を平坦化させる。続いて、第１酸化膜２５をエッチングして下部電極２４を露出させるコンタクトホール２６を形成する。
次に、図５に示すように、コンタクトホール２６の内側壁にスペーサ２７を形成する。その際、スペーサ２７は窒化膜で形成する。
次に、図６に示すように、スペーサ２７を含んだコンタクトホール２６内に第２酸化膜２８を形成する。
次に、図６に示すように、スペーサ２７を含んだコンタクトホール２６内に第２酸化膜２８を形成する。
次に、図７に示すように、コンタクトホール２６の内側壁に形成されたスペーサ２７をウェットエッチングにより除去する。
次に、図８に示すように、スペーサ２７が除去されたコンタクトホール２６の側壁と第２酸化膜２８との間及び第２酸化膜２８上に相変化膜２９を形成する。次に、相変化膜２９上に上部電極３０を形成する。ここで、上部電極３０はポリシリコン膜または金属膜で形成する。
次に、図８に示すように、スペーサ２７が除去されたコンタクトホール２６の側壁と第２酸化膜２８との間及び第２酸化膜２８上に相変化膜２９を形成する。次に、相変化膜２９上に上部電極３０を形成する。ここで、上部電極３０はポリシリコン膜または金属膜で形成する。
図９は、本発明の他の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
図９に示すように、その上面に下部パターンを備えた半導体基板２１上に下部パターンを覆うように層間絶縁膜２２を形成する。続いて、層間絶縁膜２２内にコンタクトプラグ２３を形成し、コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４を形成する。次に、下部電極２４を含んだ層間絶縁膜２２上に第１酸化膜２５を形成した後、第１酸化膜２５をエッチングして下部電極２４を露出させるコンタクトホール２６を形成する。
図９に示すように、その上面に下部パターンを備えた半導体基板２１上に下部パターンを覆うように層間絶縁膜２２を形成する。続いて、層間絶縁膜２２内にコンタクトプラグ２３を形成し、コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４を形成する。次に、下部電極２４を含んだ層間絶縁膜２２上に第１酸化膜２５を形成した後、第１酸化膜２５をエッチングして下部電極２４を露出させるコンタクトホール２６を形成する。
続いて、コンタクトホール２６の内側壁にスペーサ（図示していない）を形成した後にスペーサを含んだコンタクトホール２６内に第２酸化膜２８を形成する。次に、スペーサを除去し、スペーサが除去されたコンタクトホール２６内の部分と第２酸化膜２８上及び第１酸化膜２５上に相変化膜２９を形成する。続いて、相変化膜２９上に上部電極用導電膜を形成した後、上部電極用導電膜をエッチングして上部電極３０を形成すると共に、相変化膜３０をエッチングする。
尚、本発明は、上述の実施の形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
２１ 半導体基板
２２ 層間絶縁膜
２３ コンタクトプラグ
２４ 下部電極
２５ 第１酸化膜
２６ コンタクトホール
２７ スペーサ
２８ 第２酸化膜
２９ 相変化膜
３０ 上部電極
２２ 層間絶縁膜
２３ コンタクトプラグ
２４ 下部電極
２５ 第１酸化膜
２６ コンタクトホール
２７ スペーサ
２８ 第２酸化膜
２９ 相変化膜
３０ 上部電極
Claims (9)
- その上面に下部パターンが備えられた半導体基板と、
前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成されたコンタクトプラグと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、
前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、
前記コンタクトホール内の下部電極上に、前記下部電極が部分露出するように形成された第２酸化膜と、
前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成された相変化膜と、
前記相変化膜上に形成された上部電極とを有することを特徴とする相変化記憶素子。 - 前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする請求項１記載の相変化記憶素子。
- 前記相変化膜は、前記コンタクトホールの内側面と第２酸化膜との間及び前記第２酸化膜上に形成されると共に、上部が前記コンタクトホールに隣接した第１酸化膜上に延長されて形成されることを特徴とする請求項１記載の相変化記憶素子。
- コンタクトプラグ上に形成された下部電極と、
前記下部電極上にその断面形状が「π」字型の形状で形成された相変化膜と、
前記相変化膜上に形成された上部電極とを有することを特徴とする相変化記憶素子。 - その上面に下部パターンを備えた半導体基板を提供するステップと、
前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内にコンタクトプラグを形成するステップと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、
前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、
前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールの側壁にスペーサを形成するステップと、
前記スペーサを含んだコンタクトホール内に第２酸化膜を形成するステップと、
前記スペーサを除去するステップと、
前記スペーサが除去されたコンタクトホールの側壁と第２酸化膜との間及び前記第２酸化膜上に相変化膜を形成するステップと、
前記相変化膜上に上部電極を形成するステップとを有することを特徴とする相変化記憶素子の製造方法。 - 前記第１酸化膜は、その形成後にＣＭＰ工程を用いて表面平坦化を実施することを特徴とする請求項５記載の相変化記憶素子の製造方法。
- 前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする請求項５記載の相変化記憶素子の製造方法。
- 前記スペーサは窒化膜で形成することを特徴とする請求項５記載の相変化記憶素子の製造方法。
- その上面に下部パターンを備えた半導体基板を提供するステップと、
前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内にコンタクトプラグを形成するステップと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、
前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、
前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールの側壁にスペーサを形成するステップと、
前記スペーサを含んだコンタクトホール内に第２酸化膜を形成するステップと、
前記スペーサを除去するステップと、
前記スペーサが除去されたコンタクトホール内側面と第２酸化膜との間、前記第２酸化膜上、及びこれに隣接した前記第１酸化膜上に相変化膜を形成するステップと、
前記相変化膜上に上部電極用導電膜を形成するステップと、
前記上部電極用導電膜をエッチングして上部電極を形成すると共に、前記相変化膜をエッチングするステップとを有することを特徴とする相変化記憶素子の製造方法。
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