KR100437457B1 - 보이드를 갖는 상변환 기억 셀들 및 그 제조방법들 - Google Patents

보이드를 갖는 상변환 기억 셀들 및 그 제조방법들 Download PDF

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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract

보이드를 갖는 상변환 기억 셀들 및 그 제조방법들을 제공한다. 이 상변환 기억 셀들은 반도체기판 상에 형성된 하부 층간절연막과, 상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들과, 상기 각 스토리지 노드 플러그들 상에 형성된 복수개의 정보 저장요소들과, 상기 정보 저장요소들을 갖는 반도체기판 상에 형성되고 상기 정보 저장요소들의 상부면들과 전기적으로 접속된 플레이트 전극과, 상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드들을 구비한다. 상기 보이드들은 상기 정보 저장요소들의 측벽들 또는 상부면들 상에 각각 희생막 스페이서들 또는 희생막을 형성하고 상기 희생막 스페이서들 또는 희생막을 갖는 반도체기판 상에 복수개의 홀들을 갖는 플레이트 전극을 형성한 다음, 상기 희생막 스페이서들 또는 상기 희생막을 선택적으로 제거함으로써 형성된다. 이와는 달리, 상기 보이드들은 상기 플레이트 전극을 형성하기 전에, 상기 정보 저장요소들의 하부에 희생막을 형성하고 상기 희생막을 선택적으로 제거하여 언더컷 형태의 보이드들을 형성할 수도 있다.

Description

보이드를 갖는 상변환 기억 셀들 및 그 제조방법들{Phase changeable memory cells having voids and methods of fabricating the same}
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 보이드를 갖는 상변환 기억셀들 및 그 제조방법들에 관한 것이다.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다.
도 1은 상기 상변환 기억소자들의 단위 셀의 등가회로도를 보여준다.
도 1을 참조하면, 상기 상변환 기억 셀은 하나의 억세스 트랜지스터(TA) 및 하나의 가변저항체(variable resistor; C)로 구성된다. 상기 가변저항체(C)는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 가변저항체(C)의 상기 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 억세스 트랜지스터(TA)는 상기 하부전극과 접속된 소오스 영역, 상기 소오스 영역과 이격된(spaced apart) 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상에 위치하는 게이트 전극을 포함한다. 상기 억세스 트랜지스터(TA)의 상기 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상기 상변환 기억 셀의 등가회로도는 디램 셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과는 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.
도 2는 상기 상변환 기억 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변환 물질막에 가해지는 온도(TMP)를 나타낸다.
도 2를 참조하면, 상기 상변환 물질막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first duration; T1) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변한다(곡선 ① 참조). 이에 반하여, 상기 상변환 물질막을 상기 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간(T1) 보다 긴 제2 기간(second duration; T2) 동안 가열한 후에 냉각시키면, 상기 상변환물질막은 결정 상태(crystalline state)로 변한다(곡선 ② 참조). 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1" 인지 또는 논리 "0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막' 이라 함)이 널리 사용된다.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.
도 3을 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)이 배치된다. 상기 활성영역을 가로질러 한 쌍의 평행한 워드라인들(15)이 배치된다. 상기 한 쌍의 워드라인들(15)의 양 옆에 위치하는 상기 활성영역에 불순물 영역들이 형성된다. 상기 한 쌍의 워드라인들(15) 사이의 활성영역에 형성된 불순물 영역은 공통 드레인 영역(17d)에 해당하고, 상기 공통 드레인 영역(17d) 양 옆의 불순물 영역들은 소오스 영역들(17s)에 해당한다. 상기 소오스/드레인 영역들(17s, 17d), 상기 워드라인들(15) 및 상기 소자분리막(13)을 갖는 반도체기판의 전면은 제1 층간절연막(19)으로 덮여진다. 상기 제1 층간절연막(19) 상에 상기 공통 드레인 영역(17d)과 전기적으로 접속된 비트라인(21)이 배치된다. 도면에서 상기 비트라인(21)의 일 부분만이 도시되었으나, 상기 비트라인(21)은 상기 워드라인들(15)의 상부를 가로지른다.
상기 비트라인(21)을 포함하는 반도체기판의 전면은 제2 층간절연막(23)으로덮여진다. 상기 제2 층간절연막(23) 내에 상기 각 소오스 영역들(17s)과 전기적으로 접속된 한 쌍의 콘택 플러그들(25)이 배치된다. 상기 제2 층간절연막(23) 상에 한 쌍의 상변환 물질막 패턴들(phase changeable material layer patterns; 27)이 배치된다. 상기 상변환 물질막 패턴들(27)의 각각은 상기 각 콘택 플러그들(25)을 덮는다. 상기 각 상변환 물질막 패턴들(27) 상에 상부전극들(29)이 적층된다. 상기 상변환 물질막 패턴들(27) 사이의 갭 영역들은 평탄화된 층간절연막(31)으로 채워진다. 상기 평탄화된 층간절연막(31) 및 상기 상부전극들(29)은 플레이트 전극(33)으로 덮여진다.
상기 한 쌍의 상변환 기억 셀들중 하나의 셀(A)을 프로그램시키기 위하여 상기 셀(A)의 콘택 플러그(25)에 선택적으로 프로그램 전압을 인가하면, 상기 셀(A)의 상변환 물질막 패턴(27) 및 콘택 플러그(25) 사이의 계면에서 열이 발생한다. 이에 따라, 상기 선택된 셀(A)의 상변환 물질막 패턴(27)의 일 부분(27a)이 비정질 상태로 변한다. 이때, 상기 선택된 셀(A)에서 발생된 열은 상기 도전성 플레이트 전극(33) 및/또는 상기 평탄화된 층간절연막(31)을 통하여 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)에 전달될 수 있다. 이 경우에, 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)의 일 부분(27b) 역시 비정질 상태로 변한다. 결과적으로, 상기 비선택된 셀(B)이 열적간섭 현상(thermal interference phenomenon)에 기인하여 약하게 프로그램될 수 있다. 이러한 열적간섭 현상(thermal interference phenomenon)은 상기 한 쌍의 셀들(A, B) 사이의 간격이 좁아짐에 따라 더욱 심하게 나타난다(appear).
상술한 바와 같이, 종래의 상변환 기억 셀들은 서로 동일한 높이(level)에 형성된다. 따라서, 하나의 상변환 기억 셀을 선택적으로 프로그램시킬 때 상기 선택된 셀과 이웃하는 비선택된 셀이 프로그램될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 셀들 사이의 열적간섭 현상을 최소화시키기에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 상변환 기억소자에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.
도 1은 전형적인 상변환 기억소자(typical phase changeable memory device)의 단위 셀의 등가회로도이다.
도 2는 상변환 기억 셀에 채택되는 상변환 물질의 특성을 설명하기 위한 그래프이다.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 상변환 기억셀들의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 상변환 기억셀들의 단면도이다.
도 7, 도 8 및 도 9a는 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 9b는 도 9a에 보여진 단면도를 얻기 위한 공정들을 설명하기 위한 평면도이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제들을 이루기 위하여, 본 발명은 낮은 열전도도(thermal conductivity)를 보이는 보이드들을 채택하는 상변환 기억셀들을 제공한다. 이 상변환 기억 셀들은 반도체기판 상에 형성된 하부 층간절연막과, 상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들과, 상기 각 스토리지 노드 플러그들 상에 형성된 복수개의 정보 저장요소들과, 상기 정보 저장요소들을 갖는 반도체기판 상에 형성되고 상기 정보 저장요소들의 상부면들과 전기적으로 접속된 플레이트 전극과, 상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 포함한다.
상기 기술적 과제들을 이루기 위하여, 본 발명은 낮은 열전도도를 보이는 보이들을 채택하는 상변환 기억 셀들의 제조방법을 제공한다. 이 방법은 반도체기판상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 정보 저장요소들을 형성하고, 상기 정보 저장요소들을 갖는 반도체기판 상에 플레이트 전극을 형성하고, 상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 형성하는 것을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체기판(51) 상에 하부 층간절연막(66)이 배치된다. 상기 하부 층간절연막(66)은 차례로 적층된 하부 절연막(64) 및 식각저지막(65)을 포함한다. 바람직하게는, 상기 하부 절연막(64)은 실리콘 산화막이고 상기 식각저지막(65)은 실리콘 질화막이다. 상기 하부 층간절연막(66)을 관통하여 상기 반도체기판(51)의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들(70)이 배치된다. 상기 스토리지 노드 플러그들(70)은 전기적인 에너지를 열 에너지로 변환시키기에 적합한 도전막, 예컨대 타이타늄 질화막인 것이 바람직하다. 또한, 상기 스토리지 노드 플러그들(70)의 각각은 차례로 적층된 폴리실리콘 플러그 및 타이타늄 질화막 플러그를 포함할 수도 있다.
상기 스토리지 노드 플러그들(70)을 갖는 반도체기판 상에 복수개의 정보 저장요소들(74)이 2차원적으로 배치된다. 상기 정보 저장요소들(74)의 각각은 차례로 적층된 상변환 물질막 패턴(71) 및 상부전극(73)을 포함한다. 상기 정보 저장요소들(74)을 갖는 반도체기판 상에 플레이트 전극(80)이 배치된다. 상기 플레이트 전극(80)은 차례로 적층된 하부 플레이트 전극(77) 및 상부 플레이트 전극(79)을 포함하는 것이 바람직하다. 상기 정보 저장요소들(74)의 측벽들 및 상기 플레이트 전극(80) 사이에는 스페이서 형태의 보이드들(75a)이 개재된다. 다시 말해서, 상기 플레이트 전극(80)은 상기 보이드들(75a)에 의해 상기 정보 저장요소들(74)의 측벽들로부터 이격된다. 이와 관련하여, 상기 하부 플레이트 전극(77)은 상기 상부 플레이트 전극(79)에 비하여 높은 경도를 갖는 도전막인 것이 바람직하다. 이는, 상기 보이드들(75a)의 형태가 변형되거나 그 공간이 축소되는 것을 방지하기 위함이다. 즉, 상기 상부 플레이트 전극(79)은 알루미늄막과 같은 비저항이 낮은 도전막인 것이 바람직하고, 상기 하부 플레이트 전극(77)은 상기 상부 플레이트 전극(79)에 비하여 견고한 타이타늄 질화막인 것이 바람직하다.
상술한 바와 같이, 서로 이웃하는 정보 저장요소들 사이에 공기로 채워진 보이드들(75a)이 개재된다. 이에 따라, 종래기술에 비하여 서로 인접한 정보 저장요소들 사이의 열전도도를 현저히 감소시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체기판(51) 상에 하부 절연막(102) 및 식각저지막(103)이 차례로 적층된다. 상기 식각저지막(103) 및 하부 절연막(102)의 소정영역들을 관통하여 상기 반도체기판(51)의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들(110)이 배치된다. 상기 스토리지 노드 플러그들(110)은 상기식각저지막(103)의 상부면들로부터 위쪽으로 연장되어 돌출된다. 상기 스토리지 노드 플러그들(110)의 상부 외측벽들은 지지막 패턴들(107a)에 의해 둘러싸여진다. 또한, 상기 지지막 패턴들(107a)은 상기 식각저지막(103)의 상부면으로부터 보이드들(105a), 즉 하부 보이드들에 의해 이격된다. 다시 말해서, 상기 보이드들(105a)은 상기 지지막 패턴들(107a) 및 상기 식각저지막(103) 사이에 개재된다. 상기 보이드들(105a)은 희생막이 제거되어 형성된 언더컷 영역들에 해당한다. 결과적으로, 상기 스토리지 노드 플러그들(110)은 차례로 적층된 상기 하부 절연막(102), 식각저지막(103), 희생막, 지지막(107a)으로 이루어진 하부 층간절연막을 관통한다.
상기 스토리지 노드 플러그들(110)은 복수개의 정보 저장요소들(114)로 덮여진다. 상기 정보 저장요소들(114)의 각각은 차례로 적층된 상변환 물질막 패턴(111) 및 상부전극(113)을 포함한다. 상기 상변환 물질막 패턴들(111)의 각각의 하부면은 상기 스토리지 노드 플러그(110) 및 그를 둘러싸는 상기 지지막 패턴(107a)과 접촉된다. 상기 정보 저장요소들(114) 사이의 갭 영역들은 절연막 패턴들(115)로 채워질 수도 있다. 상기 절연막 패턴들(115) 및 상기 정보 저장요소들(114)은 플레이트 전극(120)으로 덮여진다. 상기 플레이트 전극(120)은 도 4에서 설명한 실시예와 마찬가지로 차례로 적층된 하부 플레이트 전극(117) 및 상부 플레이트 전극(119)로 구성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다. 이 실시예에서, 하부 층간절연막, 스토리지 노드 플러그들 및 정보 저장요소들은 도 4에서 설명한 그것들과 동일한 구조적인 형태를 갖는다. 따라서, 이들에 대해서는 간단히 설명하기로 한다.
도 6을 참조하면, 반도체기판(51) 상에 하부 층간절연막(66)이 적층된다. 상기 하부 층간절연막(66) 내에 복수개의 스토리지 노드 플러그들(70)이 배치된다. 상기 스토리지 노드 플러그들(70) 상에 복수개의 정보 저장요소들(74)이 2차원적으로 배열된다. 상기 정보 저장요소들(74)을 갖는 반도체기판 상부에 플레이트 전극(155)이 배치된다. 상기 플레이트 전극(155)은 복수개의 콘택 플러그들(153)을 통하여 상기 정보 저장요소들(74)과 전기적으로 접속된다. 상기 플레이트 전극(155)은 보이드들(151a)에 의해 상기 정보 저장요소들(74)의 상부면들로부터 이격된다. 상기 보이드들(151a)은 상기 정보 저장요소들(74) 사이의 갭 영역까지 연장된다.
다음에, 본 발명의 실시예들에 따른 상변환 기억 셀들의 제조방법들을 설명하기로 한다.
도 7, 도 8 및 도 9a는 본 발명의 일 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기 위한 단면도들이고, 도 9b는 도 9a의 단면도를 얻기 위한 플레이트 전극을 설명하기 위한 평면도이다.
도 7을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들을 한정한다. 상기 활성영역들은 상기 반도체기판(51)에 2차원적으로 배열되도록 한정된다. 상기 활성영역들의 상부를 가로지르도록 복수개의 워드라인들(55)을 형성한다. 상기 활성영역들의 각각은 한 쌍의 워드라인들(55)에 의해 3개의 영역으로 분할된다. 상기 워드라인들(55) 및 상기 소자분리막(53)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온들을 주입하여 불순물 영역들을 형성한다. 그 결과, 상기 각 활성영역들에 공통 드레인 영역(57d) 및 2개의 소오스 영역들(57s)이 형성된다. 상기 공통 드레인 영역들(57d) 및 소오스 영역들(57s)을 갖는 반도체기판의 전면 상에 제1 하부 절연막(59), 예컨대 실리콘 산화막을 형성한다. 상기 제1 하부 절연막(59)의 소정영역들을 관통하는 복수개의 하부 스토리지 노드 플러그들(61)을 형성한다. 상기 하부 스토리지 노드 플러그들(61)은 상기 소오스 영역과 접촉하도록 형성한다. 상기 하부 스토리지 노드 플러그들(61)은 폴리실리콘막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 하부 스토리지 노드 플러그들(61)을 갖는 반도체기판의 전면 상에 제2 하부 절연막(63)을 형성한다. 상기 제2 하부 절연막(63)은 상기 제1 하부 절연막(59)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제2 하부 절연막(63)을 형성하기 전에 상기 제1 하부 절연막(59) 상에 상기 공통 드레인 영역들(57d)과 전기적으로 접속된 복수개의 비트라인들(도시하지 않음)을 형성한다.
계속해서, 상기 제2 하부 절연막(63) 상에 식각저지막(65)을 형성한다. 상기 식각저지막(65)은 실리콘 산화막에 대하여 식각 선택비를 갖는 실리콘 질화막 또는 탄탈륨 산화막으로 형성하는 것이 바람직하다. 상기 식각저지막(65) 및 상기 제2 하부 절연막(63)을 관통하여 상기 하부 스토리지 노드 플러그들(61)과 접촉하는 복수개의 상부 스토리지 노드 플러그들(69)을 형성한다. 상기 상부 스토리지 노드 프러그들(69)은 타이타늄 질화막과 같은 도전막으로 형성하는 것이 바람직하다. 상기하부 스토리지 노드 플러그들(61) 및 상부 스토리지 노드 플러그들(69)은 스토리지 노드 플러그들(70)을 구성한다. 또한, 상기 제1 하부 절연막(59) 및 상기 제2 하부 절연막(63)은 하부 절연막(64)을 구성하고, 상기 하부 절연막(64) 및 상기 식각저지막(65)은 하부 층간절연막(66)을 구성한다.
상기 하부 층간절연막(66) 상에 상변환 물질막 및 상부전극막을 차례로 형성한다. 상기 상변환 물질막은 GTS막으로 형성하고, 상기 상부전극막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것이 바람직하다. 상기 상부전극막 및 상기 상변환 물질막을 연속적으로 패터닝하여 2차원적으로 배열된 복수개의 정보 저장요소들(74)을 형성한다. 이에 따라, 상기 정보 저장요소들(74)의 각각은 차례로 적층된 상변환 물질막 패턴(71) 및 상부전극(73)으로 구성된다. 상기 정보 저장요소들(74)의 각각은 상기 각 스토리지 노드 플러그들(70)을 덮도록 형성된다. 상기 정보 저장요소들(74)의 측벽 상에 스페이서들(75)을 형성한다. 상기 스페이서들(75)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 상기 스페이서들(75)을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 복수개의 홀들(80a)을 갖는 플레이트 전극(80)을 형성한다. 상기 복수개의 홀들(80a)은 도 9b에 보여진 바와 같이 상기 정보 저장요소들(74)의 코너들에 형성된 스페이서들(75)을 노출시키도록 형성하는 것이 바람직하다. 또한, 상기 도전막은 하부 도전막 및 상부 도전막을 차례로 형성하는 바람직하다. 상기 하부 도전막은 상부 도전막에 비하여 견고한 금속막, 예컨대 타이타늄 질화막으로 형성하는 것이 바람직하고, 상기 상부 도전막은 알루미늄막과 같은 비저항이 낮은 금속막으로 형성하는 것이 바람직하다. 따라서, 상기 플레이트 전극(80)은 차례로 적층된 하부 플레이트 전극(77) 및 상부 플레이트 전극(79)를 포함할 수 있다. 다음에, 상기 플레이트 전극(80)을 갖는 반도체기판을 불산용액(HF) 또는 완충 산화막 식각용액(BOE)에 담구어 상기 스페이서들(75)을 선택적으로 제거한다. 그 결과, 상기 정보 저장요소들(74)의 측벽을 둘러싸는 보이드들(75a), 즉 측벽 보이드들이 형성된다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s), 제1 하부 절연막(59) 및 하부 스토리지 노드 플러그들(61)을 형성한다. 상기 제1 하부 절연막(59) 상에 상기 공통 드레인 영역들(57d)과 전기적으로 접속된 복수개의 비트라인들(도시하지 않음)을 형성한다. 상기 비트라인들을 갖는 반도체기판의 전면 상에 제2 하부 절연막(101), 식각저지막(103), 희생막(105) 및 지지막(107)을 차례로 형성한다. 상기 제2 하부 절연막(101)은 상기 제1 하부 절연막(59)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제1 및 제2 하부 절연막(59, 101)은 하부 절연막(102)을 구성한다. 또한, 상기 식각저지막(103)은 실리콘 질화막으로 형성하는 것이 바람직하고, 상기 희생막(105)은 실리콘 산화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 지지막(107)은 탄탈륨 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다. 여기서, 상기 하부 절연막(102), 식각저지막(103), 희생막(105) 및 지지막(107)은 하부 층간절연막을 구성한다.
상기 지지막(107), 희생막(105), 식각저지막(103) 및 제2 하부 절연막(101)을 관통하여 상기 하부 스토리지 노드 플러그들(61)과 접촉하는 복수개의 상부 스토리지 노드 플러그들(109)을 형성한다. 상기 상부 스토리지 노드 플러그들(109)은 타이타늄 질화막으로 형성하는 것이 바람직하다. 상기 하부 스토리지 노드 플러그들(61) 및 상기 상부 스토리지 노드 플러그들(109)은 스토리지 노드 플러그들(110)을 구성한다.
도 11을 참조하면, 상기 상부 스토리지 노드 플러그들(109)을 갖는 반도체기판 상에 제1 실시예와 동일한 방법을 사용하여 복수개의 정보 저장요소들(114)을 형성한다. 상기 정보 저장요소들(114)의 각각은 제1 실시예와 마찬가지로 차례로 적층된 상변환 물질막 패턴(111) 및 상부전극(113)을 포함한다. 계속해서, 상기 정보 저장요소들(114) 사이의 지지막(107)을 식각하여 상기 정보 저장요소들(114)의 하부에 잔존하는 지지막 패턴들(107a)을 형성한다. 이에 따라, 상기 희생막(105)의 소정영역들이 노출된다.
도 12를 참조하면, 상기 희생막(105)을 선택적으로 제거하여 상기 지지막 패턴들(107a) 하부에 언더컷 형태의 보이드들(105a), 즉 하부 보이드들을 형성한다. 이어서, 상기 결과물의 전면에 실리콘 산화막과 같은 절연막을 증착한 후, 이를 평탄화시키어 상기 정보 저장요소들(114) 사이의 갭 영역 내에 절연막 패턴들(115)을형성한다. 절연막은 상기 하부 보이드들이 상기 절연막에 의해 채워지는 것을 방지하기 위하여 불량한 단차도포성을 보이는 증착공정을 사용하여 형성하는 것이 바람직하다. 상기 절연막 패턴들(115)을 형성하는 공정은 생략할 수도 있다. 상기 절연막 패턴들(115)이 형성된 결과물의 전면 상에 플레이트 전극(120)을 형성한다. 상기 플레이트 전극(115)은 제1 실시예에서와 같이 하부 플레이트 전극(117) 및 상부 플레이트 전극(119)으로 이루어진 2중층 구조를 갖도록 형성할 수 있다. 그러나, 본 실시예에서는 상기 플레이트 전극(80)을 관통하는 복수개의 홀들(도 9b의 80a)을 형성하는 것이 요구되지 않는다.
도 13 및 도 14는 본 발명이 또 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s),하부 층간절연막(66), 스토리지 노드 플러그들(70) 및 정보 저장요소들(74)을 형성한다. 상기 정보 저장요소들(74)을 갖는 반도체기판의 전면 상에 희생막(151)을 형성한다. 상기 희생막(151)은 상기 식각저지막(65)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 산화막으로 형성하는 것이 바람직하다.
도 14를 참조하면, 상기 희생막(151)을 관통하여 상기 상부전극들(73)의 소정영역들과 접촉하는 복수개의 콘택 플러그들(153)을 형성한다. 이어서, 상기 콘택 플러그들(153)을 갖는 반도체기판 상에 도 9a 및 도 9b에서 설명한 플레이트 전극(80)과 동일한 형태를 갖는 플레이트 전극(155)을 형성한다. 결과적으로, 상기플레이트 전극(155) 역시 상기 희생막(151)의 소정영역들을 노출시키는 복수개의 홀들을 갖는다. 이어서, 상기 희생막(151)을 습식 식각용액을 사용하여 선택적으로 제거한다. 그 결과, 상기 정보 저장요소들(74)의 상부면들 및 측벽들을 노출시키는 보이드들(151a)이 형성된다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 각 정보 저장요소들의 상부면, 측벽 및 하부면중 적어도 하나는 보이드에 의해 공기와 접촉한다. 따라서, 서로 이웃하는 정보 저장요소들 사이의 열전도도를 현저히 감소시킬 수 있다. 결과적으로, 선택된 하나의 셀을 프로그램시키기 위하여 상기 선택된 셀의 스토리지 노드 플러그에 프로그램 전압을 인가하여 열을 발생시킬지라도, 상기 선택된 셀와 이웃하는 비선택된 셀이 프로그램되는 현상을 방지할 수 있다.

Claims (15)

  1. 반도체기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들;
    상기 각 스토리지 노드 플러그들 상에 형성된 복수개의 정보 저장요소들;
    상기 정보 저장요소들을 갖는 반도체기판 상에 형성되고 상기 정보 저장요소들의 상부면들과 전기적으로 접속된 플레이트 전극; 및
    상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 포함하는 상변환 기억 셀들.
  2. 제 1 항에 있어서,
    상기 보이드는 상기 정보 저장요소들의 측벽들을 노출시키는 것을 특징으로 하는 상변환 기억 셀들.
  3. 제 2 항에 있어서,
    상기 하부 층간절연막은 차례로 적층된 하부 절연막 및 식각 저지막을 포함하는 것을 특징으로 하는 상변환 기억 셀들.
  4. 제 1 항에 있어서,
    상기 보이드는 상기 정보 저장요소들의 적어도 하부에 위치하는 것을 특징으로 하는 상변환 기억 셀들.
  5. 제 4 항에 있어서,
    상기 하부 층간절연막은 차례로 적층된 하부 절연막, 식각저지막, 희생막 및 지지막으로 구성되되, 상기 지지막은 상기 정보 저장요소들의 하부면들과 접촉하고 상기 보이드는 상기 지지막 및 상기 식각저지막 사이의 상기 희생막이 제거된 공간에 해당하는 것을 특징으로 하는 상변환 기억 셀들.
  6. 제 1 항에 있어서,
    상기 보이드는 상기 정보 저장요소들의 상부면들 및 상기 플레이트 전극 사이의 공간과 상기 정보 저장요소들의 측벽들 사이의 공간을 포함하는 것을 특징으로 하는 상변환 기억 셀들.
  7. 제 6 항에 있어서,
    상기 하부 층간절연막은 차례로 적층된 하부 절연막 및 식각저지막을 포함하는 것을 특징으로 하는 상변환 기억 셀들.
  8. 제 6 항에 있어서,
    상기 플레이트 전극은 상기 정보 저장요소들의 상부면들의 소정영역들과 콘택 플러그들을 통하여 전기적으로 접속되는 것을 특징으로 하는 상변환 기억 셀들.
  9. 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 정보 저장요소들을 형성하고,
    상기 정보 저장요소들을 갖는 반도체기판 상에 플레이트 전극을 형성하고,
    상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 형성하는 것을 포함하는 상변환 기억 셀들의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들을 형성하는 것을 더 포함하되, 상기 각 스토리지 노드 플러그들의 상부면들은 상기 각 정보 저장요소들과 접촉하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  11. 제 9 항에 있어서,
    상기 하부 층간절연막은 하부 절연막 및 식각저지막을 차례로 적층시키어 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  12. 제 11 항에 있어서,
    상기 플레이트 전극 및 상기 보이드를 형성하는 것은
    상기 정보 저장요소들의 측벽들 상에 스페이서들을 형성하고,
    상기 스페이서들을 갖는 반도체기판의 전면 상에 플레이트 전극을 형성하되, 상기 플레이트 전극은 상기 스페이서들의 소정영역들을 노출시키는 복수개의 홀들을 갖고,
    상기 스페이서들을 선택적으로 제거하여 상기 정보 저장요소들의 측벽들을 노출시키는 것을 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  13. 제 11 항에 있어서,
    상기 플레이트 전극 및 상기 보이드를 형성하는 것은
    상기 정보 저장요소들을 갖는 반도체기판의 전면 상에 희생막을 형성하고,
    상기 희생막을 패터닝하여 상기 각 정보 저장요소들의 상부면들의 일 부분을 노출시키는 콘택홀들을 형성하고,
    상기 희생막 상에 상기 콘택홀들을 통하여 상기 정보 저장요소들과 전기적으로 접속된 플레이트 전극을 형성하되, 상기 플레이트 전극은 상기 희생막의 소정영역들을 노출시키는 복수개의 홀들을 갖고,
    상기 희생막을 선택적으로 제거하여 상기 정보 저장요소들의 상부면들 및 측벽들을 노출시키는 것을 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  14. 제 9 항에 있어서,
    상기 하부 층간절연막은 하부 절연막, 식각저지막, 희생막 및 지지막을 차례로 적층시키어 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  15. 제 14 항에 있어서,
    상기 플레이트 전극 및 상기 보이드를 형성하는 것은
    상기 정보 저장요소들 사이의 상기 지지막을 식각하여 상기 희생막을 노출시키고,
    상기 희생막을 선택적으로 제거하여 상기 지지막 하부에 언더컷 영역을 형성하고,
    상기 언더컷 영역을 갖는 반도체기판의 전면 상에 플레이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
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