KR20070063811A - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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KR20070063811A
KR20070063811A KR1020050124048A KR20050124048A KR20070063811A KR 20070063811 A KR20070063811 A KR 20070063811A KR 1020050124048 A KR1020050124048 A KR 1020050124048A KR 20050124048 A KR20050124048 A KR 20050124048A KR 20070063811 A KR20070063811 A KR 20070063811A
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Abstract

본 발명은 칩의 크기와 쓰기 전류를 감소시킨 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판; 상기 반도체기판의 액티브영역 상에 형성된 수 개의 게이트; 상기 게이트 양측의 기판 표면내에 형성되며, 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역; 상기 게이트를 덮도록 기판 전면 상에 형성된 제1절연막; 상기 제1절연막 내에 소오스 영역과 콘택하도록 형성된 상변환막; 상기 상변환막을 포함한 제1절연막 상에 형성된 제2절연막; 상기 제2절연막 내에 상변환막과 콘택하도록 형성된 상부전극; 상기 제2절연막 상에 드레인 영역과 콘택하도록 형성된 제1금속배선; 및 상기 제2절연막 상에 상부전극과 콘택하도록 형성된 제2금속배선;을 포함하며, 여기서, 상기 상변환막은 100∼200㎚의 크기를 가지며, 상기 상부전극은 70∼100㎚의 크기를 갖는다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : 소자분리막
23 : 게이트 24 : 스페이서
25a : 소오스 영역 25b : 드레인 영역
26 : 제1절연막 27 : 제1콘택홀
28 : 상변환막 29 : 제2절연막
30 : 제2콘택홀 31 : 상부전극
32 : 제3콘택홀 33 : 베리어금속막
34a : 제1금속배선 34b : 제2금속배선
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 칩의 크기와 쓰기 전류를 감소시킨 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근들어 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변환 기억 소자에 있어서, 상변환막의 상변화를 위해서는 전류 흐름이 1㎃ 이상이 요구된다. 따라서, 상변환막과 전극과의 접촉 면적을 작게 하여 상기 상변환막의 상변화에 필요한 전류를 낮추어야 한다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 소자분리막(2)에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(3)이 형성되어져 있고, 상기 게이트(3) 양측의 기판 표면 내에는 소오스/드레인영역(4a, 4b)이 형성되어 있다. 상기 게이트들(3)을 덮도록 기판 전면 상에 제1절연막(5)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압이 인가될 라인(이하, "접지라인(Vss line)"이라 칭함")이 형성될 영역의 제1절연막 부분들 내에 각각 제1텅스텐플러그(6a)과 제2텅스텐플러그(6b)가 형성되어 있다.
상기 제1 및 제2텅스텐플러그(6a, 6b)를 포함한 제1산화막(5) 상에 제2산화막(7)이 형성되어져 있으며, 다마신(Damascene) 공정에 따라 상변환 셀 형성 영역에는 제1텅스텐플러그(6a)와 콘택하도록 도트(Dot) 형태의 금속패드(8)가 형성되어 있고, 아울러, 접지전압이 인가될 영역에는 상기 제2텅스텐플러그(6b)와 콘택하도록 바(Bar) 형태의 접지라인(9)이 형성되어 있다.
계속해서, 상기 금속패드(8) 및 접지라인(9)을 포함한 제2산화막(7) 상에 제3산화막(10)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제3산화막(10) 부분 내에는 금속패드(8)와 콘택하도록 플러그 형태의 하부전극콘택(Bottom electrode contact; 11)이 형성되어 있다. 그리고, 상기 하부전극콘택(11) 및 이에 인접한 제3산화막 부분 상에 패턴 형태로 상변환막(12)과 상부전극(13)이 차례로 적층되어져 있으며, 이 결과로, 플러그 형태의 하부전극, 즉, 하부전극콘택(11)과 그 위에 차례로 형성된 상변환막(12) 및 상부전극(13)을 포함한 상변환 셀이 구성되어 있다.
그리고, 상기 상변환 셀을 덮도록 제3산화막(10) 상에 제4산화막(14)이 형성되어져 있으며, 상기 제4산화막(14) 상에는 상부전극(13)과 콘택하도록 금속배선(15)이 형성되어 있다.
그러나, 전술한 바와 같은 종래의 상변환 기억 소자에 따르면, 상변환막의 상변화에 필요한 전류를 낮추기 위해서는 상변환막과 전극과의 접촉면적을 작게 해 야 하는데, 100㎚ 이하의 크기를 갖는 하부전극콘택 상에 상변환막을 형성하는 것은 장비 한계로 인해 실질적으로 곤란하며, 그래서, 접촉면적의 감소를 통해 쓰기 전류를 낮추는데 한계가 있다.
또한, 종래에는 하부전극콘택을 형성한 후, 이 하부전극콘택을 포함한 제3산화막 상에 상변환막을 형성하는 공정을 이용하고 있는데, 이 경우, 하부전극콘택을 형성하기 위해서 금속패드를 트랜지스터의 소오스단은 물론 드레인단 모두에 형성해야 하는 바, 금속패드들간의 공간(space) 확보로 인해 칩의 크기가 커지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 상변환막의 상변화에 필요한 전류를 낮춘 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 칩의 크기를 감소시킨 상변환 기억 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판; 상기 반도체기판의 액티브영역 상에 형성된 수 개의 게이트; 상기 게이트 양측의 기판 표면내에 형성되며, 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역; 상기 게이트를 덮도록 기판 전면 상에 형성된 제1절연막; 상기 제1절연막 내에 소오스 영역과 콘택하도록 형성된 상변환막; 상기 상변환막을 포함한 제1절연막 상에 형성된 제2절연막; 상기 제2절연막 내에 상변환 막과 콘택하도록 형성된 상부전극; 상기 제2절연막 상에 드레인 영역과 콘택하도록 형성된 제1금속배선; 및 상기 제2절연막 상에 상부전극과 콘택하도록 형성된 제2금속배선;을 포함하는 상변환 기억 소자를 제공한다.
여기서, 상기 상변환막은 100∼200㎚의 크기를 가지며, 상기 상부전극은 70∼100㎚의 크기를 갖는다.
상기 제1금속배선 및 제2금속배선은 베리어금속막과 배선용 도전막의 적층막으로 이루어진다.
상기 제1금속배선은 제1절연막과 제2절연막 내에 형성된 콘택홀을 통해 드레인 영역과 콘택하도록 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판; 상기 반도체기판의 액티브영역 상에 형성된 수 개의 게이트; 상기 게이트 양측의 기판 표면내에 형성되며, 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역; 상기 게이트를 덮도록 기판 전면 상에 형성된 제1절연막; 상기 제1절연막 내에 소오스 영역과 콘택하도록 형성된 상변환막; 상기 상변환막을 포함한 제1절연막 상에 형성된 제2절연막; 상기 제2절연막 상에 상변환막과 콘택하도록 형성된 상부전극; 및 상기 제2절연막 상에 드레인 영역과 콘택하도록 형성된 금속배선;을 포함하는 상변환 기억 소자를 제공한다.
여기서, 상기 상변환막은 100∼200㎚의 크기를 가지며, 상기 상부전극은 70∼100㎚의 크기를 갖는다.
상기 상부전극과 금속배선은 베리어금속막과 배선용 도전막의 적층막으로 이 루어진다.
상기 상부전극은 베리어막이 제2절연막 내에 형성된 콘택홀 내에 매립됨과 아울러 상변환막과 콘택하도록 형성된다.
상기 금속배선은 제1절연막과 제2절연막 내에 형성된 콘택홀을 통해 드레인 영역과 콘택하도록 형성된다.
게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판의 액티브영역 상에 수 개의 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면내에 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역을 형성하는 단계; 상기 게이트를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막 내에 소오스 영역과 콘택하도록 상변환막을 형성하는 단계; 상기 상변환막을 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 내에 상변환막과 콘택하도록 상부전극을 형성하는 단계; 및 상기 제2절연막 상에 드레인 영역과 콘택하도록 제1금속배선을 형성함과 아울러 상부전극과 콘택하도록 제2금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기 상변환막을 형성하는 단계는, 상기 제1절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1절연막 상에 상변환 물질막을 형성하는 단계; 및 상기 제1절연막이 노출되도록 상변환 물질막을 CMP하는 단계;를 포함한다.
상기 콘택홀은 100∼200㎚의 크기로 형성하며, 상기 상변환막은 100∼200㎚ 의 크기를 갖도록 형성한다.
상기 상부전극을 형성하는 단계는, 상기 제2절연막을 식각하여 상변환막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제2절연막 상에 도전막을 형성하는 단계; 및 상기 제2절연막이 노출되도록 도전막을 CMP하는 단계;를 포함한다.
상기 콘택홀은 70∼100㎚ 크기로 형성하며, 상기 상부전극은 70∼100㎚의 크기를 갖도록 형성한다.
상기 제1금속배선과 제2금속배선을 형성하는 단계는, 상기 제2절연막과 제1절연막을 식각하여 드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 제2절연막 상에 베리어금속막을 형성하는 단계; 상기 베리어금속막 상에 콘택홀을 매립하도록 배선용 금속막을 형성하는 단계; 및 상기 배선용 금속막과 베리어금속막을 식각하는 단계;를 포함한다.
부가해서, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판의 액티브영역 상에 수 개의 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면내에 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역을 형성하는 단계; 상기 게이트를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막 내에 소오스 영역과 콘택하도록 상변환막을 형성하는 단계; 상기 상변환막을 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막과 제1절연막을 식각하여 드레인 영역을 노출시키는 금속배선용 콘택홀을 형성하는 단계; 상기 제2절 연막을 식각하여 상변환막을 노출시키는 상부전극용 콘택홀을 형성하는 단계; 상기 콘택홀들을 포함한 제2절연막 상에 상부전극용 콘택홀을 매립하도록 베리어금속막을 형성하는 단계; 상기 베리어금속막 상에 금속배선용 콘택홀을 매립하도록 배선용 도전막을 형성하는 단계; 및 상기 배선용 도전막과 베리어금속막을 식각하여 드레인 영역과 콘택하는 제1금속배선을 형성함과 아울러 상변환막과 콘택하는 상부전극을 겸하는 제2금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기 상변환막을 형성하는 단계는, 상기 제1절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1절연막 상에 상변환 물질막을 형성하는 단계; 및 상기 제1절연막이 노출되도록 상변환 물질막을 CMP하는 단계;를 포함한다.
상기 콘택홀은 100∼200㎚의 크기로 형성하며, 상기 상변환막은 100∼200㎚의 크기를 갖도록 형성한다.
상기 상부전극용 콘택홀은 70∼100㎚ 크기를 갖도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판(21) 내에 액티브영역을 한정하는 소자분리막 (22)을 형성한다. 그런다음, 상기 기판 전면 상에 공지의 공정에 따라 액티브영역(22)의 소정 부분들을 지나는 수 개의 게이트(23)를 형성한 후, 상기 게이트(23)의 양측벽에 스페이서(24)를 형성한다. 그리고나서, 상기 기판 결과물에 대해 소오스/드레인 이온주입을 수행해서 스페이서(24)를 포함한 게이트(23) 양측의 기판 액티브영역의 표면내에 소오스/드레인 영역(25a, 25b)을 형성한다.
도 2b를 참조하면, 소오스/드레인 영역(25a, 25b)이 형성된 기판 결과물의 전면 상에 게이트(23)를 덮도록 산화막 재질의 제1절연막(26)을 형성한 후, 그 표면을 평탄화시킨다. 그런다음, 상변환 셀이 형성될 영역, 즉, 소오스 영역(25a) 상부의 제1절연막 부분을 식각하여 상기 소오스 영역(25a)을 노출시키는 제1콘택홀(27)을 형성한다. 여기서, 상기 제1콘택홀은 100㎚ 이상의 크기, 바람직하게, 100∼200㎚의 크기를 갖도록 형성한다.
도 2c를 참조하면, 제1콘택홀(27)을 매립하도록 제1절연막(26) 상에 상변환 물질막을 증착한다. 그런다음, 상기 제1절연막(26)이 노출되도록 상변환 물질막을 CMP(Chemical Mechanical Polishing)하여 제1콘택홀(27) 내에 소오스 영역(25a)과 콘택되는 플러그 형태의 상변환막(28)을 형성한다. 여기서, 상기 상변환막(28)은 100㎚ 이상, 즉, 100∼200㎚의 크기를 갖도록 형성된다.
도 2d를 참조하면, 상변환막(28)을 포함한 제1절연막(26) 상에 산화막으로 된 제2절연막(29)을 형성한 후, 상기 제2절연막(29)을 식각하여 상변환막(28)의 일부분을 노출시키는 제2콘택홀(30)을 형성한다. 이때, 상기 제2콘택홀(30)은 100㎚ 이하의 크기를 갖도록, 예컨데, 70∼100㎚의 크기를 갖도록 형성한다.
도 2e를 참조하면, 2콘택홀(30)을 매립하도록 제2절연막(29) 상에 ALD 공정 또는 CVD 공정을 통해 도전막을 증착한 후, 상기 제2절연막(29)이 노출되도록 상기 도전막을 CMP해서 제2콘택홀(30) 내에 상변환막(28)과 콘택되는 플러그 형태의 상부전극(31)을 형성하고, 이를 통해, 하부전극에 해당하는 소오스 영역(25a)과 상변환막(28) 및 상부전극(31)을 포함하는 상변환 셀을 형성한다.
도 2f를 참조하면, 공지의 공정에 따라 드레인 영역(25b) 상부의 제2절연막 부분 및 제1절연막 부분을 차례로 식각하고, 이를 통해, 상기 드레인 영역(25b)을 노출시키는 제3콘택홀(32)을 형성한다. 그런다음, 상기 제3콘택홀(32)의 표면을 포함한 제2절연막(29) 상에 접착막(glue layer)인 베리어금속막(33)을 증착한다.
도 2g를 참조하면, 베리어금속막(33) 상에 제3콘택홀(32)을 매립하도록 배선용 금속막을 증착한 후, 예컨데, CMP 공정을 진행해서 상기 배선용 금속막의 표면을 평탄화시킨다. 그런다음, 평탄화된 배선용 금속막과 그 아래의 베리어금속막을 식각하여 드레인 영역(25b)과 직접 콘택되는 제1금속배선(34a)을 형성함과 아울러 플러그 형태의 상부전극(31)과 콘택되는 제2금속배선(34b)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.
전술한 바와 같은 본 발명의 상변환 기억 소자는 소오스 영역을 하부전극으로 이용하기 때문에 상기 하부전극을 형성하기 위한 별도의 공정을 생략할 수 있어서 공정 단순화를 이룰 수 있으며, 특히, 종래 기술에서의 하부전극 형성을 위한 금속패드의 형성을 생략할 수 있기 때문에 금속패드들간 공간 확보에 기인하여 칩 크기가 커지는 문제를 해결할 수 있다. 아울러, 콘택플러그 형성 및 금속패드 형성을 생략할 수 있으므로 칩 높이 또한 낮출 수 있다.
또한, 본 발명의 상변환 기억 소자는 상변환막을 100㎚ 이상의 크기로 형성하는 반면에 상기 상변환막 상에 형성되는 상부전극을 100㎚ 이하의 크기를 갖도록 형성함으로써 상기 상변환막과 상부전극간 접촉면적을 종래에 비해 현저하게 줄일 수 있으며, 그래서, 상변환막의 상변화에 필요한 쓰기 전류를 효과적으로 낮출 수 있다. 이때, 상기 상변환막의 상변화는 실질적으로 상부전극과의 접촉면에서 일어나는 것으로 이해될 수 있다.
한편, 전술한 본 발명의 실시예에서는 상부전극을 먼저 형성한 후 금속배선을 형성하였지만, 상기 상부전극과 금속배선을 동시에 형성할 수도 있다.
자세하게, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 각 도면에 대한 설명은 이전 실시예와 상이한 부분에 대해서만 하도록 하며, 또한, 이전 실시예와 동일한 부분은 동일한 도면부호로 나타낸다.
도 3a를 참조하면, 플러그 형태로 형성된 상변환막(28)을 포함한 제1절연막(26) 상에 산화막 재질의 제2절연막(29)을 형성한 후, 상기 제2절연막(29)과 그 아래의 제1절연막(26)을 식각하여 드레인 영역(25b)을 노출시키는 금속배선용 제3콘택홀(32)을 형성한다.
도 3b를 참조하면, 제3콘택홀(32)이 형성된 기판 결과물에 대해 공지의 공정에 따라 제2절연막(29)을 식각하여 상변환막(28)을 노출시키는 상부전극용 제2콘택 홀(30)을 형성한다.
도 3c를 참조하면, 제2콘택홀(30)을 완전 매립시키는 형태로 제3콘택홀(32) 표면 및 제2절연막(29) 상에 베리어금속막(33)을 증착한다.
도 3d를 참조하면, 제3콘택홀(32)을 매립시키도록 베리어금속막(33) 상에 배선용 금속막을 증착한 후, 상기 배선용 금속막과 베리어금속막(33)을 식각하여 드레인 영역(25b)과 콘택되는 제1금속배선(34a)을 형성함과 동시에 베리어금속막(33)을 포함하여 상변환막(28)과 콘택되어 상부전극으로 역할하는 제2금속배선(34b)을 형성한다.
본 발명의 다른 실시예의 경우, 이전 실시예와 동일한 효과를 가지면서 상부전극 형성 공정과 금속배선 형성 공정을 동시에 수행하는 것을 통해 추가로 공정 단순화를 이룰 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 소오스 영역을 하부전극으로 이용하기 때문에 하부전극 형성을 위한 금속패드의 형성을 생략할 수 있으며, 이에 따라, 상기 금속패드들간 공간 확보에 기인하여 칩 크기가 커지는 문제를 해결할 수 있고, 아울러, 칩 높이 또한 낮출 수 있고, 또한, 콘택플러그 형성 및 금속패드 형성을 생략할 수 있어서 공정 단순화를 이룰 수 있다.
게다가, 본 발명은 상변환막을 100㎚ 이상의 크기로 형성하는 반면에 상부전극을 100㎚ 이하의 크기를 갖도록 형성함으로서 공정상의 어려움이 없이 상변환막과 상부전극간 접촉면적을 종래에 비해 현저하게 줄일 수 있으며, 그래서, 상변환막의 상변화에 필요한 쓰기 전류를 효과적으로 낮출 수 있다.
부가해서, 본 발명은 상부전극과 금속배선을 동시에 형성함으로써 추가로 공정 단순화를 이룰 수 있다.

Claims (22)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판;
    상기 반도체기판의 액티브영역 상에 형성된 수 개의 게이트;
    상기 게이트 양측의 기판 표면내에 형성되며, 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역;
    상기 게이트를 덮도록 기판 전면 상에 형성된 제1절연막;
    상기 제1절연막 내에 소오스 영역과 콘택하도록 형성된 상변환막;
    상기 상변환막을 포함한 제1절연막 상에 형성된 제2절연막;
    상기 제2절연막 내에 상변환막과 콘택하도록 형성된 상부전극;
    상기 제2절연막 상에 드레인 영역과 콘택하도록 형성된 제1금속배선; 및
    상기 제2절연막 상에 상부전극과 콘택하도록 형성된 제2금속배선;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 상변환막은 100∼200㎚의 크기를 가지며, 상기 상부전극은 70∼100㎚의 크기를 갖는 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 제1금속배선 및 제2금속배선은 베리어금속막과 배선용 도전막의 적층막 으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 제1금속배선은 제1절연막과 제2절연막 내에 형성된 콘택홀을 통해 드레인 영역과 콘택하도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판;
    상기 반도체기판의 액티브영역 상에 형성된 수 개의 게이트;
    상기 게이트 양측의 기판 표면내에 형성되며, 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역;
    상기 게이트를 덮도록 기판 전면 상에 형성된 제1절연막;
    상기 제1절연막 내에 소오스 영역과 콘택하도록 형성된 상변환막;
    상기 상변환막을 포함한 제1절연막 상에 형성된 제2절연막;
    상기 제2절연막 상에 상변환막과 콘택하도록 형성된 상부전극; 및
    상기 제2절연막 상에 드레인 영역과 콘택하도록 형성된 금속배선;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  6. 제 5 항에 있어서,
    상기 상변환막은 100∼200㎚의 크기를 가지며, 상기 상부전극은 70∼100㎚의 크기를 갖는 것을 특징으로 하는 상변환 기억 소자.
  7. 제 5 항에 있어서,
    상기 상부전극과 금속배선은 베리어금속막과 배선용 도전막의 적층막으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
  8. 제 7 항에 있어서,
    상기 상부전극은 베리어막이 제2절연막 내에 형성된 콘택홀 내에 매립됨과 아울러 상변환막과 콘택하도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  9. 제 5 항에 있어서,
    상기 금속배선은 제1절연막과 제2절연막 내에 형성된 콘택홀을 통해 드레인 영역과 콘택하도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  10. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 반도체기판의 액티브영역 상에 수 개의 게이트를 형성하는 단계;
    상기 게이트 양측의 기판 표면내에 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역을 형성하는 단계;
    상기 게이트를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 내에 소오스 영역과 콘택하도록 상변환막을 형성하는 단계;
    상기 상변환막을 포함한 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 내에 상변환막과 콘택하도록 상부전극을 형성하는 단계; 및
    상기 제2절연막 상에 드레인 영역과 콘택하도록 제1금속배선을 형성함과 아울러 상부전극과 콘택하도록 제2금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 상변환막을 형성하는 단계는,
    상기 제1절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1절연막 상에 상변환 물질막을 형성하는 단계; 및 상기 제1절연막이 노출되도록 상변환 물질막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 콘택홀은 100∼200㎚의 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 상변환막은 100∼200㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 상부전극을 형성하는 단계는,
    상기 제2절연막을 식각하여 상변환막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제2절연막 상에 도전막을 형성하는 단계; 및 상기 제2절연막이 노출되도록 도전막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 콘택홀은 70∼100㎚ 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  16. 제 10 항에 있어서,
    상기 상부전극은 70∼100㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 제1금속배선과 제2금속배선을 형성하는 단계는,
    상기 제2절연막과 제1절연막을 식각하여 드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 제2절연막 상에 베리어금속막을 형성하 는 단계; 상기 베리어금속막 상에 콘택홀을 매립하도록 배선용 금속막을 형성하는 단계; 및 상기 배선용 금속막과 베리어금속막을 식각하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  18. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 반도체기판의 액티브영역 상에 수 개의 게이트를 형성하는 단계;
    상기 게이트 양측의 기판 표면내에 하부전극으로서의 역할을 겸하는 소오스 영역과 드레인 영역을 형성하는 단계;
    상기 게이트를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 내에 소오스 영역과 콘택하도록 상변환막을 형성하는 단계;
    상기 상변환막을 포함한 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막과 제1절연막을 식각하여 드레인 영역을 노출시키는 금속배선용 콘택홀을 형성하는 단계;
    상기 제2절연막을 식각하여 상변환막을 노출시키는 상부전극용 콘택홀을 형성하는 단계;
    상기 콘택홀들을 포함한 제2절연막 상에 상부전극용 콘택홀을 매립하도록 베리어금속막을 형성하는 단계;
    상기 베리어금속막 상에 금속배선용 콘택홀을 매립하도록 배선용 도전막을 형성하는 단계; 및
    상기 배선용 도전막과 베리어금속막을 식각하여 드레인 영역과 콘택하는 제1 금속배선을 형성함과 아울러 상변환막과 콘택하는 상부전극을 겸하는 제2금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상변환막을 형성하는 단계는,
    상기 제1절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1절연막 상에 상변환 물질막을 형성하는 단계; 및 상기 제1절연막이 노출되도록 상변환 물질막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 콘택홀은 100∼200㎚의 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 상변환막은 100∼200㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 상부전극용 콘택홀은 70∼100㎚ 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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