KR100895819B1 - 상변화 기억 소자의 제조방법 - Google Patents
상변화 기억 소자의 제조방법 Download PDFInfo
- Publication number
- KR100895819B1 KR100895819B1 KR1020070094366A KR20070094366A KR100895819B1 KR 100895819 B1 KR100895819 B1 KR 100895819B1 KR 1020070094366 A KR1020070094366 A KR 1020070094366A KR 20070094366 A KR20070094366 A KR 20070094366A KR 100895819 B1 KR100895819 B1 KR 100895819B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- phase change
- forming
- insulating film
- hard mask
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 53
- 239000011229 interlayer Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 37
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910010037 TiAlN Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 230000008569 process Effects 0.000 description 28
- 238000000059 patterning Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000012782 phase change material Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 접합영역을 구비한 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 상기 도전막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막과 도전막을 식각하여 상기 콘택홀 내에 콘택플러그를 형성함과 아울러 상기 콘택플러그 및 이에 인접하는 제1층간절연막 부분 상에 배치되고 상부에 하드마스크를 구비한 도전막 패턴을 형성하는 단계;를 포함한다.
상변화, 패드, 콘택플러그, 하드마스크, PRAM
Description
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 제조 공정을 단순화하여 소자의 제조 수율 및 특성을 향상시킨 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변화 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질 상태와 결정질 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변화 기억 소자에서 상변화막이 결정질 상태에서 비정질 상태로 되는 것을 리세트(reset)라고 하고, 반대로 비정질 상태에서 결정질 상태로 되는 것을 세트(set)라고 하는데, 소비 전력 및 동작 속도 측면에서 상기 리세트/ 세트(프로그래밍)를 위한 전류의 크기는 낮을수록 좋다. 따라서, 상변화막과 하부전극과의 접촉 면적을 가능한 작게 만들어줌으로써, 두 물질간의 접촉면에서의 전류 밀도를 높여 상변화에 필요한 전류를 낮추어야 한다.
이에, 종래에는 하부전극과 상변화막 간의 접촉 면적을 줄여주기 위해 하부전극을 플러그형으로 형성하고 있다.
이하에서는 종래의 상변화 기억 소자를 간략하게 설명하도록 한다.
게이트 라인 및 소오스/드레인 영역이 형성된 반도체 기판 상에 제1층간절연막이 형성되고, 상변화 셀이 형성될 영역과 접지전압이 인가될 라인(이하, "접지라인(Vss line)"이라 칭함")이 형성될 영역의 제1층간절연막 부분들 내에 각각 상기 드레인 영역 및 소오스 영역과 콘택하는 콘택플러그들이 형성된다.
상기 콘택플러그를 포함한 제1층간절연막 상에 절연막이 형성되며, 상변화 셀 형성 영역의 절연막 부분 내에는 상기 콘택플러그와 콘택하도록 도트(Dot) 형태의 패드가 형성되고, 접지 전압이 인가될 영역의 절연막 부분 내에는 상기 콘택플러그와 콘택하도록 바(Bar) 형태의 접지라인이 형성된다.
상기 패드 및 접지라인을 포함한 절연막 상에 제2층간절연막이 형성되며, 상기 제2층간절연막 내에 상기 패드와 콘택하도록 플러그 형태의 하부전극이 형성된다. 그리고, 상기 하부전극 및 이에 인접한 제2층간절연막 부분 상에 상변화막과 상부전극을 차례로 형성되어 상변화 셀이 구성된다.
그러나, 종래에는 상기 패드 및 접지라인이 다마신 공정을 통해 형성되는데, 상기 다마신 공정은 그 과정이 매우 복잡하고 공정 비용이 비교적 높기 때문에 소 자의 제조 수율 저하를 초래한다.
또한, 상기 패드 및 접지라인을 다마신 공정을 이용해서 텅스텐막으로 형성하는 경우에는 상기 텅스텐막 내에 균열(Seam) 발생이 야기되기 때문에 소자 특성이 저하된다.
본 발명은 제조 공정을 단순화하여 소자의 제조 수율 및 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 접합영역을 구비한 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 상기 도전막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막과 도전막을 식각하여 상기 콘택홀 내에 콘택플러그를 형성함과 아울러 상기 콘택플러그 및 이에 인접하는 제1층간절연막 부분 상에 배치되고 상부에 하드마스크를 구비한 도전막 패턴을 형성하는 단계;를 포함한다.
상기 콘택플러그 및 도전막 패턴은 일체형으로 형성한다.
상기 콘택플러그 및 도전막 패턴은 텅스텐 또는 알루미늄으로 형성한다.
상기 도전막 패턴은 패드이다.
상기 하드마스크는 질화막으로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 콘택플러그 및 상부에 하드마스크를 구비한 도전막 패턴을 형성하는 단계 후, 상기 하드마스크 및 도전막 패턴을 포함한 제1층간절연막 상에 상기 하드마스크를 노출시키는 제2층간절연막을 형성하는 단계; 상기 하드마스크 및 제2층간절연막 상에 절연막을 형성하는 단계; 상기 절연막 및 하드마스크를 식각하여 도전막 패턴을 노출시키는 홀을 형성하는 단계; 상기 홀 내에 상기 도전막 패턴과 콘택되는 하부전극을 형성하는 단계; 및 상기 하부전극과 절연막 상에 상변화막과 상부전극을 형성하는 단계;를 더 포함한다.
상기 제2층간절연막은 커퍼몰(conformal) 절연막과 평탄화 절연막의 이중막으로 형성한다.
상기 절연막은 질화막으로 형성한다.
상기 하부전극은 TiAlN, TiW 및 TiN 중 어느 하나로 형성한다.
상기 홀을 형성하는 단계와 상기 하부전극을 형성하는 단계 사이에, 상기 홀의 측벽에 절연 스페이서를 형성하는 단계를 더 포함한다.
상기 절연 스페이서는 질화막 또는 산화막으로 형성한다.
상기 상변화막과 상부전극을 형성하는 단계는 상기 절연막이 함께 식각되도록 수행한다.
본 발명은 패드를 종래의 다마신 공정 대신에 패터닝 공정을 이용하여 형성하므로, 상기 패드 형성 공정을 단순화하여 소자의 제조 수율을 향상시킬 수 있음 은 물론 제조 단가를 절감할 수 있다.
또한, 본 발명은 패드를 패터닝 공정을 통해 형성하므로 균열(Seam) 발생을 방지할 수 있으며, 이에 따라, 소자 특성을 개선시킬 수 있다.
게다가, 본 발명은 상변화막과 하부 전극 콘택 사이에 질화막 재질의 절연막을 형성함으로써 상기 상변화막과 하부 전극 콘택과의 접촉 계면을 안정화하여 소자 특성을 더욱 개선시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 콘택플러그를 포함한 패드를 종래의 다마신 공정 대신 패터닝 공정을 이용해서 형성하며, 또한, 본 발명은 하부전극과 상변화막 사이에 질화막 재질의 절연막을 형성한다.
이렇게 함에 따라, 본 발명은 상기 콘택플러그를 포함한 패드의 형성 공정을 단순화하여 소자의 제조 수율을 향상시키고 제조 단가를 절감할 수 있으며, 또한, 본 발명은 다마신 공정을 이용하는 경우에서의 균열(Seam) 발생을 방지함으로써 패드와 하부전극간 접촉 계면을 안정화시킬 수 있어서 소자 특성을 개선시킬 수 있다.
자세하게, 도 1은 본 발명의 제1실시예에 따른 상변화 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 게이트(102) 및 소오스/드레인 영역(104b, 104a)을 포함 하는 트랜지스터가 형성된 반도체 기판(100) 상에 상기 트랜지스터를 덮도록 제1층간절연막(106)이 형성된다. 상기 제1층간절연막(106) 내에 상기 반도체 기판(100)의 소오스/드레인 영역(104b, 104a)과 콘택되게 콘택플러그(110)가 형성되고, 상기 콘택플러그(110) 및 이에 인접하는 제1층간절연막(106) 부분 상에 도전막 패턴, 즉, 패드(112)가 형성된다.
여기서, 상기 콘택플러그(110) 및 패드(112)는 일체형으로 형성되며, 또한, 상기 패드(112) 상에는 하드마스크(114)가 배치된다. 특히, 상기 콘택플러그(110)를 포함한 패드(112)는 식각마스크로서 상기 하드마스크(114)를 이용한 패터닝 공정을 통해 형성된다.
한편, 상기 패드(112)는 상변화 셀 형성 영역에서 도트(Dot) 형태로 형성되며, 이러한 패드(112)와 함께 접지 전압이 인가될 영역에 바(Bar) 형태로 접지 라인(113)이 함께 형성된다.
게속해서, 상기 패드(112) 상의 하드마스크(114) 내에 상기 패드(112)과 콘택되도록 플러그 형태로 하부전극(120)이 형성된다. 상기 하부전극(120)은 TiAlN, TiW 및 TiN 중 어느 하나의 막으로 이루어진다. 상기 하부전극(120) 상에 상변화막(122)이 형성되고, 상기 상변화막(122) 상에 상부 전극(124)이 형성되어 상변화 셀이 구성된다. 상기 상변화막(122)은 캘코제 나이드 물질인 저며늄(Ge), 안티몬(Sb) 및 텔루륨(Te) 중 선택된 적어도 하나 이상의 화합물로 이루어진다.
본 발명에 따른 상변화 기억 소자는 상기 하드마스크(114)와 상변화막(122) 사이에 절연막(118)이 개재된다. 상기 절연막(118)은, 바람직하게, 질화막으로 이 루어지며, 그리고, 상기 하드마스크(114)를 포함한 제2층간절연막(116)의 전체 상에 형성된다.
도 1의 미설명된 도면부호 C1은 콘택홀을, 108은 베리어막을, 그리고, C2는 하부전극용 홀을 각각 나타낸다.
도 2a 내지 도 2i는 본 발명의 제1실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(도시안됨)에 의해 정의된 반도체 기판(200)의 활성 영역에 게이트(202)를 형성한 후, 상기 게이트(202) 양측의 반도체 기판(200) 표면 내에 이온주입을 통해 소오스 영역(204b) 및 드레인 영역(204a)과 같은 접합 영역을 형성하여 트랜지스터를 형성한다.
도 2b를 참조하면, 상기 게이트(202)와 소오스 및 드레인 영역(204b, 204a)이 형성된 반도체 기판(200) 상에 상기 게이트(202)를 덮도록 제1층간절연막(206)을 증착한다. 그런다음, 상기 제1층간절연막(206)의 표면을 평탄화시킨다.
도 2c를 참조하면, 상기 제1층간절연막(206)을 식각하여 상기 반도체 기판(200)에 형성된 소오스 및 드레인 영역(204b, 204a)을 각각 노출시키는 콘택홀(C1)을 형성한다.
도 2d를 참조하면, 상기 콘택홀(H)의 표면을 포함한 제1층간절연막(206) 상에 베리어막(208)을 형성한다. 그런다음, 상기 베리어막(208) 상에 상기 콘택홀(C1)을 매립하도록 도전막을 형성한 후, 상기 도전막 상에 하드마스크막을 형성한다. 상기 도전막으로서는 텅스텐 또는 알루미늄과 같은 금속막으로 형성하며, 상 기 하드마스크막으로서는 질화막으로 형성한다.
이어서, 상기 하드마스크막을 식각하여 하드마스크(214)를 형성한 후, 이러한 하드마스크(214)를 식각마스크로 이용하여 그 아래의 도전막 및 베리어막(208)을 식각해서 상기 콘택홀(C1) 내에 콘택플러그(210)를 형성함과 아울러 상기 콘택플러그(210) 및 이에 인접하는 제1층간절연막(206) 부분 상에 상기 콘택플러그(210)를 통해 상기 반도체 기판(200)의 드레인 영역(204b)과 콘택되는 도전막 패턴, 즉, 패드(212)를 형성한다. 상기 패드(212)는 상변화 셀 영역에 도트 형태로 형성하며, 상기 콘택플러그(210)와 일체형으로 형성한다.
한편, 상기 콘택플러그(210)를 포함한 패드(212)의 형성시, 접지 전압이 인가될 소오스 영역(204a) 상에 콘택플러그(210)를 통해 상기 소오스 영역(204a)과 콘택되는 접지라인(213)을 바 형태로 함께 형성한다. 상기 바 타입의 접지라인(213)은 게이트(202)와 병렬로 배치되도록 형성한다.
여기서, 본 발명은 상기 콘택플러그(210)를 포함한 패드(212)를 패터닝 공정을 이용해서 형성하므로, 상기 패드 형성을 위해 다마신 공정을 이용하는 종래 기술과 비교해서 상기 패드 형성 공정을 단순화시킬 수 있으며, 이에 따라, 소자의 제조 수율을 향상시키고 제조 단가를 절감할 수 있다.
도 2e를 참조하면, 상기 상부에 하드마스크(214)를 구비한 패드(212)를 덮도록 제1층간절연막(206) 상에 제2층간절연막(216)을 증착한 후, 상기 제2층간절연막(216)의 표면을 평탄화시킨다. 상기 제2층간절연막(216)은 커퍼몰(conformal) 절연막과 평탄화 절연막의 이중막으로 형성함이 바람직하며, 상기 평탄화는 상기 평 탄화 절연막에 대하여 상기 패드(212)의 하드마스크(214)가 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 방식으로 수행한다. 이때, 상기 CMP는 질화막 재질의 하드마스크(214)와 연마선택비가 높은 슬러리를 사용하여 수행한다.
도 2f를 참조하면, 상기 하드마스크(214)를 포함한 제2층간절연막(216) 상에 질화막 재질의 절연막(218)을 형성한다. 상기 절연막(218)은 후속으로 형성하는 하부전극으로부터 그 위에 형성되는 상변화막에 열을 전달할 때 상기 열이 분산되는 것을 방지하여 상기 상변화막과 하부전극 간의 접촉 계면 특성을 안정화시키기 위한 것이다.
도 2g를 참조하면, 상기 절연막(218) 및 하드마스크(214)를 식각하여 상기 드레인 영역(204b)과 콘택하는 패드(212)를 노출시키는 하부전극용 홀(C2)을 형성한다. 상기 하부전극용 홀(C2)은 후속으로 형성하는 상변화막과의 접촉 면적을 최소화하기 위하여 100nm 이하, 바람직하게 50∼100nm의 크기로 형성한다.
도 2h를 참조하면, 상기 하부전극용 홀(C2) 내에 상기 패드(212)과 콘택되는 하부전극(220)을 형성한다. 상기 하부전극(218)은 후속으로 형성하는 상변화막과의 반응성이 낮은 막, 예컨데, TiAlN, TiW 및 TiN 중 어느 하나의 막으로 형성한다.
도 2i를 참조하면, 상기 하부전극택(220)을 포함한 절연막(218) 상에 상변화 물질막과 상부전극용 막을 차례로 증착한다. 상기 상변화 물질막은 캘코제 나이드 물질인 저며늄(Ge), 안티몬(Sb) 및 텔루륨(Te) 중 선택된 적어도 하나 이상의 화합물을 사용한다. 이때, 상기 캘코제 나이드 물질에 산소, 질소 및 실리콘 등을 도핑시키는 것도 가능하다. 상기 상부전극용 막은, 바람직하게, 하부전극(220)과 동일 한 물질을 사용한다.
상기 상부전극용 막과 상변화 물질막을 상기 절연막(218)을 식각 정지막으로 사용하여 식각해서 상기 하부전극(220) 및 이에 인접한 절연막(218) 부분 상에 상변화막(222)과 상부전극(224)을 차례로 형성한다.
이후, 도시하지는 않았지만, 상부전극(224)과 콘택되는 비트라인 형성 공정을 포함한 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 제1실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 콘택플러그를 포함한 패드를 다마신 공정이 아닌 패터닝 공정을 이용하여 형성하기 때문에 상기 패드 형성 공정을 단순화하여 소자의 제조 수율을 향상시키고 제조 단가를 절감할 수 있다. 또한, 다마신 공정을 이용하는 경우에는 패드의 표면에 균열(seam)이 발생될 수 있으나, 패터닝 공정을 이용하는 경우에는 상기 균열의 발생이 전혀 없으므로, 본 발명은 소자 특성 또한 개선시킬 수 있다. 게다가, 하드마스크와 상변화막 사이에 질화막 재질의 절연막 형성을 통해 하부전극과 상변화막 간의 접촉 계면을 안정화시킴으로써 소자 특성을 더욱 효과적으로 개선시킬 수 있다.
도 3은 본 발명의 제2실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 제2실시예의 상변화 기억 소자는 이전 제1실시예의 그것과 비교해서 질화막 재질의 절연막이 하드마스크(314) 상에만 형성된다. 즉, 이 실시예에 따른 상변화 기억 소자는, 상부전극(324) 및 상변화막(322)의 형성시, 절연 막(318)이 함께 식각되어 형성된다.
그러므로, 제2실시예에서의 상기 절연막(318)은 상부전극용 막 및 상변화 물질막의 식각시에 식각정지막으로서의 역할을 하는 것이 아니라 상기 막들과 함께 식각된다.
이와 같은 본 발명의 제2실시예에 따른 상변화 기억 소자는 상기 절연막의 식각을 제외한 나머지 공정들이 전술한 제1실시예와 동일하게 진행되어 형성된다.
도 4는 본 발명의 제3실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 제3실시예의 상변화 기억 소자는 제1실시예의 그것과 비교해서 하드마스크(414)와 하부전극(420) 사이에 개재된 절연막 스페이서(419)를 더 포함한다. 상기 절연막 스페이서(419)는 산화막 또는 질화막으로 이루어진다. 상기 절연막 스페이서(419)은 상기 하부전극(420)과 상변화막(422)의 접촉 면적을 감소시키는 역할을 한다.
이와 같은 본 발명의 제3실시예에 따른 상변화 기억 소자는 상기 절연막 스페이서(419)의 형성 공정을 제외한 나머지 공정들이 전술한 제1실시예와 동일하게 진행되어 형성된다.
도 5는 본 발명의 제4실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 제4실시예에 따른 상변화 기억 소자는 제1실시예의 그것과 비교해서 절연막(518)이 상변화막(522)과 상부전극(524)의 형성시 식각정지막으 로서의 역할을 하지 않고 함께 식각되어 하드마스크(514) 상에 배치되도록 형성되며, 또한, 상기 하드마스크(514)과 하부전극(520) 사이에 절연막 스페이서(519)가 형성된다. 상기 절연막 스페이서(519)는 산화막 또는 질화막으로 이루어지며, 하부전극(520)과 상변화막(522) 간의 접촉 면적을 감소시키기 위해 형성된다.
이와 같은 본 발명의 제4실시예에 따른 상변화 기억 소자는 상기 절연막 식각 및 상기 절연막 스페이서(519)의 형성 공정을 제외한 나머지 공정들이 전술한 제1실시예와 동일하게 진행되어 형성된다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 제1실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2a 내지 2i는 본 발명의 제1실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 제2실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 제3실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 제4실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102, 202 : 게이트
104a, 204a : 소오스 영역 104b, 204b : 드레인 영역
106, 206 : 제1층간절연막 108, 208 : 베리어막
110, 210 : 콘택플러그 112, 212 : 패드
113, 213 : 접지라인 114, 214, 314, 414, 514 : 하드마스크
116, 216 : 제2층간절연막 118, 218, 318, 518 : 절연막
419, 519 : 절연막 스페이서 120, 220, 420, 520 : 하부전극
122, 222, 322, 422, 522 : 상변화막 124, 224, 324, 524 : 상부전극
Claims (12)
- 접합영역을 구비한 반도체 기판 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막을 식각하여 접합영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계;상기 도전막 상에 하드마스크막을 형성하는 단계; 및상기 하드마스크막과 도전막을 식각하여 상기 콘택홀 내에 콘택플러그를 형성함과 아울러 상기 콘택플러그와 일체형으로 이루어지고 상기 콘택플러그 및 이에 인접하는 제1층간절연막 부분 상에 배치되며 상부에 하드마스크를 구비한 도전막 패턴을 형성하는 단계;상기 하드마스크 및 도전막 패턴을 포함한 제1층간절연막 상에 상기 하드마스크를 노출시키는 제2층간절연막을 형성하는 단계;상기 하드마스크 및 제2층간절연막 상에 절연막을 형성하는 단계;상기 절연막 및 하드마스크를 식각하여 도전막 패턴을 노출시키는 홀을 형성하는 단계;상기 홀의 측벽에 절연 스페이서를 형성하는 단계;상기 측벽에 절연 스페이서가 형성된 상기 홀 내에 상기 도전막 패턴과 콘택되는 하부전극을 형성하는 단계; 및상기 하부전극과 절연막 상에 상변화막과 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 콘택플러그 및 도전막 패턴은 텅스텐 또는 알루미늄으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서, 상기 도전막 패턴은 패드인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드마스크는 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제2층간절연막은 커퍼몰(conformal) 절연막과 평탄화 절연막의 이중막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서, 상기 하부전극은 TiAlN, TiW 및 TiN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 절연 스페이서는 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1 항에 있어서, 상기 상변화막과 상부전극을 형성하는 단계는, 상기 절연막이 함께 식각되도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/871,313 US7678642B2 (en) | 2007-05-11 | 2007-10-12 | Method for manufacturing phase change memory device using a patterning process |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070046136 | 2007-05-11 | ||
| KR20070046136 | 2007-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080100114A KR20080100114A (ko) | 2008-11-14 |
| KR100895819B1 true KR100895819B1 (ko) | 2009-05-08 |
Family
ID=40286910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070094366A KR100895819B1 (ko) | 2007-05-11 | 2007-09-17 | 상변화 기억 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100895819B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050093495A (ko) * | 2004-03-19 | 2005-09-23 | 삼성전자주식회사 | 상변환 기억 소자의 제조방법 |
| KR20060001100A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
| US20060278899A1 (en) | 2005-06-10 | 2006-12-14 | Chang Heon Y | Phase change RAM device and method for manufacturing the same |
| KR20070011887A (ko) * | 2005-07-22 | 2007-01-25 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
-
2007
- 2007-09-17 KR KR1020070094366A patent/KR100895819B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050093495A (ko) * | 2004-03-19 | 2005-09-23 | 삼성전자주식회사 | 상변환 기억 소자의 제조방법 |
| KR20060001100A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
| US20060278899A1 (en) | 2005-06-10 | 2006-12-14 | Chang Heon Y | Phase change RAM device and method for manufacturing the same |
| KR20070011887A (ko) * | 2005-07-22 | 2007-01-25 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080100114A (ko) | 2008-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7514288B2 (en) | Manufacturing methods for thin film fuse phase change ram | |
| US7465675B2 (en) | Method of forming a phase change memory device having a small area of contact | |
| US7608503B2 (en) | Side wall active pin memory and manufacturing method | |
| US7579613B2 (en) | Thin film fuse phase change RAM and manufacturing method | |
| US7238994B2 (en) | Thin film plate phase change ram circuit and manufacturing method | |
| KR100437458B1 (ko) | 상변화 기억 셀들 및 그 제조방법들 | |
| US8129706B2 (en) | Structures and methods of a bistable resistive random access memory | |
| US7671355B2 (en) | Method of fabricating a phase change memory and phase change memory | |
| KR100668824B1 (ko) | 상변환 기억 소자 및 그 제조방법 | |
| KR100971423B1 (ko) | 상변화 메모리 소자 및 그 제조방법 | |
| KR101162760B1 (ko) | 상변화 메모리 소자 및 그의 제조방법 | |
| US20080280390A1 (en) | Method of fabricating semiconductor memory device having self-aligned electrode, related device and electronic system having the same | |
| KR100682937B1 (ko) | 상전이 메모리 소자 및 제조방법 | |
| KR100642634B1 (ko) | 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들 | |
| US7678642B2 (en) | Method for manufacturing phase change memory device using a patterning process | |
| CN109888096B (zh) | 存储单元及其制造方法、以及存储装置 | |
| KR100980295B1 (ko) | 상변환 기억 소자의 제조방법 | |
| KR101097865B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR100795908B1 (ko) | 발열 구조체를 구비하는 반도체 장치 및 그 형성 방법 | |
| KR100650735B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR100762894B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR100895819B1 (ko) | 상변화 기억 소자의 제조방법 | |
| KR101178835B1 (ko) | 상변환 기억 소자의 제조방법 | |
| KR20080050099A (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR100680976B1 (ko) | 상변환 기억 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120323 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |