KR20020007341A - 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자 - Google Patents

개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자 Download PDF

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Abstract

본 발명은 대량의 상전이 메모리 재료(250); 및 상기 메모리 재료(250)에 전기 신호를 공급하는 제1 및 제2 접점을 포함하는 메모리 소자를 제공하며, 상기 제1 접점은 도전성 측벽 스페이서(130A, 130B)를 포함한다. 변형적으로는, 상기 제1 접점은 상기 메모리 재료(250)에 인접한 에지를 갖는 접점 층을 포함할 수 있다.

Description

개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자{ELECTRICALLY PROGRAMMABLE MEMORY ELEMENT WITH IMPROVED CONTACTS}
오보닉(Ovonic) EEPROM은 독점권이 있고, 성능이 우수하며, 비휘발성인 박막 전자 메모리 소자이다. 그 장점으로는 데이터의 비휘발성 저장, 높은 비트 밀도를 위한 포텐셜과 이에 따른 작은 풋프린트(footprint)와 단순한 두 개의 단자 장치에 기인한 낮은 원가, 장기간의 반복프로그램밍 사이클 수명, 낮은 프로그래밍 에너지, 그리고 속도가 빠르다는 것에 있다. 이러한 오보닉 EEPROM은 아날로그와 디지털 두가지 형태의 정보 저장이 가능하다. 디지털 저장은 이진수(메모리 셀당 1비트) 또는 다중 상태(셀당 다중 비트)중 어느 하나일 수 있다.
전자 메모리 응용을 위한 전기적으로 서입 및 소거 가능한 상전이 재료(즉, 거의 비정질 상태와 거의 결정 상태 사이에서 프로그램될 수 있는 재료)을 이용하는 일반적인 개념이 당업계에, 예를 들면 Ovshinsky 에게 허여된 미국 특허 제3,271,591호 및 제3,530,441호에 개시되어 있으며, 상기 특허의 내용은 본원에참조되었다.
상기 특허 제3,271,591호 및 제3,530,441호에 개시된 초기 상전이 재료는 국부적인 구조 조직에서 발생되는 변화에 기초하였다. 구조 조직에서 발생되는 변화는 재료 내부에서 어떤 종의 원자 이동에 의하여 이루어지는 것이 일반적이었다. 비정질 상태와 결정 상태 사이에서의 이러한 원자 이동은 이동이 이루어지는데 필요한 시간을 요구하므로, 프로그래밍 시간과 프로그래밍 에너지가 비교적 높게 되었다.
특히 보다 큰 국부적인 구조 조직의 방향으로(결정화가 증가하는 방향으로) 프로그램될 때 비교적 저하되는 프로그래밍 속도(현재 기준으로)와 국부적인 구조 조직으로 변화를 개시하는데 요구되는 비교적 높은 입력 에너지는 상기 특허 제3,271,591호 및 제3,530,441호에 개시된 메모리 셀이 테이프, 플로피 디스크, 자기 또는 광 하드 디스크 드라이브, 고체 디스크 플래시, DRAM, SRAM, 및 소켓 플래시 메모리와 같은 현재의 컴퓨터 메모리 응용을 위한 직접적이고도 다양한 대체물로서 범용으로 사용하는 것을 방해하는 제약 조건들이다.
이러한 제약 조건들중 가장 중요한 것은 국부적인 구조 조직에서 검출 가능한 변화를 일으키기 위하여 칼코겐(chalcogenide) 재료의 화학적 및/또는 전자적 결합 구성에서 검출 가능한 변화를 일으키는데 필요한 비교적 높은 에너지 입력이었다. 이러한 재료를 절환시키는데 필요한 전기 에너지는 거의 마이크로주울(microjoule) 범위로 측정되는 것이 일반적이었다. 이러한 에너지 양은 메모리 셀의 열 및 행 고체 매트릭스로 메모리 소자 각각으로 전달되어야 하는것에 주목하여야 한다. 이러한 높은 에너지 레벨은 각각의 개별 메모리 소자와 관련된 셀 분리/어드레스 소자를 위한 그리고 어드레스 라인을 위한 높은 전류 전달 필요 조건으로 전환시킨다.
낮은 프로그래밍 에너지는 대형 아카이벌 기억장치(archival storage)를 위하여 EEPROM이 사용될 때 특히 중요하다. 이러한 방식으로 사용될 때, EEPROM은 현재의 컴퓨터 시스템의 기계적 하드 드라이브(자기 또는 광 하드 드라이드)를 교체하여야 한다. 종래 기계적 하드 드라이브를 EEPROM 하드 드라이브로 교체하는 가장 중요한 이유중 하나는 기계적 시스템의 비교적 큰 전력 소비를 감소시키기 위한 것이다. 랩탑 컴퓨터의 경우에, 이것은 기계적 하드 디스크 드라이브가 가장 큰 전력 소비원중 하나이기 때문에 특히 중요하다. 그러므로, 이러한 전력 부하를 감소시켜, 파워 셀의 전하당 컴퓨터의 작동 시간을 실질적으로 증가시키는 것이 특히 유리하다. 그러나, 기계적 하드 드라이브에 대한 EEPROM 교체가 높은 절환 에너지 필요 조건(그러므로 높은 전력 필요 조건)을 가지면, 전력 절감은 중요하지 않거나 고작 비현실적일 수 있다. 그러므로, 범용 메모리로 간주되는 EEPROM은 낮은 프로그래밍 에너지를 필요로 한다.
또한, 상기 특허 제3,271,591호 및 제3,530,441호에 기술된 전기 메모리 재료의 절환 시간도 중요하다. 이러한 재료는 수 밀리초의 설정 시간(재료가 비정질 상태로부터 결정 상태로 변환하는데 필요한 시간)과 대략 마이크로초의 설정 시간(재료가 결정 상태에서 비정질 상태로 역변환시키는데 필요한 시간) 범위의 시간을 필요로 하는 것이 일반적이었다.
전기적 절환 시간이 감소하고 프로그래밍 에너지가 감소한 전기적 상전이 재료 및 메모리 셀이 Ovshinsky 에게 허여된 미국 특허 제5,166,758호에 기술되어 있으며, 상기 특허의 내용은 본원에 참조되었다. 상기 전기전 상전이 재료 및 메모리 셀의 다른 예가 미국 특허 제5,296,716호, 제5,414,271호, 제5,359,205호, 제5,341,328호, 제5,536,947호, 제5,534,712호, 제5,687,112호, 그리고 제5,825,046호에 개시되어 있으며, 상기 특허들의 내용은 본원에 참조되었다. 상기 전기적 상전이 재료 및 메모리 셀의 또 다른 예가 미국 특허 출원 제08/878,870호, 제09/102,887호, 그리고 제08/942,000호에 개시되어 있으며, 상기 특허들의 내용은 본원에 참조되었다.
일반적으로, 상기 특허에 기술된 상전이 재료는 거의 비정질 상태와 거의 결정 상태의 국부적 조직의 구조적 상태 사이에서 전기적으로 절환될 수 있다. 이러한 재료는 완전한 비정질 상태와 완전한 결정 상태 사이의 전체 스펙트럼을 교차하는 국부 조직의 상이한 검출가능한 상태 사이에서 전기적으로 절환될 수도 있다. 즉, 이러한 재료의 절환은 완전한 비정질 상태와 완전한 결정 상태 사이에서 발생하는 것이 필요하지 않고, 오히려 (1) 국부 조직의 변화, 또는 (2) 완전한 비정질 상태와 완전한 결정 상태 사이의 스펙트럼에 걸쳐서 국부 조직의 여러 상태로 표현되는 그레이 스케일(gray scale)을 제공하도록 상이한 국부 조직을 갖는 두가지 이상의 재료의 체적 변화를 초래하는 증분 단계에서 절환될 수 있다. 상기 상전이 재료는 그 상태에 따라 상이한 전기적 특성을 나타낸다. 예를 들면, 상기 재료는 비정질 상태에서의 전기 저항은 결정 상태에서보다 높다.
상전이 재료는 비휘발성이며, 주기 재생 신호(period refresh signal)를 필요치 않고 메모리 셀에 의하여 저장된 완전한 상태의 정보를 유지한다. 뿐만 아니라, 상기 재료는 선택된 전기 입력 신호에 응답하여 재료의 이전 저항값과 무관하게 특정 개시 또는 소거 저항치로 설정할 필요 없이 다수의 저항값중 하나로 직접 설정될 수 있도록 직접 오버라이트될 수 있는 것이 바람직하다. 게다가, 상전이 재료는 2진수 부호화 정보를 아날로그 형태로 모방하고 따라서 단일 셀에서 단일 저항값으로 2진수 부호화 정보의 다중 비트를 저장하므로써 단일 셀 내부에 다중 비트의 2진수 정보의 그레이 스케일 저장을 위하여 제공하는 큰 동적 범위를 갖는 것이 바람직하다.
본 발명은 독특한 구조의 전기적으로 작동되는 고체 메모리 소자에 관한 것이다. 보다 구체적으로 설명하면, 본 발명은 메모리 소자의 주요 구성요소인 접점과 메모리 재료간의 새로운 구조적 관계에 관한 것이다.
도 1은 도전성 측벽 스페이서를 구비하는 본 발명의 메모리 소자의 단면도이다.
도 2는 도전성 측벽 스페이서를 구비하는 채널 길이 부분과 평행한 본 발명의 메모리 어레이의 단면도이다.
도 3은 도전성 측벽 스페이서를 구비하는 채널 폭 부분과 평행한 본 발명의 메모리 어레이의 단면도이다.
도 4는 본 발명의 메모리 어레이의 모식도이다.
도 5A 내지 도 5O는 본 발명의 메모리 어레이를 제조하기 위한 공정 단계의 순서를 도시하는 개략적인 단면도이다.
도 6은 협소한 도전성 측벽 스페이서를 구비하는 본 발명의 메모리 어레이의, 메모리 어레이이의 폭 부분을 관통하는 단면도이다.
도 7은 복층 도전성 측벽 스페이서를 구비하는 본 발명의 메모리 소자의 단면도이다.
도 8A 내지 도 8E는 복층 도전성 측벽 스페이서를 구비하는 메모리 소자를 제조하기 위한 공정 단계의 순서를 도시하는 개략적인 단면도이다.
도 9는 비아 내부에 형성된 도전성 측벽 스페이서를 구비하는 본 발명의 메모리 소자의 3차원 도면이다.
도 10A는 메모리 재료에 인접한 개방 단부를 갖는 컵형 표면을 구비하는 본 발명의 메모리 소자의 3차원 도면이다.
도 10B는 메모리 재료에 인접한 개방 단부를 갖는 컵형 표면을 구비하는 본 발명의 메모리 소자의 단면도이다.
도 11A는 메모리 재료에 인접한 접점층인 접점을 갖는 메모리 소자의 3차원도면이다.
도 11B는 메모리 재료에 인접한 접점층인 접점을 메모리 소자의 단면도이다.
본 발명의 목적은 프로그래밍 에너지가 감소된 메모리 소자를 제공하는 것이다. 본 발명의 다른 목적은 셀 영역이 감소된 메모리 어레이를 제공하는 것이다.
상기 및 기타 본 발명의 목적은 전기적으로 프로그램 가능한 단일 셀 메모리 소자에 있어서, 일정한 체적의 상전이 메모리 재료와; 상기 메모리 재료에 전기 신호를 인가하기 위한 제1 및 제2 접점을 포함하며, 상기 제1 접점은 도전성 측벽 스페이서를 구비하는 메모리 소자에 의하여 달성된다.
상기 및 기타 본 발명의 목적은 전기적으로 구동되는 메모리 소자에 있어서, 일정한 체적의 상전이 메모리 재료와; 상기 메모리 재료에 전기 신호를 인가하기 위한 제1 및 제2 접점을 포함하며, 상기 제1 접점은 일정한 체적의 메모리 재료에 인접한 에지를 갖는 접점층을 구비하는 메모리 소자에 의하여 달성된다.
상기 및 기타 본 발명의 목적은 8F2미만의 셀 영역을 갖는 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 메모리 어레이 제조 방법에 의하여 달성된다.
상기 및 기타 본 발명의 목적은 6F2미만의 셀 영역을 갖는 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 메모리 어레이 제조 방법에 의하여 달성된다.
상기 및 기타 본 발명의 목적은 무전하 측정(non-charge-measurement)의, 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 메모리 어레이 제조 방법에 의하여 달성된다.
상기 및 기타 본 발명의 목적은 무전하 저장(non-charge-storage)의, 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 메모리 어레이 제조 방법에 의하여 달성된다.
도 1은 반도체 기판(102) 상에 형성된 본 발명의 메모리 소자(100)의 단면도이다. 메모리 소자(100)는 두 개의 독립적인 단일 셀 메모리 소자를 구비한다. 제1 단일 셀 메모리 소자는 제1 접점(130A), 메모리 재료로 이루어진 메모리층 (250), 그리고 제2 접점(270)을 구비한다. 제2 단일 셀 메모리 소자는 제1 접점(130B), 메모리층(250), 그리고 제2 접점(270)을 구비한다. 도 1에 도시된 실시예에서와 같이, 두 개의 메모리 소자는 위상전이 메모리 재료로 이루어진 단일의 연속한 체적을 공유할 수 있다. 메모리층(250)과 제2 접점(270)의 수평으로 배치된 부분 사이를 전기적으로 절연하기 위하여 절연층(260)이 제공된다. 또한, 상기 절연층(260)은 메모리층(250) 내부에서 열에너지를 유지하는 열적 블랭킷(thermal blanket)을 제공한다. 제1 접점(130A)은 유전체 영역(140)에 의하여 제1 접점(130B)과 전기적으로 절연되어 있다. 제1 접점(130A, 13B)과 제2 접점(270)은 메모리 재료에 전기 신호를 인가한다. 메모리 소자(100)의 상부에는 상부 유전체 영역(180)이 증착되어 있다. 상부 유전체 영역(180)은 보로포스실리케이트 글래스(BPSG)를 포함하는 것이 바람직하다.
도시된 실시예에서, 제1 접점(130A, 130B)은 유전체 영역(128)의 측벽 표면(128S)을 따라 형성된 도전성 측벽 스페이서(본원에서 "도전성 스페이서"라 언급함)이다.(측벽 표면(128S)과 표면(106)은 도면의 평면에서 직각으로 연장하는 트랜치를 형성한다.)
도시된 구성에서, 메모리층(250)의 바닥면이 도전성 스페이서(130A, 130B) 각각의 상부(기판에 대하여 상부라 정의)에 인접하도록, 메모리 재료의 체적은 도전성 측벽 스페이서(130A, 130B) 상부에 수평하게 배치된 평탄한 메모리층(250)이다.
메모리 재료는 도전성 측벽 스페이서의 가장자리에 인접하는 것이 바람직하다. 도 1에 도시된 실시예에서, 메모리층(250)은 도전성 스페이서(130A, 130B)의 에지(132A, 132B) 각각에 인접한다. 도시된 실시예에서, 에지(132A, 132B)는 도전성 스페이서(130A, 130B)의 측방향 단면으로 도시되어 있다.
메모리층과 도전성 스페이서(130A, 130B) 사시의 콘액 영역은 메모리층과 에지(132A, 132B) 사이의 접점 영역이다. 따라서, 메모리층과 도전성 스페이서 (130A, 130B)는 전체 에지(132A, 132B) 또는 그 일부를 통해서 전기적으로 접속된다. 도전성 스페이서(130A, 130B)의 잔부는 유전체 영역(128, 140)에 의하여 메모리층과 전기적으로 절연되어 있다.
본 발명의 메모리 소자는 분리/선택 소자에 그리고 어드레싱 라인에 전기적으로 접속되어, 메모리 어레이를 형성한다. 절연/어드레싱 소자는 어레이의 인접하거나 떨어진 메모리 셀에 저장된 정보를 간섭하지 않고 각각의 개별 메모리 셀이 독출 및 서입되도록 한다. 일반적으로, 본 발명은 분리/선택 소자의 예로는 전계 효과 트랜지스터. 바이폴라 접합 트랜지스터, 그리고 다이오드가 있다. 전계 효과 트랜지스터로의 예로는 JFET와 MOSFET가 있다. MOSFET의 예로는 NMOS 트랜지스터와 PMOS 트랜지스터가 있다. NMOS와 PMOS는 CMOS 기술을 위한 동일 칩상에 형성될 수도 있다.
도 2는 전술한 메모리 소자(100)를 포함하는 메모리 어레이 구조(200)의 단면도이다. 메모리 소자(100)의 메모리 부재 각각은 NMOS 트랜지스터 형태인 분리/선택 소자에 전기적으로 접속되어 있다. 메모리 어레이(200)는 p형 이온이 도핑되어 있고 도시된 구조에서 나머지 소자의 증착을 위해 p형 기판을 형성하는 단결정 실리콘 반도체 웨이퍼(102) 상에 형성될 수 있다.
NMOS 트랜지스터는 n형 이온이 도핑된 소오스 영역(110), n형 이온이 도핑된 드레인 영역(112), 그리고 게이트 영역(118)을 구비한다. 소오스 드레인(110)과 드레인 영역(112)은 하나 이상의 n형 이온이 도핑된 재료, 즉 적게 도핑된 n형부와 많이 도핑된 n형부를 포함할 수 있다.
n형 이온이 도핑된 소오스 영역(110)과 드레인 영역(112)은 채널 영역(114)에 의하여 분리된다. 채널 영역(114) 상방에 형성된 게이트 영역(118)은 소오스 영역으로부터 채널 영역(114)을 통해 드레인 영역까지 흐르는 전류를 제어한다. 게이트 영역(118)은 폴리실리콘층을 포함하는 것이 바람직하다. 게이트 영역(118)은 유전체 영역(116)에 의하여 채널 영역(114)과 분리되어 있으며, 상기 유전체 영역은 이산화규소층이 바람직하다.
채널 영역(114)은 채널 길이와 채널 폭과 결부되어 있다. 채널 길이는 소오스 영역과 드레인 영역간의 거리이다. 채널 길이는 상기 두 영역 사이를 흐르는 전류 유동 방향과 평행하게 배향되며, 상기 전류 유동 방향은 도 2의 평면과 평행하다. 메모리 어렝이의 길이는 채널 길이와 평행한 어레이의 크기이다.
채널 폭은 채널 길이와 직각을 이루므로, 도 2의 평면과 직각을 이룬다. 메모리 어레이의폭은 채널 폭과 평행한 어레이의 크기이다. 도 3은 채널 폭과 평행한 메모리 어레이 구조(200)의 단면도이다. 도 3은 메모리 어레이의 폭을 따라 유전체 영역(184)에 의하여 서로 전기적으로 격리된 다수의 도전성 측벽 스페이서를 도시한다.
다시 도 2를 참조하면, n형 이온이 도핑된 드레인 영역(112) 내부에는 채널 스톱 영역(113)이 형성되어, 개별 NMOS 트랜지스터에 대하여 두 개의 인접하면서 전기적으로 절연된 드레인 영역(112)을 형성한다. 일반적으로, 채널 스톱 영역(113)은 소오스 영역(110)과 드레인 영역(112)의 도전성과 반대되는 도전성을 갖는다. 도시된 NMOS 구조에서, 채널 스톱 영역(113)은 p형 이온이 도핑된 실리콘을 포함한다. 채널 스톱 영역(113)은 널리 공지된 이온 주입 기술을 이용하여 붕소 이온을 주입하므로써 형성될 수 있다.
게이트 영역(118) 상부에는 금속 영역(120)이 형성되어 있으며, 이 금속 영역은 텅스텐 실리사이드층을 포함하는 것이 바람직하다. 금속 영역(120)은 전기 신호를 게이트 영역(118)으로 전달하는데 사용된다. 금속 영역(120)은 도 2의 평면과 직각인 메모리 어레이 구조의 폭(채널 폭과 평행)을 가로질러 연장하며, 어레이의 개별 메모리 소자에 어드레싱하기 위하여 제1 세트의 어드레싱 라인, 본 실시예에서 x 세트의 x-y 그리드를 형성한다.
금속 영역(120) 상부에는 바람직하게는 이산화규소층을 포함하는 유전체 영역(1220이 형성되어 있다. 유전체 영역(122)은 금속 영역(120)을 메모리 소자의 인접한 영역과 전기적으로 절연한다. 층(114, 116, 118, 120)으로 이루어진 스택은 게이트 스택(124)으로 통칭된다. 게이트 스택(124)의 측벽 표면 상에는 유전체 영역(128)이 형성된다.
상부 절연 영역(180)의 상부에는 금속 라인(190)이 형성되어 있으며, 이 금속 라인은 도 2의 평면에서 평행하게(채널 길이부와 평행) 메모리 어레이 구조의 길이부를 가로질러 연장한다. 금속 라인(190)은 어레이의 개별 메모리 소자에 어드레싱하기 위하여 제2 세트의 어드레싱 라인, 본 실시예에서 y 세트의 x-y 그리드를 형성한다. 금속 라인(190)은 알루미늄이나 구리와 같은 도전성 재료로 형성될 수도 있다. 금속 라인(190)은 텅스텐 플러그(144)에 의하여 드레인(110)에 전기적으로 접속된다. 도 2에 도시된 특정 실시예에서, 텅스텐 플러그(144) 각각은 두 개의 NMOS 트랜지스터에 의하여 공유된다. 기판(102)과 도전성 플러그(144) 사이 뿐만 아니라 기판(102)과 도전성 측벽 스페이서(130a, 130b)간의 도전성을 향상시키기 위하여 실리콘 기판의 표면상에는 티타늄 실리사이드층(비도시)이 형성될 수 있다.
따라서, 메모리 어레이 구조의 각 메모리 소자에는 분리/어드레싱 소자가 연결되어 있으며, 이 분리/어드레싱 소자는 해당 메모리 소자에 대하여 분리/어드레싱 소자로서 작용하므로써, 어레이의 다른 인접하거나 떨어진 메모리 소자에 저장된 정보를 간섭하지 않고 셀로부터 서입 및 독출될 수 있다. 도 2에 도시된 실시예에서 분리/어드레싱 소자는 NMOS 소자이다.
도2를 참조하면, 메모리층(150), 제1 접점(130A, 130B), 제2 접점(270), 분리 트랜지스터, 그리고 어드레싱 라인 사이의 전기적 커플링은 다음과 같이 요약될 수 있다. NMOS 트랜지스터 게이트(게이트 영역(118))은 x-어드레싱 라인(금속 영역(120))에 전기적으로 접속되고, 트랜지스터 드레인(드레인 영역(110))은 y-어드레싱 라인(도전성 플러그(144)를 경유해 금속 라인(190))에 전기적으로 접속되며, 트랜지스터 소오스(소오스 영역(112))는 메모리 소자(제1 접점(130A 또는 130B)의 한 단자에 전기적으로 접속된다. 메모리 소자(제2 접점(270)의 다른 단자는 전압 소오스(Va)(도 2에는 도시되어 있지 않음)에 전기적으로 접속되어 있다.
도 4는 각각의 메모리 소자(110), 대응하는 전계 효과 트랜지스터(FET) (115), 그리고 x 및 y 어드레싱 라인(120, 190)들간의 전기적 접속을 도시하는 메모리 어레이의 모식도로서, 이들 요소들은 각각의 메모리 소자를 선택적으로 설정하고 독출하는데 사용된다. FET는 바람직하게는 MOSFET, 보다 바람직하게는 NMOS 트랜지스터이다. 변형예로서, MOSFET는 PMOS일 수 있다. x 및 y 어드레싱 라인은 당업자에게 공지된 방식으로 외부 회로에 접속되어 있는 것에 주목하여야 한다.
도 4의 모식도에 도시된 바와 같이, FET 트랜지스터의 게이트는 어드레싱 라인중 하나에 접속된다. 전술한 실시예에서, 드레인은 제2 어드레싱 라인에 접속된다. 그러나, 변형예로서, 트랜지스터의 소오스는 제2 어드레싱 라인에 접속될 수도 있다.
도 2로부터 메모리 어레이 구조(200)를 제조하기 위한 방법의 실시예가 도 5A 내지 도 5O에 도시되어 있다. 우선, 도 5A를 참조하면, NMOS 트랜지스터 어레이(500A)가 제공된다. 도 5A는 p형 이온이 도핑된 기판(102)에 형성된 n형 이온이 도핑된 영역(110, 112)을 포함하는 NMOS 트랜지스터 어레이의 일부 단면을 도시한다. 트랜지스터 어레이는 유전체 영역(116), 게이트 영역(118), 금속 영역(120), 그리고 유전체 영역(122)을 갖는 게이트 스택(104)을 구비한다. 유전체 영역(124)은 게이트 스택(104)의 측벽 표면상에 절연 측벽 스페이서로서 형성되어 있다. 유전체 영역(124)은 TEOS 산화물, 이산화규소, 또는 질화규소와 같은 유전체 재료로 형성되는 것이 바람직하다. 유전체 영역(124)의 두께는 바람직하게는 약 400 내지 1000 옹스트롬, 보다 바람직하게는 약 600 내지 800 옹스트롬, 특히 바람직하게는 약 700 옹스트롬이다. n형 이온이 도핑된 영역(110, 112) 상부에는 티나늄 실리사이드층(비도시)이 형성될 수도 있다.
NMOS 트랜지스터 구조(500A) 상부에는 유전체 층(126)이 정합하여 증착되어, 도 5B에 도시된 구조(500B)를 형성한다. 유전체층(126)의 두께는 바람직하게는 100 내지 500 anstrom, 보다 바람직하게는 약 150 내지 350 옹스트롬, 특히 바람직하게는 약 300 옹스트롬이다. 유전체층(126)은 TEOS 산화물, 이산화규소, 또는 질화규소와 같은 재료로 형성되는 것이 바람직하다.
다음, 구조(500B)는 적절하게 마스킹 처리되며(포토레지스트 증착 및 패턴 처리를 통해서), 이방성 에칭되어 트랜치(172)의 수평하게 배치된 하부면(173)으로부터 유전체층(126)이 제거된다. 보다 구체적으로 설명하면, 이방성 에칭에 의하여 유전체층(126)이 트랜치(172)의 하부면(173)으로부터 제거되고 유전체(171)가 트랜치(170)의 하부면으로부터 제거되지 않도록 마스크가 패터닝처리된다. 마스크의 단면과 이방성 에칭의 결과가 도 5C에서 구조(500C)로 도시되어 있다.
도 5의 제1 접점(130A, 130B)은 다음과 같이 형성된다. 트랜치(172)의 유전체층(126) 측벽 표면(126S)을 따라 제1 접점(130A, 130B)이 도전성 측벽 스페이서로 형성된다. 구조(500C) 상에는 접점층(133)이 정합하여 증착된다. 발생된 구조물(500D)이 도 5D에 도시되어 있다. 접점층(133)은 측벽 표면(126S)과 두 트랜치(170, 172)의 하부면 상에 증착된다(물론, 트랜치(170)의 하부면은 유전체층(126)에 의하여 미리 차폐되어 있다). 이러한 정합 증착은 화학적 기상 증착(CVD) 기술을 이용하여 실행될 수 있다. 측벽 표면이 접점층(133)에 의하여 차폐되어 있는한 이외의 다른 가능한 증착법이 사용될 수 있다.
구조(500D)는 이방성 에칭되어, 도 5E에 도시된 도전성 측벽 스페이서(130A, 130B)가 형성된다(구조 500(E)). 이방성 에칭은 수평하게 배치된 표면으로부터 접점층(133)을 제거한다. 트랜치(172)의 측벽 표면(126S) 상에 잔존하는 접점층 (133)을 본원에서 "측벽층"이라 칭하기로 한다. 이러한 측벽층은 도전성 측벽 스페이서(130A, 130B)를 형성한다. 도전성 측벽 스페이서(130A, 130B)는 메모리 소자(100)용 제1 전기적 접점이다. 트랜치(170) 내부의 측벽 표면(126S) 상에 잔존하는 접점층(133)은 제조 과정에서 후속 단계에 의하여 제거될 수 있다.
접점층(133)이 그것이 증착되는 표면을 정합적으로 코팅하는 것으로 가정하면, 도전성 측벽 스페이서(130A, 130B)는 접점층(133)의 선택된 두께와 거의 동일한 측방향 두께를 갖는다. 형성된 도전성 측벽 접점(130A, 130B)이 약 50 내지 1000 옹스트롬, 보다 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한두께를 갖도록 접점층(133)이 증착된다.
접점층(133)과 형성된 도전성 측벽 접점(130A, 130B)은 전기 도전성 재료로 형성될 수 있다. 이러한 재료의 예로는 질화 티타늄, 티나튬 알루미늄 니트라이드, 티타늄 카본니트라이드, 티타늄 실리콘 니트라이드가 있다. 이러한 재료의 다른 예로는 몰리브덴, 카본, 텅스텐, 그리고 티타늄-텅스텐이 있다.
트랜치(172)의 하부면으로부터 접점층(133)을 제거하는 이방성 에칭은 또한 동일한 트랜치(172)의 하부로부터 티타늄 실리사이드 층을 제거하여, 도전성 측벽 스페이서(130A)를 도전성 측벽 스페이서(130B)과 전기적으로 절연시키는 것에 주목하여야 한다. 그러나, 트랜치(170)의 하부면에 있는 티타늄 실리사이드는 유전체층(126)에 의하여 이방성 에칭으로부터 보호되기 때문에 제거되지 않는다.
그리고, 두 개의 인접하면서 전기적으로 절연된 드레인 영역을 형성하는 n형 이온이 도핑된 드레인 영역(112) 내부에는 채널 스톱 영역(113)이 형성된다. 일반적으로, 채널 스톱 영역(113)은 소오스 영역(110) 및 드레인 영역(112)의 극성과 반대되는 극성을 갖는다. 도시된 NMOS 구조에서, 채널 스톱 영역(113)은 p형 이온이 도핑된 실리콘을 포함한다. 채널 스톱 영역(1130은 널리 공지된 이온 주입 방법을 이용하여 붕소 이온을 주입하므로써 형성될 수 있다. 생성된 구조(500F)가 도 5F에 도시되어 있다.
다음, 구조(500F)는 적절하게 마스킹 처리되며(포토레지스트 증착 및 패턴 처리를 통해서), 등방성 에칭되어 트랜치(170) 내부의 측벽 표면(126S)으로부터 잔부 접점층(133)이 제거된다. 트랜치(172) 내부의 도전성 측벽 스페이서(130A,130B)는 포토레지스트 마스크에 의하여 등방성 에칭으로부터 보호된다. 유전체(126)가 트랜치(170)로부터 제거되지 않도록 에칭은 선택된다. 마스크의 단면과 등방성 에칭 이후에 생성된 구조가 도 5G에서 구조(500G)로 도시되어 있다.
메모리 어레이의 폭을 따라(즉, 채널의 폭 부분과 평행하게 그리고 도 5G의 평면에서 직각 방향으로) 도전성 측벽 스페이서(130A, 130B)의 폭과 위치 설정을 한정하기 위하여 동일한 마스크와 에칭이 사용되는 것에 주목하여야 한다. 도 3은 도전성 측벽 스페이서(103A 또는 130B)를 통과하고 그리고 메모리 어레이의 폭과 평행한 메모리 어레이의 단면도이다. 도 3은 메모리 어레이의 폭을 따라 이격된 폭 W를 갖는 다수의 도전성 측벽 스페이서를 형성하기 위하여 마스크와 에칭을 사용하는 방법을 도시한다.
그리고, 구조(500G) 상에는 유전체층이 증착된다. 유전체층(140)의 두께는 트랜치(170)와 트랜치(172)를 매립하도록 선택된다. 유전체층(140)의 두께는 바람직하게는 약 500 내지 5000 옹스트롬, 보다 바람직하게는 약 1000 내지 3000 옹스트롬이다. 유전체층(140)용으로 사용될 수 있는 재료의 예로 TEOS 산화물, 이산화규소, 또는 질화규소가 있다.
유전체층(140)이 증착된 이후에, 구조(500H)는 화학적 기계적으로 연마된다(CMP). CMP 공정은 최소한 도전성 측벽 스페이서(130A, 130B)가 노출될 때까지 연속한다. CMP가 완료된 이후에 형성된 구조가 도 5I에서 구조(500I)로 도시되어 있다.
구조(500I) 상에는 상전이 메모리층(250)이 증착된다. 상전이 메모리층(250)의 상부에는 절연 재료로 이루어진 절연층(260)이 증착되며, 상기 절연층(260)의 상부에는 도전성 재료로 이루어진 전도층(270)이 증착된다. 그 결과물이 도 5J에서 구조(500J)로 도시되어 있다.
구조(500J)는 마스크 처리되며, 상기 층(250, 260, 270)은 이방성 에칭되어 도 5K에 도시된 구조(500K)를 형성한다. 상기 층(250, 260, 270)은 트랜치(170)의 상부로부터 이방성 에칭된다.
다음, 도전성 재료로 이루어진 전도층(280)은 구조(500k)의 상부에 정합하여 증착되어, 도 2l에서 구조(500l)를 형성한다. 전도층(280)은 층(250, 260, 270)의 측벽 표면을 따라 배치된 측벽층(270B)만이 남도록 이방성 에칭된다. 그 결과물이 도 5M에서 구조(500M)로 도시되어 있다. 전도층(270A, 270B)은 공통으로 메모리 소자용 제2 접점(290)을 형성한다. 도시된 실시예에서, 제2 접점(290)의 전도층(280)의 단지 일부분만이 메모리층(250)에 인접한다.
전도층(270A) 및 전도층(270B)은 동일한 도전성 재료로 형성될 수 있거나, 상이한 도전성 재료로 형성될 수도 있다. 전도층(270A) 및/또는 전도층(270B)용으로 사용되는 이러한 재료의 예로는 질화 티타늄, 티나튬 알루미늄 니트라이드, 티타늄 카본니트라이드, 티타늄 실리콘 니트라이드가 있다. 이러한 재료의 다른 예로는 몰리브덴, 카본, 텅스텐, 그리고 티타늄-텅스텐이 있다.
도 2에 도시된 메모리 구조(200)의 제조에서 나머지 처리 공정은 당업계에 널리 공지되어 있다. 반도체 소자 구조(500M) 상부에는 상부 유전체층(180)이 형성되어 도 5N에 도시된 구조(500N)를 형성한다. 상부 유전체층(180)은 보로포스포실리케이트 글래스(BPSG)를 포함한다. 상부 유전체층(180)의 두께는 6000 내지 10000 옹스트롬이다. 층(300)의 두께는 7000 내지 9000 옹스트롬, 보다 바람직하게는 약 8000 옹스트롬이다.
그리고, 상부 유전체층(180)은 적절히 마스크 처리되고, 선택적 이방성 접점 에칭이 실시되어 도전성 플러그용 트랜치(170)에 개구를 형성한다. 선택적 에칭은 상이한 유전체 재료를 다른 비율로 에칭할 수 있다. 선택적 에칭의 결과로서, 게이트 스택(104)과 유전체 영역(124)은 에칭 동안 보호되지만, 유전체 재료(140)는 실리콘 기판(102)(또는 n형 이온이 도핑된 실리콘 상방의 티나늄 실리사이드)에 도달할 때까지 에칭된다.
선택적 접점 에칭 이후에, 트랜치(170) 내부의 개구는 텅스텐과 같은 도전성 재료로 채워질 수 있다. 블랭킷 텅스텐 증착 및 에칭백에 의하여 텅스텐 플러그(144)가 형성된다. 도전성 라인(190)은 텅스텐 플러그(144) 상방에 패턴 처리될 수 있다.
전술한 제조 방법은 종래 CMOS 로직에 초과하여 단지 3개의 마스킹 단계를 이용하여 메모리 어레이 구조를 제조하는 방식을 나타내고 있다.
본 발명의 메모리 어레이 구조(이 실시예는 도 2 및 도 3 모두에 도시되어 있다)의 최소 단위 셀 영역은 8F2미만, 보다 바람직하게는 6F2미만의 셀 영역을 갖는 것이다. 개시된 메모리 어레이를 제조하기 위한 방법은 종래 CMOS 프로세싱에 초과하여 3 또는 그 이하의 마스킹 단계를 필요한 것이 바람직하다.
따라서, 본원에는 8F2미만의 셀 영역을 갖는 전기적으로 작동하는 메모리 어레이를 제조하는 방법이 개시되어 있으며, 상기 방법은 CMOS 제조 과정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함한다. 또한, 본원에는 6F2미만의 셀 영역을 갖는 전기적으로 작동하는 메모리 어레이를 제조하는 방법이 개시되어 있으며, 상기 방법은 CMOS 제조 과정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함한다.
본 발명의 상전이 메모리 소자는 무전하 측정(non-charge-measurement) 메모리 소자로서, 전술한 제조 방법이 CMOS 제조 과정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 무전하 측정의 전기적으로 작동하는 메모리 어레이를 제조하는 방법을 개시한다.
또한, 본 발명의 상전이 메모리 소자는 무전하 저장(non-charge-storage) 메모리 소자로서, 전술한 제조 방법이 CMOS 제조 과정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 무전하 저장의 전기적으로 작동하는 메모리 어레이를 제조하는 방법을 개시한다.
아래의 표1은 CMOS 제조 과정에 사용되는 마스킹 단계의 횟수에 부가적으로 요구되는 (1) 셀 영역 및 (2) 마스킹 단계 횟수에 대한 DRAM, SRAM, 플래쉬 메모리, 그리고 강자성 메모리와 비교한 본 발명의 상전이 메모리 어레이의 비교치이다.
셀 영역 마스킹 단계
DRAM 8F2 6-9
SRAM4T6T 40F280F2 50
플래시 8F2 5
강자성체 8F2 3
본 발명 6F2 2-4
본 발명의 다른 실시예에서, 도전성 측벽 스페이서(130A, 130B)는 메모리층에 인접한 그 폭 부분(즉, 채널 폭 부분과 평행한 크기)을 협소하게 함으로써 변형될 수도 있다.
채널 폭 부분과 평행한 도전성 측벽 스페이서(130A, 130B)의 단면을 도시하는 도 6에 협소한 측벽 스페이서의 예가 도시되어 있다. 도 6에 도시된 실시예에서, 도전성 스페이서(130A, 130B)의 상부면은 적절히 에칭되어, 메모리 재료에 인접하여 협소한 돌출형 컬럼(188)을 형성한다. 테이퍼링의 정도 뿐만 아니라 컬럼의 높이는 메모리 재료에 인접한 도전성 측벽 스페이서의 단면적 뿐만 아니라 폭을 조절하기 위하여 제어될 수도 있다. 폭과 단면적은 메모리 재료에 인접하여 가장 작게 형성될 수 있다.
도 6의 협소한 도전성 측벽 스페이서(130A, 130B)는 협소한 폭이 요구되는 부분에 도 3의 도전성 스페이서(130A, 130B) 상방에 산화물 스페이서를 형성하는 것에 의하여 제조될 수 있다. 산화물 스페이서는 마스크 하층의 도전성 스페이서의 부분을 남겨두고 도전성 스페이서의 노출 부분을 에칭하는 이방성 또는 등방성에칭용 마스크로서 사용될 수 있다.
메모리 재료에 인접한 도전성 스페이서의 폭을 감소시키면, 그 부분의 단면적이 감소한다. 일반적으로, 단면적이 작으면 작을수록, 단면 내부에서의 전류 밀도가 증가한다. 전류 밀도가 증가하면, 메모리 재료에 인접하여 주울 발열이 증가한다. 이것은 메모리 재료로의 열 유동을 증가시킨다.
메모리 재료에 대한 도전성 측벽 스페이서의 배향 뿐만 아니라 그 형상 또한 메모리 재료로부터 도전성 재료로 역으로 전달되는 열에너지의 양을 감소시킨다.
도 1에 도시된 메모리 소자에 있어서, 제1 접점(130A, 130B) 각각은 단일의 도전성 물질로 이루어진 도전층으로 형성된 도전성 측벽 스페이서이다. 전술한 바와 같이, 도전성 스페이서는 접점층의 이방성 에칭에 의하여 수행되는 측벽 표면 상에 단일 접점층을 정합적으로 증착하므로써 형성될 수 있다.
변형예로서, 도전성 측벽 스페이서는 다층 도전성 스페이서로서 하나 이상의 접점층으로 형성될 수 있다. 일반적으로, 본 발명의 도전성 측벽 스페이서는 하나 또는 그 이상, 둘 또는 그 이상, 셋 또는 그 이상의 접점층으로 형성될 수 있다.
도 7에 도시된 메모리 소자(300)는 본 발명의 메모리 소자의 변형예로서, 여기에서 제1 접점(130A, 130B) 각각이 두 개의 접점층으로 형성된 도전성 측벽 스페이서이다. 도 1에 도시된 메모리 소자와 같이, 메모리 소자(300)는 두 개의 메모리 소자를 구비한다.
도 8A 내지 도 8G는 메모리 소자(300)가 제조되는 방법을 도시한다. 도 8A를 참조하면, 기판(102)과 유전체층(128)이 제공되며, 상기 유전체층(128)은 측벽표면(128S)과 하부면(106)을 갖는 트랜치(172)를 형성한다. 트랜치(172)는 도면의 평면과 직각으로 연장한다. 유전체층(128)의 상부면에서는 제1 접점층(332)이 정합적으로 증착되며, 이것은 트랜치(172)까지 증착되어, 트랜치의 측벽 표면(128S)과 하부면(106)을 덮는다. 제1 접점층(332)의 상부에는 제2 접점층(334)이 정합적으로 증착된다. 상기 제1 및 제2 접점층(332, 334)은 이방성으로 에칭되어 이들 층의 수평하게 배치된 부분이 제거된다. 이방성 에칭 이후에, 제1 접점층(332)의 잔류부는 제1 측벽층(342)으로 불리운다. 제2 접점층(334)의 잔류부는 제2 측벽층(344)으로 불리운다. 상기 제1 측벽층(342)과 제2 측벽층(344)은 협력하여 복층 도정성 측벽 스페이서를 형성한다. 제1 측벽층은 측벽 표면(128S) 상에 실질적으로 형성되어 있는 동안 하부면(106) 상에 형성된 작은 풋(foot) 영역(343)을 갖는 것에 주목하여야 한다.
제1 측벽층(342)의 측방향 두께는 제1 접점층(342)의 선택된 두께와 실질적으로 동일한 것에 주목하여야 한다. 제1 접점층(332)의 두께는 제1 측벽층(342)이 약 50 내지 약 1000 옹스트롬, 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한 두께를 갖도록 선택된다. 이와 유사하게, 제2 측벽층(344)의 측방향 두께는 제2 접점층(334)의 선택된 두께와 실질적으로 동일하다. 제2 접점층(332)의 두께는 제1 측벽층(344)이 약 50 내지 약 1000 옹스트롬, 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한 두께를 갖도록 선택된다.
기판 상에는 유전체층(350)이 증착되어 트랜치(172)를 매립한다. 기판의 상부면은 상부면을 평탄화하기 위하여 화학적 기계적 연마(CMP)되고, 제1 및 제2 측벽층(342, 344)의 상부 에지(346, 348)를 각각 노출시킨다. 도시된 실시예에서, 에지(346, 348)는 제1 및 제2 측벽층의 두께를 이루는 부분의 단면이다. 보다 구체적으로 설명하면, 에지(346, 348)는 각각 제1 및 제2 측벽층(342, 344)의 측방향 단면이다.
그리고, 제1 측벽층(342)은 상부 에지(346)가 인접한 제2 측벽층의 상부 에지(348) 아래로 에칭되어 제1 측벽층(342)에 요홈부(indentation)를 형성하도록 선택적으로 에칭된다. 이러한 요홈부를 매립하기 위하여 구조의 상부에는 유전체층(360)이 증착된다. 유전체층(360)은 TEOS 산화물, 이산화규소, 또는 질산화규소로 형성될 수 있다. 그리고, 상기 구조는 다시 화학적 기계적 연마되어 상부면을 평탄화하고 제2 측벽(344)의 상부 에지(348)가 노출되도록 한다. 전술한 바와 같이 메모리층(250), 절연층(260), 그리고 도전층(270)이 증착되어 도 7에 도시된 구조를 형성한다.
도 7을 참조하면, 제2 측벽층(344)의 상부 에지(348)가 메모리 재료에 인접하며 그 메모리 재료와 접촉하는 것을 알 수 있다. 이와 반대로, 제1 측벽층(342)의 상부 에지(346)는 메모리 재료와 떨어져 있으면서 그 메모리 제료와 접촉하지 않는다. 실제로, 제1 접점층(342)의 상부 에지(346)는 유전체 재료(360)에 의하여 메모리 재료와 물리적으로 분리되어 있다.
따라서, 복층 도전성 측벽 스페이서(330A, 330B)과 메모리 재료(250) 사이의 접촉 영역은 제2 측벽층(344)의 상부 에지(348)와 메모리 재료(250)간의 접촉 영역이다. 제1 측벽층(342)은 메모리 재료(250)와 접촉하며, 제2 측벽층(344)을 통해메모리 재료(250)에 단지 간접적으로 전기 접속되어 있다.
제1 및 제2 측벽층(342, 344)용 재료는 제1 측벽층(342)의 전기 저항이 제2 측벽층(344)의 전기 저항보다 작도록 선택되는 것이 바람직하다.
제1 측벽층(342)용으로 사용될 수 있는 재료의 예로는 티타늄 텅스텐, 텅스텐 실리사이드, 텡스텐, 몰리브덴, n형 이온이 도핑된 폴리실리콘, 그리고 질화티타늄이 있다. 제1 측벽층(342)은 약 50 내지 300 옹스트롬, 바람직하게는 약 100 내지 200 옹스트롬의 두께를 갖는다.
제2 측벽층(344)은 제1 측벽층의 저항보다 큰 저항을 갖는 것이 바람직하다. 제2 측벽층(344)용으로 사용될 수 있는 재료의 예로는 질화티타늄, 티타늄 카보니트라이드, 티타늄 알루미늄 니트라이드, 티나튬 실리코니트라이드, 카본, n형 이온이 도핑된 폴리실리콘, 그리고 질화티타늄이 있다. 제2 측벽층(132)은 약 50 내지 300 옹스트롬, 바람직하게는 약 100 내지 200 옹스트롬의 두께를 갖는다.
도 7을 참조하면, 복층 도전성 측벽 스페이서(330a, 330b)는 기판(102)으로부터 제1 측벽층(342)의 에지(346)까지 연장하는 제1 세그먼트(L1)와, 에지(346)로부터 제2 측벽층(344)의 에지(348)(메모리 재료에 인접)까지 연장하는 제2 세그먼트(L2)를 구비하는 것으로 고려될 수도 있다는 것을 알 수 있다.
제1 세그먼트(L1)의 경우에, 제1 측벽층(342)은 제2 측벽층(344)을 전기적으로 단락시킨다(제2 측벽층에 대하여 병렬 또는 교류 전기 통로를 제공한다). 제1 및 제2 측벽층은 전류가 어느 한 층을 통과할 수 있기 때문에 전기적으로 병렬 관계에 있다. 제1 측벽층의 저항이 제2 측벽층의 저항보다 작기 때문에, 대부분의전류는 제1 측벽층을 통과할 수 있다. 따라서, 세그먼트(L1)는 저저항의 전류 통로를 제공한다.
제2 세그먼트(L2)의 경우에, 모든 전류는 보다 저항이 있는 제2 측벽층을 통과하여야 한다. 따라서, 세그먼트(L2)는 고저항의 전류 통로를 제공한다(두 측벽층의 저항이 동일하지 않은 경우에 세그먼트(L2)의 저항이 세그먼트(L1)의 그것보다 높은 것에 주목하여야 한다).
제2 세그먼트(L2)의 저항이 제1 세그먼트(L1)의 저항보다 크기 때문에, 복층 도전성 측벽 스페이서 내부의 대부분의 주울열은 메모리 재료에 인접한 부분(L2)에서 발생한다. 이것에 의하여 메모리 재료가 보다 효과적으로 가열된다.
전술한 메모리 소자의 실시예에서, 메모리 소자 각각의 제1 전기 접점은 하나 이상의 접점을을 트랜치의 측벽 표면에 증착하여 형성된 도전성 측벽 스페이서이다.
변형예로서, 도전성 측벽 스페이서는 하나 이상의 접점층을 비아 홀의 측벽 표면상에 정합적으로 증착하는 것에 의하여 형성될 수 있다. 비아 홀은 원형, 정방형, 장방형 또는 불규칙한 형상을 가질 수 있다. 또한, 도전성 측벽 스페이서는 하나 이상의 접점층을 필러(pillar) 또는 메사(mesa)의 측벽 표면에 정합적으로 증착하는 것에 의하여 형성될 수도 있다.
도 9는 제1 접점(400), 메모리 재료로 이루어진 메모리층(250), 그리고 제2 접점(410)을 포함하는 메모리 구조의 3차원 도면이다. 제1 접점(400)은 접점층을 라운드 비아(round via)에 정합적으로 증착하고 그 접점층을 이방성 에칭하여 수평으로 배치된 표면을 제거하여 형성된 도전성 측벽 스페이서이다. 상기 라운드 비아의 측벽 표면 상의 잔류부는 튜브형 도전성 측벽 스페이서(400)이다.
상기 라운드 비아 내부의 잔류 공간은 유전체 재료로 매립되며, 구조물은 화학적 기계적 연마되어 도전성 측벽 스페이서를 노출시킨다. 메모리 재료의 하부면이 도전성 측벽 스페이서의 환형 상부 에지와 접촉하도록 메모리 재료로 이루어진 층이 구조물의 상부에 증착된다. 상기 메모리층의 상부에는 도전성 재료로 이루어진 도전층이 증착되어 제2 접점을 형성한다.
도전성 측벽 스페이서(400)는 환형 상부 에지(402)를 갖는다. 도전성 측벽 스페이서(400)의 두께와 환형 상부 에지(402)의 두께는 정합적으로 증착된 접점층의 두께와 실질적으로 동일하다. 도 9에 도시된 실시예에서, 에지(402)는 도전성 스페이서(400)의 측방향 단면인 것에 주목하여야 한다.
도전성 스페이서(400)와 메모리 재료(250)간의 접촉 영역은 메모리 층(250)과 환형 에지(402)간의 접촉 영역이다. 전체 에지가 메모리층과 접촉하면, 접촉 영역은 환형 링을 형성한다. 이러한 접촉 영역은 증착된 접점층의 두께와 실질적으로 동일한 에지의 두께와 비례한다. 따라서, 접촉 영역은 접점층의 증착 공정을 제어하므로써 감소될 수 있으며, 도 9에 도시된 메모리 소자의 유효 전극 영역의 크기는 포토리도그래피의 분해능에 의하여 허영된 것 이상으로 감소될 수 있다.
도 9에 도시된 제1 접점(400)은 두 개방 단부를 갖는 튜브 형상의 도전성 측벽 스페이서(400)로서 형성된 것에 주목하여야 한다. 변형예로서, 상기 접점은 도 10A에 도시된 3차원 도면과 도 10B에 도시된 단면과 같은 컵형 쉘(450)로서 형성될수도 있다. 전술한 바와 같이, 접점(450)은 메모리 재료와 인접한 에지(460)를 갖는다. 접점(450)과 메모리 재료(250)간의 접촉 영역은 에지(460)와 메모리 재료(250) 사이의 접촉 영역이다.
컵형 쉘(450)은 접점층을 비아에 증착하고, 유전체로 상기 비아의 잔부를 매립하며, 그 표면을 화학적 기계적 연마하여 표면을 평탄화하는 접점(450)의 상부 에지(460)를 노출시키는 것에 의하여 형성될 수 있다. 그리고, 상기 반도체층(250, 410)이 증착된다. 접점(450)과 메모리 재료 사이의 접촉 영역은 에지(460)와 메모리 재료 사이의 접촉 영역이다. 전체 에지가 메모리 재료와 접촉하면, 접촉 영역은 환형 링 형태를 이룬다.
일정한 체적의 상전이 메모리 재료, 제1 전기 접점, 그리고 제2 전기 접점을 포함하는 전기적으로 프로그램 가능한 메모리 소자가 본원에 개시되어 있으며, 여기서 제1 접점은 상기 상전이 메모리 재료에 인접한 에지를 갖는 접점층을 구비한다.
일반적으로, 접점층은 특정 배향 또는 형상에 제한받지 않는다. 접점층은 거의 수직으로 배치될 수 있다. 예를 들면, 제1 접점을 거의 수직으로 배치된 측벽 표면상에 도전성 측벽 스페이서로 형성하는 것에 의하여 상기 접점층은 거의 수직하게 배치될 수 있다.
변형예로서, 접점층은 거의 수평하게 배치될 수도 있다. 접점층은 거의 수평하게 배치된 기판 상에 접점층을 증착하므로써 거의 수평하게 배치될 수 있다. 도 11A는 단결정 실리콘 반도체 기판 웨이퍼(102) 상에 형성된 본 발명의 메모리소자의 변형예를 3차원으로 도시하는 도면이다. 메모리 소자(600)는 일정 체적의 메모리 재료(250)와, 상기 메모리 재료(250)에 전기적으로 접속된 제1 전기 접점(610), 그리고 상기 메모리 재료에 전기적으로 접속되며 제1 접점(610)으로부터 이격 배치된 제2 전기 접점을 구비한다. 도 11B는 동일한 메모리 소자(600)의 단면도이다.
도 11A 및 도 11B에 도시된 실시예에서, 제1 접점은 기판(102)상에 거의 수평하게 배치된 접점층(610)이다. 상기 접점층은 일정한 체적의 메모리 재료(250)에 인접한 에지(612)를 구비한다. 메모리 재료(250)와 접점층(610)간의 접촉 영역은 메모리 재료(250)와 에지(612)간의 접촉 영역이다.(도시된 바와 같이, 본 실시예에서 에지는 두께 부분과 평행한 단면적인 조각이다) 접점층(610)과 메모리 재료(250)간의 접촉 영역은 모택층(610)의 두께와 비례한다. 메모리 재료와 접점층(610)간의 전기적 접속은 에지(612) 전체 또는 그 일부에 의하여 이루어지는 것에 주목하여야 한다. 일정한 용적의 메모리 재료(250) 잔부는 유전체 재료(628)에 의하여 제1 접점(610)과 전기적으로 절연된다.
에지(612)는 일정한 체적의 메모리 재료(250)의 단면적인 조각을 에워싸는 것이 바람직하다. 본원에서 "에워싸다"라는 용어는 에지(612)가 일정한 체적의 메모리 재료(250)의 단면적인 조각 둘레를 완전히 통과하는 것을 의미한다. 그러나, 메모리 소자는 에지가 일정한 체적의 메모리 재료(250)의 단면적인 조각을 단지 부분적으로 에워싸도록 구성될 수도 있다. 도시된 실시예에서, 단면적인 조각은 기판의 평면과 실질적으로 평행하지만, 다른 배향도 가능하다.
제2 접점은 도전성 재료로 이루어진 도전층일 수 있으며, 박막층으로 형성되는 것이 바람직하다. 도 11A 및 도 11B에 도시된 실시예에서, 도전층(620)의 하부면이 메모리 재료(250)의 상부면에 인접하도록 제2 접점(620)은 메모리 재료(250)의 상부에 증착된 도전층(620)이다.
일정한 체적의 상전이 메모리 재료와, 메모리 재료에 인접한 전류 밀도를 최대화하기 위하여 그리고 메모리 재료로부터 접점까지 흐르는 열에너지를 최소화하기 위하여 접점중 하나가 채택된 경우에 전기 신호를 메모리 재료에 인가하기 위한 제1 및 제 2 전기 접점을 포함하는 전기적으로 프로그램 가능한 메모리 소자가 본원에 개시되어 있다.
메모리 재료에 인접한 전류 밀도를 증가시키면 그 영역에서의 주울 열량이 증가하여, 메모리 재료로 보다 많은 열에너지가 흐를 수 있다. 전류 밀도(따라서 주울 열)는 메모리 재료에 인접한 접점의 단면 영역을 감소시키므로써 증가될 수 있다.
일반적으로, 본 발명의 메모리 소자와 메모리 어레이에서 사용되는 상전이 메모리 재료는 종래에 공지된 상전이 메모리 재료일 수 있다. 특정 재료가 미국 특허 제5,166,758호, 제5,296,716호, 제5,414,271호, 제5,359,205호, 제5,341,328호, 제5,536,947호, 제5,534,712호, 제5,687,112호, 그리고 제5,825,046호에 개시되어 있으며, 상기 특허들의 내용은 본원에 참조되었다.
전술한 바와 같이, 상전이 재료는 선택된 전기 입력 신호에 응답하여 재료의 이전 저항값과 무관하게 특정 개시 또는 소거 저항값으로 설정할 필요 없이 다수의저항값중 하나로 직접 설정될 수 있도록 직접 오버라이트될 수 있는 것이 바람직하다. 게다가, 상전이 재료는 2진수 부호화 정보를 아날로그 형태로 모방하고 따라서 단일 셀에서 단일 저항값으로 2진수 부호화 정보의 다중 비트를 저장하므로써 단일 셀 내부에 다중 비트의 2진수 정보의 그레이 스케일 저장을 위하여 제공하는 큰 동적 범위를 갖는 것이 바람직하다. 또한, 상기 상전이 재료는 선택된 전기 입력 신호에 응답하여 재료의 이전 저항값과 무관하게 특정 개시 또는 소거 저항치로 설정할 필요 없이 동적 범위 내에서 다수의 저항값중 하나로 직접 설정될 수 있는 전기적 저항값의 동적 범위를 가질 수 있다.
본 발명의 실시예에서, 단일 셀 메모리 소자를 한정하는 일정 체적의 메모리 재료는 두 개의 구별되는 검출 가능한 전기 저항값 레벨에 대하여 제공되는 동적 저항 범위를 가질 수 있으며, 따라서 단일 비트 데이터 저장 성능을 제공한다.
본 발명의 다른 실시예에서, 단일 셀 메모리 소자를 한정하는 일정 체적의 메모리 재료는 적어도 세 개의 구별되는 검출 가능한 전기 저항값 레벨을 가질 수 있으므로, 1비트 이상의 2진수 정보를 저장할 수 있으며 따라서 메모리 소자에 다중 비트 저장 성능을 제공한다. 동적 범위와 다중 비트 성능이 단일 셀 메모리 소자에 적어도 두 개의 2진수 정보 비트를 위한 저장장치를 제공하도록, 단일 셀 메모리 소자를 한정하는 일정 체적의 메모리 재료는 적어도 네 개의 구별되는 검출 가능한 전기 저항값 레벨을 갖는 것이 바람직하다.
본 발명의 또다른 실시예에서, 동적 범위와 다중 비트 성능이 단일 셀 메모리 소자에 적어도 네 개의 2진수 정보 비트를 위한 저장장치를 제공하도록, 단일셀 메모리 소자를 한정하는 일정 체적의 메모리 재료는 적어도 16개의 구별되는 검출 가능한 전기 저항값 레벨을 제공한다.
상기 상전이 메모리 재료는 다수의 원자 요소로 형성될 수도 있으며, 그 각각은 메모리 재료의 전체 체적에 걸쳐 존재한다. 메모리 재료는 적어도 하나의 칼코겐 요소를 구비하는 것이 바람직하다. 상기 칼코겐 원소는 Te, Se 그리고 그 합금으로 구성된 그룹으로부터 선택되는 것이 바람직하다. 보다 바람직하게는, 상기 메모리 재료는 Te 및 Se의 혼합물을 포함한다. 메모리 재료는 Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, 그리고 그 혼합물 또는 합금으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함할 수도 있다. 상기 메모리 재료는 적어도 하나의 전이 금속 원소를 포함할 수도 있다. 본원에서 사용된 전이 금속이라는 용어는 21 내지 30, 39 내지 48, 57 및 72 내지 80번 원소를 포함하는 것을 의미한다. 하나 이상의 전이 금속 원소는 Cr, Fe, Ni, Nb, Pd, Pt 그리고 그 혼합물 또는 합금으로 구성된 그룹으로부터 선택되는 것이 바람직하다.
본 발명의 기준에 충족하는 TeGeSb 재료 종류의 높은 저항 상태에서의 조성물은 종래 전기적으로 소거 가능한 메모리 재료에 존재하는 것에 비하여 Te의 농도가 실질적으로 감소한 것을 특징으로 하는 것으로 결정되었다. 실질적으로 개선된 전기적 절환 성능 특성을 제공하는 한 조성물에서, 증착 재료에 있는 Te의 평균 농도는 70% 이하, 통상적으로 약 60% 이하 였으며, 일반적인 형태로 약 23% 내지 약 58%의 Te, 가장 바람직하게는 약 40% 내지 58%의 Te 범위로 변동하였다. Ge의 농도는 약 5% 이상이었으며, 재료에서 평균 약 8% 내지 약 30%의 범위로 나머지는50% 이하의 범위로 변동하였다. 본 조성물에서의 주요 구성 요소의 잔부는 Sb였다. 주어진 백분율은 100%의 구성 원소 원자를 합계한 원자 백분율이다. 따라서, 상기 조성물은 TeaGebSb100-(a+b)로서 특징지어 질 수 있다. 이러한 삼원 Te-Ge-Sb 합금은 우수한 전기 특성을 갖는 부가적인 메모리 재료의 발전을 위한 시작 물질로서 유용하다.
전술한 바와 같이, 본 발명의 메모리 재료는 적어도 하나의 칼코겐을 포함하며, 적어도 하나의 전이 금속 원소를 포함할 수도 있다. 전이 금속을 포함하는 메모리 재료는 Te-Ge-Sb 삼원 시스템에서 메모리 재료의 기본적으로 변형된 형태이다. 즉, 기본적으로 변형된 메모리 재료는 Te-Ge-Sb 메모리 합금의 변형된 형태를 구성한다. 이러한 기본 변형은 Se와 같은 부가적인 칼코겐 원소를 포함하거나 포함하지 않는 상태에서 기본적인 Te-Ge-Sb 삼원 시스템에 전이 금속을 합체하는 것에 의하여 달성된다.
제1 카테고리는 Te, Ge, Sb와 전이 금속을 (TeaGebSb100-(a+b))cTM100-C의 비율로 포함하는 상전이 메모리 재료이며, 여기서 아래 첨자는 100%의 구성 요소를 합계한 원자 백분율이며, TM은 하나 이상의 전이 금속, a 및 b는 기본적인 Te-Ge-Sb 삼원 시스템에 대하여 위에서 언급한 것이며, 그리고 c는 약 90% 내지 약 99.99% 사이이다. 전이 금속은 Cr, Fe, Ni, Nb, Pd, Pt 및 그 혼합물 또는 합금을 포함하는 것이 바람직하다.
제2 카테고리는 Te, Ge, Sb, Se와 전이 금속을 (TeaGebSb100-(a+b))cTMdSe100-C의비율로 포함하는 상전이 메모리 재료이며, 여기서 아래 첨자는 100%의 구성 요소를 합계한 원자 백분율이며, TM은 하나 이상의 전이 금속, a 및 b는 기본적인 Te-Ge-Sb 삼원 시스템에 대하여 위에서 언급한 것이며, 그리고 c는 약 90% 내지 약 99.99% 사이이고, d는 약 0.01% 내지 10% 사이이다. 전이 금속은 Cr, Fe, Ni, Pd, Pt, Nb 및 그 혼합물 또는 합금을 포함하는 것이 바람직하다.
본 발명의 메모리 소자는 실질적으로 비휘발성 설정 저항값을 갖는다. 그러나, 저항값이 몇몇 경우에 원래 설정된 값으로부터 드리프트하면, 이러한 드리프트에 대한 보정하기 위하여 후술된 "조성물 변이"(compositional modification)가 사용될 수도 있다. 본원에서 사용된 비휘발성이라는 용어는 설정 저항값이 저장 시간 주기에 대하여 실질적으로 일정하게 유지되는 조건을 의미한다. 물론, 선택된 에러 마진의 이외에서 드리프트가 절대 발생하지 않는 것을 보장하기 위하여 소프트웨어(후술된 피이드백 시스템을 포함)가 채용될 수 있다. 메모리 소자의 저항값 드리프가 정보의 그레이 스케일 저장을 방해할 수 있기 때문에, 드래프트를 최소화하는 것이 요구된다.
조성물 변이라는 용어는 실질적으로 안정한 저항값을 산출하기 위하여 메모리 재료의 체적을 조성물적으로 변경시키는 의미를 포함하며, 메모리 재료의 고유 저항을 증가시키기 위하여 밴드 갭 확장 원소를 부가하는 것을 포함하는 것으로 정의된다. 조성물 변이의 한 예는 두께에 대하여 등급으로 분류된 조성물 비균질성을 포함하는 것이다. 예를 들면, 조성물 등급화는 설정 저항값 드리프트를 감소시키는 어떠한 형태를 취할 수 있으며, 동일한 합금 시스템의 제1 및 제2 합금에 제한 받을 필요는 없다. 또한, 등급화는 두 합금 이상으로 성취될 수 있다. 등급화는 균일 및 연속하거나, 불균일 또는 불연속할 수 있다. 저항값 드리프트를 감소시키는 조성물 등급화의 특정 예로는 한 표면에서 Ge14Sb29Te57내지 대향 표면에서 Ge22Sb22Te56의 균일하고 연속한 등급화가 있다.
저항 드리프트를 감소시키기 위하여 조성물 변이를 채용하는 다른 방법은 메모리 재료의 체적을 감소시키는 것이다. 즉, 메모리 재료의 체적은 상이한 조성물로 이루어진 바수의 개별적이고도 비교적 얇은 층으로 형성될 수 있다. 예를 들면, 메모리 재료의 체적은 하나 이상의 쌍으로 이루어진 층을 포함하며, 그 각각은 상이한 Te-Ge-Sb 합금으로 형성된다. 등급으로 분류된 조성물의 경우와 같이, 저항값 드리프트를 실질적으로 감소시키는 층의 조성물이 채용될 수 있다. 상기 층은 유사한 두께를 갖거나 상이한 두께를 가질 수 있다. 다수의 층이 사용될 수 있으며, 메모리 재료의 체적 내부에는 동일한 합금으로 이루어진 다수의 층이 연속하거나 서로 이격된 상태로 존재할 수도 있다. 또한, 다수의 상이한 합금 조성물로 이루어진 층이 사용될 수도 있다. 조성물 적층화의 예로는 Ge14Sb29Te57과 Ge22Sb22Te56으로 이루어진 층이 쌍으로 이루면서 교대로 형성된 메모리 재료의 체적이 있다.
저항 드리프트를 감소시키기 위한 조성물적인 비균질성의 다른 형태는 조성물 등급화와 조성물 적층화를 조합하는 것에 의하여 성취될 수 있다. 보다 구체적으로 설명하면, 전술한 조성물 등급화는 안정된 체적의 메모리 재료를 형성하기 위하여 전술한 조성물 적층화중 어느 하나와 조합될 수 있다. 이러한 조합을 채용하는 예제적인 체적의 메모리 재료는 (1) Ge14Sb29Te57과 Ge22Sb22Te56의 등급화된 조성물에 후속하여 Ge22Sb22Te56으로 이루어진 개별 층을 구비하는 일정한 체적의 메모리 재료와, (2) Ge14Sb29Te57로 이루어진 개별층과 Ge14Sb29Te57과 Ge22Sb22Te56의 등급화된 조성물을 포함하는 일정한 체적의 메모리 재료가 있다.

Claims (43)

  1. 전기적으로 프로그램 가능한 단일 셀 메모리 소자에 있어서,
    일정한 체적의 상전이 메모리 재료와;
    상기 메모리 재료에 전기 신호를 인가하기 위한 제1 및 제2 접점을 포함하며,
    상기 제1 접점은 도전성 측벽 스페이서를 구비하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 도전성 측벽 스페이서는 메모리 재료에 인접한 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서, 상기 도전성 측벽 스페이서는 메모리 재료에 인접한 에지를 갖는 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서, 상기 도전성 측벽 스페이서의 상부는 메모리 재료에 인접한 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서, 상기 메모리 재료는 도전성 측벽 스페이서 상부에 형성된 거의 수평하게 배치된 메모리층인 것을 특징으로 하는 메모리 소자.
  6. 제1항에 있어서, 상기 도전성 측벽 스페이서는 측벽 표면에 형성된 것을 특징으로 하는 메모리 소자.
  7. 제6항에 있어서, 상기 측벽 표면은 트랜치 측벽 표면, 비아 측벽 표면, 그리고 필러 측벽 표면으로 구성된 그룹으로부터 선택된 것을 특징으로 하는 메모리 소자.
  8. 제6항에 있어서, 상기 도전성 측벽 스페이서는 적어도 하나의 접점층을 측벽 표면상에 증착시키고 적어도 하나의 접점층을 에칭하는 것에 의하여 형성된 것을 특징으로 하는 메모리 소자.
  9. 제8항에 있어서, 상기 적어도 하나의 접점층은 제1 접점층과 제2 접점층이며, 상기 제1 접점층은 측벽 표면 상에 배치되며, 상기 제2 큰택층은 제1 접점층 상에 배치되는 것을 특징으로 하는 메모리 소자.
  10. 제8항에 있어서, 상기 증착은 정합적 증착(conformal deposition)인 것을 특징으로 하는 메모리 소자.
  11. 제8항에 있어서, 상기 에칭은 이방성 에칭인 것을 특징으로 하는 메모리 소자.
  12. 제8항에 있어서, 상기 제1 접점층의 저항은 제2 접점층의 저항보다 작은 것을 특징으로 하는 메모리 소자.
  13. 제1항에 있어서, 상기 도전성 측벽 스페이서는 제1 측벽층과, 상기 제1 측벽층 상에 형성된 제2 측벽층을 포함하는 것을 특징으로 하는 메모리 소자.
  14. 제13항에 있어서, 상기 제1 측벽층의 저항은 제2 측벽층의 저항보다 작은 것을 특징으로 하는 메모리 소자.
  15. 제13항에 있어서, 상기 제1 측벽층은 메모리 재료에 인접한 것을 특징으로 하는 메모리 소자.
  16. 제15항에 있어서, 상기 제2 측벽층은 메모리 재료로부터 떨어진 것을 특징으로 하는 메모리 소자.
  17. 제4항에 있어서, 상기 제2 측벽층의 상부는 메모리 재료에 인접한 것을 특징으로 하는 메모리 소자.
  18. 제11항에 있어서, 상기 제1 측벽층의 상부는 메모리 재료로부터 떨어진 것을 특징으로 하는 메모리 소자.
  19. 제1항에 있어서, 상기 도전성 측벽 스페이서는 메모리 재료에 인접한 협소한 폭 부분을 갖는 것을 특징으로 하는 메모리 소자.
  20. 제1항에 있어서, 상기 일정한 체적의 메모리 재료는 적어도 하나의 칼코겐(chalcogen)을 포함하는 것을 특징으로 하는 메모리 소자.
  21. 제20항에 있어서, 상기 적어도 하나의 칼코겐은 Te 및 Se로 구성된 그룹으로부터 선택된 것을 특징으로 하는 메모리 소자.
  22. 제20항에 있어서, 상기 메모리 재료는 Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, 그리고 그 혼합물 또는 합금으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 것을 특징으로 하는 메모리 소자.
  23. 제20항에 있어서, 상기 메모리 재료는 적어도 하나의 전이 금속 원소를 포함하는 것을 특징으로 하는 메모리 소자.
  24. 전기적으로 구동되는 메모리 소자에 있어서,
    일정한 체적의 상전이 메모리 재료와;
    상기 메모리 재료에 전기 신호를 인가하기 위한 제1 및 제2 접점을 포함하며,
    상기 제1 접점은 일정한 체적의 메모리 재료에 인접한 에지를 갖는 접점층을 구비하는 것을 특징으로 하는 메모리 소자.
  25. 제1항에 있어서, 상기 도전성 측벽 스페이서는 메모리 재료에 인접한 것을 특징으로 하는 메모리 소자.
  26. 제24항에 있어서, 상기 접점층은 거의 수직으로 배치된 것을 특징으로 하는 메모리 소자.
  27. 제24항에 있어서, 상기 접점층은 평탄한 것을 특징으로 하는 메모리 소자.
  28. 제27항에 있어서, 상기 접점층은 거의 수평하게 배치된 것을 특징으로 하는 메모리 소자.
  29. 제24항에 있어서, 상기 접점층은 측벽 표면에 형성된 것을 특징으로 하는 메모리 소자.
  30. 제29항에 있어서, 상기 측벽 표면은 트랜치 측벽 표면, 비아 측벽 표면, 그리고 필러 측벽 표면으로 구성된 그룹으로부터 선택된 것을 특징으로 하는 메모리 소자.
  31. 제24항에 있어서, 상기 제1 접점층은 도전성 측벽 스페이서인 것을 특징으로 하는 메모리 소자.
  32. 제24항에 있어서, 상기 접점층은 메모리 재료에 인접하여 개방된 단부를 갖는 컵형 표면인 것을 특징으로 하는 메모리 소자.
  33. 제24항에 있어서, 상기 접점층과 메모리 재료 사이의 접촉 영역은 환형을 이루는 것을 특징으로 하는 메모리 소자.
  34. 제24항에 있어서, 상기 에지는 메모리 재료의 단면적인 조각을 에워싸는 것을 특징으로 하는 메모리 소자.
  35. 제24항에 있어서, 상기 일정한 체적의 메모리 재료는 적어도 하나의 칼코겐을 포함하는 것을 특징으로 하는 메모리 소자.
  36. 제35항에 있어서, 상기 적어도 하나의 칼코겐은 Te 및 Se로 구성된 그룹으로부터 선택된 것을 특징으로 하는 메모리 소자.
  37. 제35항에 있어서, 상기 메모리 재료는 Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, 그리고 그 혼합물 또는 합금으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 것을 특징으로 하는 메모리 소자.
  38. 제35항에 있어서, 상기 메모리 재료는 적어도 하나의 전이 금속 원소를 포함하는 것을 특징으로 하는 메모리 소자.
  39. 전기적으로 프로그램 가능한 단일 셀 메모리 소자에 있어서,
    일정한 체적의 상전이 메모리 재료와;
    상기 메모리 재료에 전기 신호를 인가하기 위한 제1 및 제2 접점을 포함하며,
    상기 제1 및 제2 접점중 적어도 하나는 메모리 재료에 인접한 전류 밀도를 최대화하기 위하여 그리고 메모리 재료로부터 적어도 하나의 접점까지 흐르는 열에너지를 최소화하기 위하여 채택되는 것을 특징으로 하는 메모리 소자.
  40. 8F2미만의 셀 영역을 갖는 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 것을 특징으로 하는 메모리 어레이 제조 방법.
  41. 6F2미만의 셀 영역을 갖는 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 것을 특징으로 하는 메모리 어레이 제조 방법.
  42. 무전하 측정(non-charge-measurement)의, 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 것을 특징으로 하는 메모리 어레이 제조 방법.
  43. 무전하 저장(non-charge-storage)의, 전기적으로 구동되는 메모리 어레이를 제조하기 위한 방법에 있어서, CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 또는 그 이하의 마스킹 단계를 포함하는 것을 특징으로 하는 메모리 어레이 제조 방법.
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