CN1210819C - 带有改进的接触点的电可编程存储器元件 - Google Patents

带有改进的接触点的电可编程存储器元件 Download PDF

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Abstract

存储器元件包括位相改变存储器材料体(250)；以及第一和第二接触点，用于提供电信号给存储器材料(250)，其中第一接触点包括导电侧壁隔板(130A，B)。替换地，第一接触点可以包括具有与存储器材料(250)相邻的边缘的接触层。

Description

带有改进的接触点的电可编程存储器元件
              相关的专利申请信息
本专利申请是1997年10月1日提交的、美国专利申请序列号08/942,000的继续部分。
                   发明领域
本发明总的涉及独特地设计的固态的、电运行的存储器元件。更具体地，本发明涉及在电接触点与作为存储器元件的整体部分的存储器材料之间的新的结构关系。
                   发明背景
Ovonic EEPROM是专用的、高性能、非易失性、薄膜电子存储器器件。它的优点包括数据的非易失性贮存，高的比特密度的潜力，以及由于由于它的小的占地面积和简单的两端口器件结构从而是低成本的，长的再编程周期寿命，低的编程能量和高的速度。Ovonic EEPROM能够具有模拟和数字形式的信息贮存。数字贮存可以是二进制(每个存储器单元一个比特)或多状态的(每个存储器单元多个比特)。
把可电写入和擦除相位改变的材料利用于电子存储器应用项的总的概念在技术上是已知的，例如在授权给Ovshinsky的美国专利No.3,271,591和3,530,441中所揭示的，这两个专利被指派给与本发明相同的代理人，以及这两个专利在此引用，以供参考。
在‘591和‘441专利中描述的早期的相位改变材料是基于局部结构次序的改变。结构次序的改变典型地是通过材料内的某些类别的原子迁移而调节的。在非结晶和结晶状态之间的这样的原子迁移需要对于调节迁移所必须的时间，由此，使得编程时间和编程能量相当高。
相对较慢的(由当前标准)编程速度，特别是当按较大的局部次序的方向(按增加晶体化的方向)被编程时，以及相对较高的输入能量在限制的场合下需要发起局部次序中的改变，这阻止在专利中描述的存储器单元作为对于当前的计算机存储器应用项(诸如磁带、软盘、磁或光的硬盘驱动、固态硬盘闪存，DRAM，SRAM，和插入式闪烁存储器)的直接的和通用的替换的广泛使用。
这些限制的最重要部分是对于得到在硫化物材料的化学的和/或电子约束结构中可检测的改变所需要的相对较高的能量输入，以便发起按局部次序的可检测的改变。对于切换这些材料所需要的电能量典型地在约一个微焦耳的范围中测量。应当指出，这个能量必须被传递到在存储器单元的行和列的固态矩阵中每个存储器元件。这样的高的能量转换成对于地址线和对于与每个分离的存储器元件有关的存储单元绝缘/寻址器件的高的电流载送要求，
当EEPROM被使用于大尺度归档贮存时，低的编程能量是特别重要的。以这种方式使用时，EEPROM将代替当前的计算机系统的机械硬驱动(诸如磁或光的硬驱动)。对于带有EEPROM“硬件驱动”的、传统的机械硬驱动的这种代替的主要理由之一是减小机械系统的相对较大的功率消耗。在笔记本电脑的情形下，这是特别重要的，因为机械硬盘驱动是其中最大功率消费源之一。所以，减小这个功率负载是特别有利的，由此提高电源电池的每次充电的、计算机运行时间。然而，如果对于机械件驱动的EEPROM替换具有高的切换能量要求(所以是高的功率要求)，则功率节省可能是不重大的，或至多是不现实的。所以，被认为是通用存储器的任何EEPROM需要低的编程能量。
在Ovshinsky专利中描述的电存储器材料的切换时间也是重要的。这些材料典型地需要几毫秒范围内的时间用于设定时间(对于材料从非晶体切换到结晶体状态所需要的时间)；以及约1微秒用于复位时间(对于材料从结晶体切换到非晶体状态所需要的时间)。
具有减小的电切换时间和编程能量的电位相改变材料和存储器单元在Ovshinsky的、共同指派的美国专利No.5,166,758中描述的，该专利的揭示内容在此引用，以供参考。电位相改变材料和存储器单元的其它例子在共同指派的美国专利No.5,296,716，5,414,271，5,359,205，5,341,328，5,526,947，5,534,712，5,687,112和5,825,046中提供的，这些专利的揭示内容在此引用，以供参考。电位相改变材料和存储器单元的再一个例子在共同指派的美国专利申请No.08/878,870，09/102,887和08/942,000中提供的，该专利的揭示内容在此引用，以供参考。
一般地，所揭示的位相改变材料可以在通常的非晶体的和通常的结晶体的局部次序的结构状态之间被电切换。材料也可以在完全的非结晶体的和完全的结晶体的状态之间整个频谱上的局部次序的不同的可检测的状态之间被电切换。也就是，这样的材料的切换不需要在完全的非结晶体的和完全的结晶体的状态之间发生，而是可以以增量的步骤被切换，反映(1)局部次序的改变，或(2)在具有不同局部次序的两个或多个材料的体积的改变，以便提供由跨越在完全的非结晶体的和完全结晶体的状态之间的频谱的、局部次序的多个条件表示的“灰度”。位相改变材料根据它的状态呈现不同的电特性。例如，材料在它的非晶体状态下，比起在它的晶体状态下呈现更高的电阻率。
位相改变材料是真正的非易失性的，以及将保持由存储器单元存储的信息的完整性，而不需要周期刷新信号。另外，支配材料优选地可以直接被重写，以使得它们可被设置为特定的开始值或擦除的电阻值，而不管材料响应于选择的电输入信号的先前的电阻值。而且，位相改变材料优选地具有大的动态范围，这样它们可以通过模仿以模拟形式的二进制编码信息，由此存储二进制编码信息的多个比特作为在单个存储单元中的单个电阻值，而提供在单个存储单元中二进制信息的多个比特的灰度贮存。
                 发明概要
本发明的一个目的是提供具有减小的编程能量的存储器元件。本发明的另一个目的是提供具有减小的单元面积的存储器阵列。
本发明的这些和其它目的是由电可编程的、单个存储单元满足的，包括：位相改变存储器材料体；以及第一和第二接触点，用于提供电信号给存储器材料，第一接触点包括导电侧壁隔板。
本发明的这些和其它目的是由电运行的存储单元满足的，包括：位相改变存储器材料体；以及第一和第二接触点，用于提供电信号给存储器材料，第一接触点包括具有与存储器材料体积相邻的边缘的导电层。
本发明的这些和其它目的是通过制造具有小于8F2的存储单元面积的、电运行的存储阵列的方法被满足的，该方法除了被使用于CMOS处理流程的掩膜步骤的数目以外，还包括三个或更少的掩膜步骤。
本发明的这些和其它目的是通过制造具有小于6F2的存储单元面积的、电运行的存储阵列的方法被满足的，该方法除了被使用于CMOS处理流程的掩膜步骤的数目以外，还包括三个或更少的掩膜步骤。
本发明的这些和其它目的是通过制造具有非电荷度量的、电运行的存储阵列的方法被满足的，该方法除了使用于CMOS处理流程的掩膜步骤的数目以外，还包括三个或更少的掩膜步骤。
本发明的这些和其它目的是通过制造具有非电荷贮存的、电运行的存储阵列的方法被满足的，该方法除了使用于CMOS处理流程的掩膜步骤的数目以外，还包括三个或更少的掩膜步骤。
                  附图简述
图1是本发明的存储器器件的截面图，包括导电侧壁隔板；
图2是本发明的存储器器件的、平行于沟道长度的截面图，包括导电侧壁隔板；
图3是本发明的存储器器件的、平行于沟道宽度的截面图，包括导电侧壁隔板；
图4是本发明的存储器器件的电路图；
图5A到5O显示用于制造本发明的存储器器件的处理过程步骤的序列的示意的截面图；
图6是本发明的存储器阵列的、穿过存储器阵列的宽度的截面图；
图7是本发明的存储器器件的截面图，包括双层导电侧壁隔板；
图8A到8E显示用于制造包括双层导电侧壁隔板的存储器器件的处理过程步骤的序列的示意的截面图；
图9是本发明的存储器元件的三维视图，包括形成在通道中的导电侧壁隔板；
图10A是本发明的存储器元件的三维视图，包括带有与存储器材料相邻的开口端的杯形表面；
图10B是本发明的存储器元件的截面图，包括带有与存储器材料相邻的开口端的杯形表面；
图11A是具有接触点的存储器元件的三维视图，接触点是与存储器材料相邻的接触层；
图10B是具有接触点的存储器元件的截面图，接触点是与存储器材料相邻的接触层。
                 发明详细描述
图1是被形成在半导体基片102上的、本发明的存储器器件100的截面图。存储器器件100包括两个独立的单个单元的存储器元件。第一个单个单元存储器元件包括第一接触点130A，存储器材料层250，和第二接触点270。第二个单个单元存储器元件包括第一接触点130B，存储器材料层250，和第二接触点270。如图1的实施例所显示的，两个存储器元件可以共用单个连续的体积的位相改变存储器材料。绝缘层260提供在存储器材料250与第二接触点270的水平放置部分之间的电绝缘。绝缘层260也提供热保护层，保持存储器材料层250内的热量。介电区140把第一接触点130A与第一接触点130B电绝缘。第一接触点130A，B与第二接触点270提供电信号给存储器材料。上部介电区180被沉积在存储器器件100的顶部。优选地，上部介电层180包括硼磷硅玻璃(BPSG)。
在所显示的实施例中，第一接触点130A，B是沿着介电区128的侧壁表面128S形成的导电侧壁隔板(这里也称为“导电隔板”)。(侧壁表面128S和表面106形成垂直于所显示的平面延伸的沟槽)。
在所显示的特定的结构中，存储器材料体是平面存储器材料层250，它基本上水平放置，以及位于导电侧壁隔板130A，B的上面，以使得存储器层250的底面与每个导电隔板130A，B的顶面相邻(其中“顶面”是相对于基片规定的)。
优选地，存储器材料与导电侧壁隔板的边缘相邻。在图1所示的实施例中，存储器层250分别与导电隔板130A，B的边缘132A，B相邻。在所示的实施例中，边缘132A，B是导电隔板130A，B的外侧面截面。
在存储器材料和导电隔板130A，B之间的接触点的面积是在存储器材料和边缘132A，B之间的接触点的面积。所以，在存储器材料和导电隔板130A，B之间唯一的耦合是提供边缘132A，B的全部或一部分。导电隔板130A，B的其余部分是通过介电区128和140而与存储器材料电绝缘的。
本发明的存储器元件可以被电耦合到绝缘/寻址器件和地址线，以便形成存储器阵列。绝缘/寻址器件允许每个分立的存储器单元被读出和写入，而不与被存储在阵列的相邻的或远端的存储器单元中的信息相干扰。通常，本发明并不限于使用任何特定类型的绝缘/寻址器件。绝缘/寻址器件的例子包括场效应晶体管，双极性结型晶体管，和二极管。场效应晶体管的例子包括JFET和MOSFET。MOSFET的例子包括NMOS晶体管和PMOS晶体管。而且，NMOS和PMOS对于CMOS技术甚至可以形成在同一个芯片上。
图2是包括上述的存储器器件100的存储器阵列结构200的截面图。存储器器件的每个存储器元件被电耦合到选择/绝缘器件，它具有NMOS晶体管的形式。存储器阵列200可以被形成在单硅晶体半导体晶片102上，它被掺杂和形成p基片，用于所示的结构的其余元件的淀积。
NMOS晶体管包括n掺杂的源极区110，n掺杂的漏极区112，和栅极区118。源极区110和漏极区112可以包括一个以上的n掺杂材料部分，即轻微掺杂的n-部分和很浓掺杂的n+部分。
N掺杂的源极区110和漏极区112被沟道区分隔开。被形成在沟道区114上的栅极区118控制从源极区通过沟道区114流到漏极区的电流。栅极区118优选地包括多晶硅层。介电区116把栅极区118与沟道区隔开，介电区优选地是二氧化硅层。
与沟道区114有关的是“沟道长度”和“沟道宽度”。沟道长度是源极区与漏极区之间的距离。沟道长度平行于两个区之间的电流方向取向，它平行于图2的显示平面。存储器阵列的“长度”是平行于沟道长度的、阵列的尺度。
沟道宽度垂直于沟道长度，因此垂直于图2的显示平面。存储器阵列的“宽度”是平行于沟道宽度的、阵列的尺度。图3是平行于沟道宽度的、存储器阵列结构200的截面图。视图显示多个导电侧壁隔板(沿着存储器阵列的宽度)，它们是通过介电区184互相电绝缘的。
再次参照图2，沟道阻断区113被形成在n掺杂漏极区112，产生两个相邻的、电绝缘的漏极区112，用于分开NMOS晶体管。通常，沟道阻断区113具有与源极区和漏极区110，112相反的导电类型。在所显示的NMOS环境下，沟道阻断区113包括p掺杂的硅。沟道阻断区113可以通过使用熟知的离子植入技术注入硼离子而被形成。
形成在栅极区118上的是金属区120，它优选地包括硅化钨层。金属层120被使用来传递电信号到栅极区118。金属区120横截存储器阵列结构(平行于沟道宽度)延伸，垂直于图2的显示平面，以及形成第一组地址线，在本例中，x-y网格的x组用于寻址阵列的各个存储器单元。
形成在金属区120上的是介电区122，它优选地包括二氧化硅层。介电层122把金属区120与存储器器件的相邻的区电绝缘。层114，116，118，120的堆积合起来称为栅极堆124。介电区128被形成在栅极堆124的侧壁表面。
金属线190被形成在上部绝缘区180的顶部，以及横截存储器阵列结构的长度(平行于沟道长度)延伸，平行于图2的平面。金属线190形成第二组地址线，在本例中，x-y网格的y组用于寻址阵列的各个存储器单元。金属线190可以由诸如铝或铜等导电材料制成。钨柱144把金属线190连接到漏极区110。应当指出，在图2所示的特定的实施例中，每个钨柱144被两个NMOS晶体管共用。硅化钛层(未示出)可被形成在硅基片表面上，以便改进基片102与导电侧壁隔板130a，b之间以及基片102与导电棒144之间的导电性。
所以，与存储器阵列结构的每个存储器元件有关的是绝缘/寻址器件，它用作为用于该存储器元件的绝缘/寻址器件，由此使得该存储单元能够被读出和写入，而不与被存储在阵列的其它相邻的或远端存储器元件相干扰。在图2所示的实施例中，绝缘/寻址器件是NMOS器件。
参照图2，在存储器材料250、第一接触点130A，B、第二接触点270、隔离晶体管、和地址线之间的电耦合可以概述如下。NMOS晶体管栅极(栅极区118)被电连接到x地址线(金属区120)，晶体管漏极(漏极区110)被电连接到y地址线(通过导电棒144到金属线190)，晶体管源极(源极区112)被电连接到存储器元件的一个端子(第一接触点130A或130B)。存储器器件的其它端子(第二接触点270)被电耦合到电压源Va(图2上未示出)。
图4是存储器阵列的示意图，显示了每个存储器元件110、相应的场效应晶体管(FET)115、和被使用来选择地设置和读出各个存储器元件的X、Y地址线120、119之间的电连接。FET优选地是MOSFET，更优选地是NMOS晶体管。替换地，MOSFET可以是PMOS。应当指出，x和y地址线以本领域技术人员熟知的方式被连接到外部电路。
如示意图所示，FET晶体管的栅极被连接到地址线之一。在上述的实施例中，漏极被连接到第二条地址线。然而，在替换实施例中，晶体管的源极可以代之以被连接到第二地址线。
在图5A-5O上显示用于制造图2的存储器阵列结构的方法的实施例。首先参照图5A，提供了NMOS晶体管阵列500A。图5A显示NMOS晶体管阵列的一部分的截面图，包括被形成在p掺杂基片102上的n掺杂区110和112。晶体管阵列包括栅极堆104，它包括介电区116、栅极区118、金属区120和介电区122。介电区124作为绝缘侧壁隔板被形成在栅极堆104的侧壁表面上。介电区124优选地由诸如TEOS氧化物、二氧化硅、或氮化硅的介电材料制成。介电区124的厚度优选地在约400埃与1000埃之间，更优选地在约600埃与800埃之间，最优选地约700埃。在介电区124之间的隔板形成垂直于显示平面延伸的沟槽170，172。硅化钛层(未示出)可被形成在n掺杂区110，112上面。
介电层126共形地沉积在NMOS晶体管结构500A上，形成图5B所示的最终结构500B。介电层126的厚度优选地在100埃与500埃之间，更优选地在约150埃与350埃之间，最优选地约300埃。介电层126优选地由诸如TEOS氧化物、二氧化硅、或氮化硅的材料制成。
接着，结构500B被适当地掩膜(即，光阻材料的沉积和形成图案)以及被非均质地蚀刻，从沟槽172的水平沉积的底部结构173上去除介电层126。具体地，掩膜被形成图案，以使得非均质蚀刻从沟槽172的底面上去除介电层126，但不从沟槽170的底面上去除介电层171。掩膜的截面图和非均质蚀刻的结果被显示为图5上的结构500C。
接着，形成图5的第一接触点130A，B。第一接触点130A，B被形成为在沟槽172内沿着介电层126的侧壁表面126S的导电侧壁隔板。接触层133共形地沉积在结构500C上。最后得到的结构被显示在图5D上。层133被沉积在沟槽170和172的侧壁表面126S和底面(当然，沟槽170的底面已被覆盖介电层126)。共形沉积可以通过使用化学汽相沉积(CVD)技术而完成。其它可能的沉积方法也可以使用，只要侧壁表面被覆盖以接触层133。
结构500D被非均质地蚀刻，以便形成图5E上所示的导电侧壁隔板130A，B(结构500E)。非均质蚀刻从水平沉积面上去除接触层133。留在沟槽172的侧壁面126S上的接触层133在这里被称为“侧壁层”。这些侧壁层形成导电侧壁隔板130A，B。导电侧壁隔板130A，B是用于存储器器件100的第一电触点。留在沟槽170的侧壁面126S上的接触层133将通过制造过程中以后的步骤被去除。
假定接触层133共形地覆盖在它被沉积的表面上，导电侧壁隔板130A，B将具有基本上等于接触层133的选择的厚度的外侧厚度。优选地，接触层133被沉积以使得最后得到的导电侧壁触点130A.B具有在约50埃与约1000埃之间以及更优选地在约100埃与500埃之间的基本均匀的厚度。
接触层133和最后得到的导电侧壁触点130A，B可以由任何导电材料制成。这些材料的例子包括氮化钛，氮化钛铝，碳氮化钛，氮化钛硅。材料的其它例子包括钼，碳，钨，和钛-钨。
应当指出，从沟槽172的底面去除接触层133的非均质蚀刻也从沟槽172的底面去除硅化钛层，由此，使得导电侧壁隔板130A与导电侧壁隔板130B绝缘。然而，在沟槽170的底面上的硅化钛并不被去除，因为它被介电层126保护免受非均质蚀刻。
接着，沟道停止区113被形成在n掺杂漏极区112，产生两个相邻的、电绝缘的漏极区112。通常，沟道阻断区113具有与源极区和漏极区110，112相反的导电类型。在所显示的NMOS环境下，沟道阻断区113包括p掺杂的硅。沟道阻断区113可以通过使用熟知的离子植入技术注入硼离子而被形成。最后得到的结构500F被显示在图5F。
接着，结构500F被适当地掩膜(通过光阻材料的沉积和形成图案)以及被均质地蚀刻，从沟槽170中的侧壁表面去除剩余的接触层133。在沟槽172中的导电侧壁隔板130A，B被光保护掩膜保护免受均质蚀刻。蚀刻被选择为使得它不从沟槽170去除介电层126。掩膜的截面图和在均质蚀刻后最后得到的结构被显示为图5G上的结构500G。
应当指出，相同的掩膜和蚀刻被使用来规定沿着存储器阵列的宽度(即，平行于沟道宽度和垂直于图5G的显示平面)的导电侧壁隔板130A，B的宽度和定位。图3是通过导电侧壁隔板(130A或130B)和平行于存储器阵列的宽度的存储器阵列的截面图。图3显示掩膜和蚀刻可以如何被使用来产生多个导电侧壁隔板，具有宽度W，沿着存储器阵列的宽度间隔开。
接着，介电层被沉积在结构500G上。最后得到的结构500H被显示在图5H上。层140的厚度被选择为填充沟槽170和沟槽172。层140的厚度优选地在约500埃与约5000埃之间，更优选地在约1000埃与约3000埃之间。可被使用于介电层140的材料的例子包括TEOS氧化物、二氧化硅和氮化硅。
在介电层140被沉积后，结构500H被化学机械抛光(CMP)。CMP处理过程至少继续进行，直至导电侧壁隔板130A，B被暴露为止。在完成CMP以后，最后得到的结构被显示为图5I上的结构500I。
接着，位相改变存储器材料层250被沉积在结构500I上。绝缘材料层260被沉积在位相改变存储器材料250的顶部，以及导电材料层270被沉积在绝缘材料层260的顶部。最后得到的结构500J被显示在图5J上。
结构500j被掩膜，以及层250，260，270被非均质地蚀刻，形成图5K所示的结构500k。层250，260，270被非均质蚀刻成与沟槽170的顶部分离。
接着，导电材料层280被共形地沉积在结构500k的顶部，形成图5L上的结构500L。导电层280被非均质地蚀刻，以使得只有沿着层250，260，270的侧壁表面沉积的侧壁层270B被保留。最后得到的结构500M被显示在图5M上。导电层270A和270B合在一起形成用于存储器器件的第二接触点290。在显示的实施例中，只有第二接触点290的侧面280的一部分与存储器层250相邻。
导电层270A和270B可以都由同一种导电材料制成，或它们可以由不同的导电材料制成。可被使用于导电层270A和/或270B的材料的例子包括氮化钛，氮化钛铝，碳氮化钛，氮化钛硅。材料的其它例子包括钼，碳，钨，和钛-钨。
形成图2所示的存储器结构200中的其余处理步骤在技术上是熟知的。上部的介电层180被形成在半导体器件结构500上，形成图5N显示的结构500N。优选地，上部介电层180包括硼磷硅玻璃(BPSG)。上部介电层180的厚度可以是在6000埃与10000埃之间。更优选地层300的厚度是在7000埃与9000埃之间，以及最优选地约8000埃。
接着，上部介电层180被适当地掩膜以及可以使用选择的非均质接触蚀刻，形成在沟槽170中用于导电棒的开孔。选择的蚀刻将以不同的速率蚀刻不同的介电材料。由于选择的蚀刻，栅极堆104和介电区124在蚀刻期间被保护，但介电材料140被蚀刻掉，直至达到硅基片102(或在n掺杂的硅上的硅化钛层)为止。
在选择的接触蚀刻后，沟槽170中的开孔可被填充以导电材料，诸如钨。钨柱144通过保护层钨沉积和蚀刻被形成。然后可以在钨柱144上制成导电线190的图案。
以上详述的制造方法描述在传统的CMOS逻辑外只使用的三个掩膜步骤制做存储器阵列结构的方式。
本发明的存储器阵列结构的最小单位存储单元面积(其实施例被显示于图2和3)优选地具有小于8F2，以及更优选地具有小于6F2的存储单元面积。所揭示的制造存储器阵列的方法需要在传统的CMOS逻辑外三个或更少的掩膜步骤。
所以，这里所揭示的是用于制造具有小于8F2的存储单元面积的电操作存储器阵列的方法，方法除了被使用于CMOS过程流的几个掩膜步骤以外，包括三个或更少的掩膜步骤。也公开了一种用于制造具有小于6F2的存储单元面积的电操作存储器阵列的方法，方法除了被使用于CMOS过程流的几个掩膜步骤以外，包括三个或更少的掩膜步骤。
本发明的位相改变存储器元件是非电荷度量存储器器件，这样，上述的制造方法揭示用于制造非电荷度量的、电操作存储器阵列的方法，除了被使用于CMOS过程流的几个掩膜步骤以外，包括三个或更少的掩膜步骤。
还应当指出，本发明的位相改变存储器元件也是非电荷贮存存储器器件，这样，上述的制造方法揭示用于制造非电荷贮存的、电操作存储器阵列的方法，除了被使用于CMOS过程流的几个掩膜步骤以外，包括三个或更少的掩膜步骤。
下表是本发明的位相改变存储器阵列与DRAM、SRAM、FLASH存储器、和铁电存储器的比较，关于(1)存储单元面积和(2)除了被使用于CMOS过程流的几个掩膜步骤以外所需要的掩膜步骤数。
                        表
             (1)存储单元面积             (2)掩膜步骤
DRAM               8F2                      6-9
SRAM
4T                 40F2                     5
6T                 80F2                     0
FLASH              8F2                      5
铁电               8F2                      3
本发明             6F2                      2-4
单位“F”代表半导体器件的最小平版印刷特征尺寸。
在本发明的替换的实施例中，导电侧壁隔板130A，B可以通过变窄与存储器材料相邻的、它们的宽度(即，平行于沟道宽度的、它们的尺度)而被修改。
“变窄的”侧壁隔板的例子被显示于图6，图上显示平行于沟道宽度的、导电侧壁隔板130A，B的截面图。在图6所示的例子中，导电隔板130A，B的顶面被适当地蚀刻，形成变窄的、与存储器材料相邻的、凸出的立柱188(立柱向着存储器层250伸出)。立柱的高度以及变尖的程度可被控制，以便调节与存储器材料相邻的导电侧壁隔板的宽度和截面积。宽度和截面积可被做成与存储器材料最小相邻的。
图6的变窄的导电侧壁隔板130A，B可以通过在那些想要有变窄的宽度的位置上把氧化物隔板形成在图3的导电隔板130A，B而被制成。氧化物隔板可被用作为掩膜用于非均质或均质蚀刻，这将蚀刻导电隔板的暴露的部分，但留下导电隔板的、在掩膜下面的那些部分。
减小与存储器材料相邻的导电隔板的宽度，可减小它在该区域中的截面积。通常，截面积越小，在该截面内的电流密度越高。增加的电流密度造成靠近存储器材料处增加的焦耳热量。这提供流到存储器材料的增加的热量。
导电侧壁隔板的形状以及它们相对于存储器材料的取向也减小从存储器材料输送回导电隔板的热能总量。
在图1所示的存储器元件中，每个第一接触点130A，B是由单层导电材料形成的导电侧壁隔板。正如以上所述的，导电隔板可以通过把单个接触层共形沉积在侧壁表面随后进行非均质蚀刻接触层而被形成。
替换地，导电侧壁隔板可以从一个以上的接触层被形成为多层导电隔板。通常，本发明的导电侧壁隔板可以从一个或多个，两个或多个，三个或多个接触层被形成。
图7所示的存储器器件300是本发明的存储器器件的替换实施例，其中每个第一接触点130a，b是由两个接触层形成的导电侧壁隔板。像图1所示的存储器器件100一样，存储器器件300包括两个存储器元件。
图8A-8G显示存储器器件300可以如何被制造。参照图8A，提供了基片102和介电层128，形成带有侧壁面128S和底面106的沟槽172。沟槽172垂直于显示平面延伸。第一接触层332被共形地沉积在层128的顶面128和沟槽172，覆盖沟槽侧壁面128S和沟槽底面106。第二接触层334然后被共形地沉积在第一接触层332。第一和第二接触层332，334然后被非均质蚀刻，形成这些层的水平沉积部分。第一接触层332的其余部分在非均质蚀刻后，被称为第二侧壁层344。合在一起，第一侧壁层342和第二侧壁层344形成双层导电侧壁隔板。应当指出，第一侧壁层，在基本上被形成在侧壁面128S时，具有被形成在底面106上的小的“最底部”区343。
应当指出，第一侧壁层342的外侧面厚度基本上等于第一接触层342的选择的厚度。第一接触层332的厚度被选择为使得第一侧壁层342可以具有在约50埃与约1000埃之间的基本均匀的厚度，优选地它具有在约100埃与约500埃之间的基本均匀的厚度。同样地，第二侧壁层344的外侧面厚度基本上等于第二接触层342的选择的厚度。第二接触层334的厚度被选择为使得第二侧壁层344可以具有在约50埃与约1000埃之间的基本均匀的厚度，优选地它具有在约100埃与约500埃之间的基本均匀的厚度。
介电层350被沉积在结构上，填充沟槽172。结构的顶部然后被化学机械抛光(CMP)，以便把顶面平面化，分别暴露第一和第二侧壁层342和344的顶部边缘346，348。应当指出，在所显示的实施例中，边缘346，348是第一和第二侧壁层的厚度的截面。具体地，边缘346，348分别是第一和第二侧壁层的外侧截面。
接着，第一侧壁层342被选择地蚀刻，以使得顶部边缘346在相邻的第二侧壁层的顶部边缘348处被蚀刻，产生在第一侧壁层342上的凹槽。介电层360然后可被沉积在结构上，以便填充这些凹槽。介电层360可以由TEOS氧化物、二氧化硅、或氮化硅制成。结构再次被化学机械抛光，以便把顶面平面化，确保第二侧壁层344的顶部边缘348被暴露。存储器层250，绝缘层260，和导电层270如上所述地被沉积，形成图7所示的的结构。
参照图7，可以看到，第二侧壁层344的顶部边缘348与存储器材料相邻，以及造成与存储器材料相接触。相反，第一侧壁层342的顶部边缘346与存储器材料相隔很远，并不与存储器材料相接触。事实上，第一侧壁层342的顶部边缘346通过介电材料360与存储器材料物理地分隔开。
所以，在双层导电侧壁隔板330A，B与存储器材料250之间的触点面积是在第二侧壁层的顶部边缘348与存储器材料250之间的触点面积。第一侧壁层342不与存储器材料250相邻，以及只是通过第二侧壁层344间接地耦合到存储器材料250。
第一和第二侧壁层342，344的材料优选地被选择，以使得第一侧壁层342的电阻率小于第二侧壁层344的电阻率。
可被使用于第一侧壁层342的材料的例子包括钛-钨、硅化钨、钨、钼，和N+掺杂的多晶硅，以及氮化钛。第一侧壁层342可以具有在约50埃与300埃之间的厚度，以及优选地在约100埃与200埃之间。
第二侧壁层344优选地具有大于第一侧壁层的电阻率的电阻率。可被使用于第二侧壁层的材料的例子包括氮化钛、碳氮化钛、氮化钛铝、硅化钛、碳、N-掺杂的多晶硅，以及氮化钛的形式。第二侧壁层344可以具有在约50埃与300埃之间的厚度，以及优选地在约100埃与200埃之间。
参照图7，将会看到，双层导电侧壁隔板330A，B可被认为具有第一段L1，从基片102延伸到第一侧壁层342的边缘346，和第二段L2，从边缘346延伸到第二侧壁层344的边缘348(与存储器材料相邻)。
对于段L1，第一侧壁层342电气上分路第二侧壁层344(提供并行的或替换的电路径)。第一和第二侧壁层被并联，这样电流可传送通过任一层。因为第一侧壁层的电阻率小于第二侧壁层的电阻率，大多数电流将传送通过第一侧壁层。段L1因此提供低电阻的电流路径。
对于段L2，所有的电流必须传送通过更大的电阻的第二侧壁层。段L2因此提供高电阻的电流路径。(应当指出，当两个侧壁层的电阻率不相同时，段L2的电阻率高于L1的电阻率。)
因为段L2的电阻大于L1的电阻，在双层导电侧壁隔板内的大多数焦耳热量就出现在与存储器材料相邻的段L2中。这提供存储器材料的更有效的发热。
在上述的存储器器件的实施例中，每个存储器元件的第一电触点是通过沉积一个或多个接触层在沟槽的侧壁面上而形成的导电侧壁隔板。
替换地，导电侧壁隔板可以通过把一个或多个接触层共形地沉积在通道孔的侧壁面上而被形成。通道孔可以是圆形，方形，长方形，或不规则的形状。导电侧壁隔板也可以通过把一个或多个接触层共形地沉积在小柱或台面的侧壁面上而被形成。
图9显示存储器结构的三维视图，包括第一接触点400，存储器材料层250，和第二接触点410。第一接触点400是通过把接触层共形地沉积在圆形通道，然后非均质地蚀刻接触层去除水平放置的表面而被形成的导电侧壁隔板。通道的侧壁面上的其余部分是管状的导电侧壁隔板400。
在通道中的其余空间被填充以介电材料，然后结构被化学机械抛光，暴露导电侧壁隔板。存储器材料层被放置在结构的顶部，这样，存储器材料的底面造成与导电侧壁隔板的圆环状顶部边缘接触。导电材料层被放置在存储器材料的顶部，形成第二接触点。
导电侧壁隔板400具有圆环状顶部边缘402。导电侧壁隔板400的厚度和圆环状顶部边缘402的厚度基本上等于共形地沉积的接触层的厚度。在图9所示的实施例中，应当指出，边缘402是导电隔板400的外侧截面。
在导电隔板400与存储器材料250之间的接触面积是在存储器层250与圆环边缘402之间的接触面积。如果整个边缘402造成与存储器层的接触，则接触区域是圆环。接触面积正比于边缘的厚度，它基本上等于沉积的接触层的厚度。所以，触点的面积因此可以通过控制接触层的沉积过程而被减小，以及图9所示的存储器器件的有效的电极面积可被减小到超过光刻的分辨率所允许的面积。
应当指出，图9所示的第一接触点400被形成为具有两个开放端的管状形状的导电侧壁隔板400。替换地，触点可被形成为具有如图10a所示的三维视图的和如图10b所示的截面图的杯状的外壳450。如上所述，触点450具有与存储器材料相邻的边缘460。在触点450与存储器材料250之间的接触面积是在边缘460与存储器材料250之间的接触面积。
杯状外壳450可以通过把接触层沉积在通道，用电介质填充其余部分，以及化学机械抛光表面，以便把表面平面化，暴露触点450的顶部边缘460。层250和410然后可被沉积。在触点450和存储器材料之间的接触面积是边缘460和存储器材料之间的接触的区域。如果整个边缘造成与存储器材料的接触，则接触区域具有圆环的形式。
这里还揭示了电可编程存储器元件，包括位相改变存储器材料体，第一电触点，和第二电触点，其中第一电触点包括接触层，具有与位相改变存储器材料体相邻的边缘。
通常，接触层并不限于任何特定的取向或构造。接触层基本上可被垂直地放置。接触层可以通过把第一接触点形成为在基本上垂直地放置的侧壁面上的导电侧壁隔板而被基本上垂直地放置。
替换地，接触层基本上可被水平地放置。接触层可以通过把第一接触点形成为在基本上水平地放置的基片上而被基本上水平地放置。图11A显示被形成在单晶硅半导体基片晶片102上的、本发明的存储器元件的替换的实施例的三维视图。存储器元件600包括存储器材料体250，第一电触点610，被电耦合到存储器材料250，以及第二电触点，被电耦合到存储器材料和与第一接触点610间隔地放置。图11B是同一个存储器器件600的截面图。
在图11A，B所示的实施例中，第一接触点是接触层610，它基本上被水平地放置在晶片102上。接触层具有与存储器材料体250相邻的边缘612。在存储器材料250与接触层610之间的接触面积是在存储器材料250与边缘612之间的接触面积。(如图所示，在本实施例中，边缘是平行于厚度的截面切片)在接触层610与存储器材料250之间的接触面积之间的接触面积正比于接触层610的厚度。应当指出，在存储器材料与接触层610之间的电耦合是借助于边缘612的所有部分或一部分。存储器材料体的其余部分通过介电材料628与第一接触点610电绝缘。
优选地，边缘612环绕存储器材料体250的截面切片。正如这里使用的，“环绕”是指边缘612完全环绕过存储器材料体250的截面切片。然而，存储器元件可被构建为使得边缘只部分地环绕存储器材料体250的截面切片。在所显示的实施例中，截面切片基本上平行于基片平面，然而，其它取向也是可能的。
第二接触点可以是作为导电材料层，以及优选地被形成为薄膜层。在图11A，B所示的实施例中，第二接触点620是导电层620，它被形成为存储器材料250的顶部，这样，导电层620的底面是与存储器材料250的顶面相邻的。
这里还揭示了电可编程、单个存储单元的存储器元件，包括位相改变存储器材料体；以及第一和第二接触点，用于提供电信号到存储器材料，其中至少一个触点用来使得与存储器材相邻的电流密度最大化，以及使得从存储器材料流到触点的热能最小化。
增加与存储器材体相邻的电流密度，增加了在该区域中的焦耳热量，以使得更多的热能可流到存储器材料。电流密度(从而是焦耳热量)可以通过减小与存储器材料相邻的截面积而被增加。
通常，在存储器材料和存储器阵列中使用的位相改变存储器材料可以是技术上熟知的任何位相存储器材料。具体的材料在美国专利No.5,166,578，5,296,716，5,414,271，5,359,205，5,341,328，5,536,947，5,534,712，5,687,112，和5,825,046中被揭示，这些专利的揭示内容在此引用，以供参考。
如上所述，位相改变材料优选地是可直接重新写入的，这样，它们可被直接设置为多个电阻值之一，而不需要被设置到特定的开始或擦除电阻值，而不管响应于选择的电输入信号的、材料的先前的电阻值。而且，位相改变材料优选地具有大的动态范围，它通过模仿以模拟形式的二进制编码信息，由此存储二进制编码信息的多个比特在单个存储单元中作为单个电阻值，而提供在单个存储单元中的二进制信息的多个比特的灰度贮存。而且，位相改变材料可以具有电阻值的一个动态范围，它具有被直接设置为在动态范围内多个电阻值之一，而不需要被设置到特定的开始的或擦除的电阻值，而不管响应于选择的电输入信号的、材料的先前的电阻值。
在本发明的一个实施例中，规定单个存储单元存储器元件的存储器材料体可以具有能提供电阻值的两个不同的可检测的水平的电阻的动态范围，由此提供单比特数据贮存能力。
在本发明的另一个实施例中，规定单个存储单元存储器元件的存储器材料体可以至少具有电阻值的三个不同的可检测的水平，因此能够存储一个以上的比特的二进制信息，由此提供具有多比特贮存能力的存储器元件。优选地，规定单个存储单元存储器元件的存储器材料体可以至少具有电阻值的四个不同的可检测的水平，这样，动态范围和多比特能力提供对于在单个存储单元存储器元件中的至少两个比特的二进制信息的贮存。
在本发明的再一个实施例中，电阻的动态范围提供电阻值的至少十六个不同的可检测的水平，这样，动态范围和多比特能力提供对于在单个存储单元存储器元件中的至少四个比特的二进制信息的贮存。
位相改变存储器材料可以由多个原子元素形成，每个元素存在于整个存储器材料体中。优选地，存储器材料至少包括一个硫族元素。优选地，硫族元素从包含Te(碲)，Se(硒)，以及它们的混合物或合金的组中被选择。更优选地，存储器材料包括Te和Se的混合物。存储器材料还可包括从包含Ge，Sb，Bi，Pb，Sn，As，S，Si，P，O以及它们的混合物或合金的组中被选择的至少一个元素。存储器材料可包括至少一个过渡金属元素。这里所使用的术语“过渡金属”包括元素21到30，39到48，57和72到80。优选地，一个或多个过渡金属是从包含Cr，Fe，Ni，Nb，Pd，Pt以及它们的混合物或合金的组中选择的。
已确定在满足本发明的准则的Te、Ge、Sb材料类别的高的电阻状态的组成的总的特征在于，Te的相对于在现有技术电可擦除存储器材料中存在的Te的大大地减小的浓度。在提供大大地改进的电切换虚拟特性的一个组成中，在沉积的材料中Te的平均浓度很低于70％，典型地低于约60％，以及一般从低到约23％高到约58％Te，以及更优选地约40％到58％Te。Ge的浓度是高于5％，以及在材料中平均为从低到约8％到约30％的范围，其余一般低于50％。这个组成中其余的主要构成元素是Sb。给定的百分数是原子百分数，它总计构成元素的原子的100％。因此，这个组成的特征为TeaGebSb100-(a+b)。这些三元组Te-Ge-Sb合金是用于开发甚至具有更好的电特性的附加的存储器材料的有用的开始材料。
如上所述，本发明的存储器材料包括至少一个硫族，以及可以包括至少一个过渡金属元素。包括过渡金属的存储器材料是在Te-Ge-Sb三元组系统中的存储器材料的元素的修改的形式。也就是，元素的修改的存储器材料构成Te-Ge-Sb存储器合金的修改的形式。这种元素的修改是通过把过渡金属引入到基本Te-Ge-Sb三元组系统而达到的，带有或不带有附加的硫族元素，诸如硒。通常，元素的修改的存储器材料属于两个硫族。
第一类别是包括具有比值(TeaGebSb100-(a+b))cTM100-c的Te，Ge，Sb和过渡金属的位相改变存储器材料，其中下标是原子的百分数，它总共为组成元素的100％，其中TM是一个或多个过渡金属，a和b是以上对于基本Te-Ge-Sb三元组系统所阐述的，以及c是处在约90％和约99.99％之间。过渡金属优选地包括Cr，Fe，Ni，Nb，Pd，Pt以及它们的混合物或合金。
第二类别是包括具有比值(TeaGebSb100-(a+b))cTMdSe100-(c+d)的Te，Ge，Sb，Se和过渡金属的位相改变存储器材料，其中下标是原子的百分数，它总共为组成元素的100％，TM是一个或多个过渡金属，a和b是以上对于基本Te-Ge-Sb三元组系统所阐述的，c是处在约90％和约99.99％之间，以及d是处在约0.01％和约10％之间。过渡金属优选地包括Cr，Fe，Ni，Nb，Pd，Pt以及它们的混合物或合金。
本专利申请的存储器元件具有基本上非易失性电阻值。然而，如果电阻值在某些环境下，从它的原先的设置值漂移，则“组成的修改”(后面描述)可被使用来补偿这个漂移。正如这里使用的，术语“非易失性”是指其中设置的电阻值在到达的时间间隔内基本上保持恒定。当然，软件(包括后面所讨论的反馈系统)可被利用来保证“漂移”绝对不出现在选择的误差余量以外。因为存储器材料的电阻值的漂移会妨碍信息的灰度贮存(如果不受阻碍)，所以希望使得漂移最小化。
“组成的修改”在这里被规定为包括任何的组成上修改存储器材料体的方法，产生基本稳定的电阻值，包括加上带隙展宽元素，增加材料的固有电阻，组成修改的一个例子是包括对于厚度的逐级组成非均匀性。例如，存储器材料体可以从不同的组成的第一Te-Ge-Sb合金逐级变到第二Te-Ge-Sb合金。组成的逐级改变可以取减小设置的电阻值漂移的任何形式，以及不需要限制于同一个合金系统的第一和第二合金。另外，逐级改变可以用两个以上的合金来完成。逐级改变可以是均匀和连续的，或它也可以是非均匀和非连续的。导致减小的电阻值漂移的、组成逐级改变的具体的例子包括在一个面上的Ge14Sb29Te57的均匀和连续的逐级改变到在相反面上的Ge22Sb22Te56。
利用组成修改来减小电阻漂移的另一个方式是把存储器材料体分层。也就是，存储器材料体可以由多个分离的、相当薄的、不同的组成的层形成。例如，存储器材料体可以包括一对或多对分层，每对层由不同的Te-Ge-Sb合金制成。另外，正如逐级改变的组成的情形，可以利用导致大大地减小电阻值漂移的任何的层的组成。这些层可以具有相同的厚度，或它们可以具有不同的厚度。可以使用任何的层数，以及存储器材料体中可以存在多个同一种合金的层，或互相相邻的或互相远离的。另外，可以使用任意数目的不同的合金组成的层。组成的分层的具体的例子是包括Ge14Sb29Te57和Ge22Sb22Te56的交替的层对的存储器材料体。
为了减小电阻漂移的组成的非均匀性的再一个形式是通过组合组成逐级改变和组成分层而完成的。更具体地，上述的组成逐级改变可以与上述的组成分层的任何部分相组合，形成稳定的存储器材料体。利用这种组合的示例性存储器材料体是：(1)包括Ge22Sb22Te56的分离的层和后面跟随Ge14Sb29Te57与Ge22Sb22Te56的逐级改变的组成的存储器材料体。的存储器材料体，和(2)包括Ge14Sb29Te57的分离的层和Ge14Sb29Te57与Ge22Sb22Te56的逐级改变的组成的存储器材料体。
将会看到，这里阐述的揭示内容是通过为作出本发明的全面的完整的揭示而描述的详细的实施例的形式给出的，以及这样的细节不要看作为是限制如附属权利要求中阐述和规定的本发明的真正的范围。

Claims (9)

1.一种存储元件，包括：
衬底；
在所述衬底上形成的第一介电层，所述第一介电层具有一个开口，所述开口具有一个底表面和一个与所述衬底垂直的侧壁表面；
在所述第一介电层的所述侧壁表面上形成的导电层；
在所述导电层上所述开口内形成的第二介电层；以及
在所述导电层的上表面形成的相变材料。
2.权利要求1的存储元件，其中，所述导电层也形成在所述开口的底表面上。
3.权利要求1的存储元件，其中所述导电层形成在所述开口的一部分底表面上，所述部分小于整个底表面，所述部分与所述侧壁表面相邻。
4.权利要求1的存储器元件，其中，所述导电层是杯状的。
5.权利要求1的存储器元件，其中，所述开口是一个孔。
6.权利要求1的存储器元件，其中，所述开口是一个槽。
7.权利要求1的存储器元件，其中，所述相变材料包括硫族元素。
8.一种存储元件，包括：
衬底；
所述衬底上的导电层；
在所述导电层上形成的介电层；
相变材料，电连接到所述导电层的侧壁表面，所述侧壁表面垂直于所述衬底，所述相变材料与所述导电层的其它部分隔离。
9.权利要求1的存储器元件，其中，所述相变材料包括硫族元素。
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