DE10340405B3 - Integrierter Halbleiterspeicher - Google Patents

Abstract

Die Erfindung betrifft einen integrierten Halbleiterspeicher (1) mit einer Vielzahl von Speicherzellen (Z) und mit ersten (10) und zweiten Leitungen (20), durch die die Speicherzellen (Z) ansteuerbar sind, wobei innerhalb des Verlaufs der ersten Leitungen (10) jeweils eine Einrichtung (5) vorgesehen ist, die ein Ansteuern von Speicherzellen ausschließlich im Bereich erster Teilstrecken (I) der ersten Leitungen (10) ermöglicht. Erfindungsgemäß sind die Einrichtungen (5) so anstellbar, daß sie eine nur teilweise Entkopplung zweiter Teilstrecken (II) der ersten Leitungen (10) von deren ersten Teilstrecken (I) bewirken, wobei je nach Wahl einer kürzeren oder längeren Zugriffszeit auf die Speicherzellen entweder nur Speicherzellen im Bereich der ersten Teilstrecken (I) oder im Bereich beider Teilstrecken (I, II) ansteuerbar sind. Dadurch können Teilbereiche des Halbleiterspeichers für einen stromsparenden und schnelleren Speicherbetrieb genutzt werden.

Description

• Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Vielzahl von Speicherzellen und mit ersten und mit zweiten Leitungen, durch die die Speicherzellen ansteuerbar sind, wobei innerhalb des Verlaufs der ersten Leitungen jeweils eine Einrichtung vorgesehen ist, die ein ausschließliches Ansteuern von Speicherzellen im Bereich nur einer ersten Teilstrecke der jeweiligen ersten Leitung ermöglicht und eine zweite Teilstrecke der jeweiligen ersten Leitung elektrisch entkoppelt.
• Ein solcher Halbleiterspeicher ist aus WO 02/054405 A2 bekannt; der dort offenbarte Halbleiterspeicher besitzt erste Leitungen (Bitleitungen), in deren Leitungsverlauf Transistoren eingebaut sind, die nicht Auswahltransistoren von Speicherzellen sind, sondern als Bestandteil der Bitleitung dazu dienen, je nach Schaltzustand eine Teilstrecke der jeweiligen Bitleitung elektrisch abzuschalten und damit auf elektrischem Wege die Bitleitungslänge zu verkürzen.
• Solch eine schaltungstechnische Verkürzung der Bitleitungslänge kann dafür genutzt werden, den Stromverbrauch der Halbleiterschaltung zu verringern. Bei jedem Auslesen oder Wiederauffrischen einer Speicherzelle, die an eine Bitleitung (wie auch an eine Wortleitung) angeschlossen ist, wird die in der Speicherzelle, beispielsweise in deren Kondensator gespeicherte Ladung auf die geöffnete Bitleitung gegeben, wodurch sich deren elektrisches Potential verändert. Die Potentialveränderung wird mit Hilfe eines Signalverstärkers ausgelesen und als eine digitale Null oder Eins gedeutet. Es sind Potentialschwellen festgelegt, oberhalb oder unterhalb derer der jeweilige digitale Datenwert dem ausgelesenen Potential zugeordnet wird.
• Je größer die Länge der Bitleitung, umso höher ist die zur Speicherung in den Speicherzellen aufzubringende Ladung, die für ein hinreichend zuverlässiges Auslesen der digitalen Informationen erforderlich ist. Dabei ist insbesondere bei flüchtigen Halbleiterspeichern zu berücksichtigen, daß die Speicherzellen nach kurzer Zeit einen Teil ihrer Ladung verlieren, d.h. sich kontinuierlich entladen und daher in regelmäßigen, ausreichend kurzen Zeitabschnitten wieder aufgefrischt werden müssen. Beim Auslesen einer an eine Bitleitung angeschlossenen Speicherzelle wird also nur ein Teil der ursprünglich gespeicherten Ladung ausgelesen. Beim Wiederauffrischen, d.h. dem regelmäßigen Auslesen und Überschreiben der Speicherzellen wird eine größere Ladungsmenge wieder in die Speicherzelle zurückgeschrieben. Durch diese Umladevorgänge, die sich jeweils über eine Bitleitung erstrecken, entsteht ein Stromverbrauch, der insbesondere bei mobilen Geräten, die den eingangs genannten Halbleiterspeicher aufweisen, die netzunabhängige Nutzungsdauer verkürzt.
• Um den Stromverbrauch zu senken, können insbesondere bei Halbleiterspeichern für mobile Geräte kürzere Bitleitungen oder in Kombination kürzere wie auch längere Bitleitungen in einem Speicherzellenbereich vorgesehen sein; in diesem Fall jedoch werden bei gleicher Speicherzellenzahl größere Anzahlen von Bitleitungen und folglich auch mehr Signalverstärker benötigt, wodurch der Flächenverbrauch pro Speicherzelle ansteigt.
• In DE 101 14 280 A1 wird vorgeschlagen, den Stromverbrauch dadurch zu senken, daß die beim Auslesen einer Bitleitung transportierte Ladungsmenge zumindest teilweise wiederverwendet wird, um etwa beim Wiederauffrischen eine Ladung in die Speicherzelle zurückzuschreiben. Zu diesem Zweck wird die ausgelesene Ladungsmenge zwischengespeichert. Dieses Vorgehen verringert zwar den Stromverbrauch, jedoch ist die Zugriffsgeschwindigkeit begrenzt, da jeweils eine Bitleitung voller Länge ausgelesen werden muß. Bei dem aus WO 02/054405 A2 bekannten Halbleiterspeicher kann mit Hilfe der in die Mitte der Bitleitungen eingebauten Transistoren die Bitleitungslänge verkürzt werden; dies erfordert jedoch ein vorheriges Schalten des Transistors, und dieser Schaltvorgang muß zwischen die im normalen Speicherbetrieb üblichen Speicher- und Lesevorgänge zwischengeschaltet werden und verlangsamt daher, ungeachtet des geringeren Stromverbrauchs, den Speicherbetrieb.
• Ein weiterer Nachteil der in WO 02/054405 A2 beschriebenen Halbleiterspeichers besteht darin, daß die Einrichtungen bzw. Transistoren zum selektiven Zugreifen auf Speicherzellen ausschließlich im Bereich einer verkürzten Bitleitungshälfte, wenn sie für beide Bitwerte Null und Eins ausreichend hochohmig sperren sollen, mit sehr hohen Sperrspannungen betrieben werden müssen. Eine hohe Sperrspannung ist erforderlich, da die für eine digitale Null und für eine digitale Eins erforderlichen Potentialwerte von beispielsweise 0 V und 1,8 V auf beiden Seiten des Neutralpotentials von beispielsweise 0,9 V liegen. Da der Transistor im ausgeschalteten Zustand leitend sein muß, kommen nur selbstleitende Verarmungstransistoren (depletion MOSFET) in Frage. Sofern zur Verringerung des Stromverbrauchs die hohen Sperrspannungen vermieden werden sollen, müssen die Einrichtungen zur teilstreckenselektiven Ansteuerung durch Kombinationen von pFET- und nFET-Transistoren (p- bzw. n-dotierte Feldeffekttransistoren) realisiert werden; eine solche Schaltung aber verbraucht zusätzliche Speicherfläche.
• Schließlich hat auch der einzelne Transistor, der zur zeitweiligen Bitleitungsverkürzung eingesetzt wird, eine Eigenkapazität, die eine zusätzliche parasitäre Kapazität neben der Bitleitungskapazität darstellt.
• Ein weiterer Nachteil besteht darin, daß, sofern zwischen den Bitleitungstransistoren und den Signalverstärkern gelegene Speicherzellen nur mit Hilfe der halben Bitleitungslänge ausgelesen werden sollen, bei jedem Wechsel zwischen einer auszulesenden Speicherzelle diesseits eines Bitleitungstransistors und einer auszulesenden Speicherzelle jenseits eines Bitleitungstransistors derselben Bitleitung ein Umschalten des Bitleitungstransistors zwischen dem sperrenden und dem leitenden Zustand, d.h. ein Umschalten zwischen der halben Bitleitungslänge und der vollen Bitleitungslänge erforderlich ist und umgekehrt. Somit muß bei jedem Zugriff auf eine Speicherzelle innerhalb des Speicherzellenfeldes zunächst überprüft werden, ob die betreffende Bitleitung mit Hilfe des Bitleitungstransistors verkürzt werden kann bzw. bereits verkürzt ist.
• Es ist die Aufgabe der vorliegenden Erfindung, einen integrierten Halbleiterspeicher bereitzustellen, der bei geringerem Stromverbrauch noch schneller auf die Speicherzellen zugreifen kann bzw. dessen Stromverbrauch bei gleich schnellem Zugriff auf die Speicherzellen weiter herabgesetzt ist. Außerdem soll ein Halbleiterspeicher bereitgestellt werden, bei dem kein Schaltvorgang oder eine sonstige Beeinflussung der Einrichtung zwischen der ersten Teilstrecke und der zweiten Teilstrecke der jeweiligen ersten Leitung mehr erforderlich ist; der Zustand dieser Einrichtung soll nicht länger vor dem Auslesen jedes weiteren Datenbits erneut überprüft und gegebenenfalls geändert werden müssen.
• Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß bei dem eingangs genannten integrierten Halbleiterspeicher die Einrichtungen so einstellbar sind, daß sie eine nur teilweise elektrische Entkopplung der zweiten Teilstrecken von den ersten Teilstrecken der ersten Leitungen bewirken, bei welcher teilweisen Entkopplung ohne zwischenzeitliches Umschalten oder anderweitiges Beeinflussen der Einrichtungen Speicherzellen wahlweise
• – innerhalb jeweils einer ersten, kürzeren Zugriffszeit ausschließlich im Bereich der ersten Teilstrecken der ersten Leitungen oder
• – innerhalb jeweils einer zweiten, längeren Zugriffszeit im Bereich der ersten und auch der zweiten Teilstrecken der ersten Leitungen
ansteuerbar sind.
• Erfindungsgemäß ist vorgesehen, die durch die Einrichtungen miteinander verbundenen Teilstrecken der ersten Leitungen nur teilweise elektrisch voneinander zu entkoppeln und in diesem teilentkoppelten Zustand zwei unterschiedliche Zugriffszeiten zum Ansteuern der Speicherzellen, insbesondere ihrer Auswahltransistoren vorzusehen, wobei beim Ansteuern, beispielsweise Auslesen, Überschreiben oder Wiederauffrischen mit einer ersten, kleineren Zugriffszeit ausschließlich Speicherzellen im Bereich der ersten Teilstrecken der ersten Leitungen angesteuert werden, wohingegen eine zweite, größere Zugriffszeit verwendbar ist, um Speicherzellen im gesamten Bereich sowohl der ersten als auch der zweiten Teilstrecken anzusteuern. Die vorliegende Erfindung nutzt die Tatsache aus, daß die Ladungsausbreitung von einer Speicherzelle über eine Bitleitung bzw. von einem Signalverstärker entlang der Bitleitung zur Speicherzelle ein dynamischer Vorgang ist, bei der ein elektrisches Potentialgefälle von dem am Signalverstärker gelegenen Ende der Bitleitung zum gegenüberliegenden Ende der Bitleitung oder in umgekehrter Richtung wandert, wobei an der Einrichtung zum selektiven Ansteuern nur der ersten Teilstrecken eine teilweise Entkopplung, d.h. eine teilweise Reflexion und eine teilweise Transmission des auftreffenden Potentialgefälles auftritt. Der zeitliche Verlauf der Überlagerung beider Teilströme wird erfindungsgemäß mithilfe unterschiedliche Zugriffszeiten technisch ausgenutzt, etwa durch unterschiedliche Zeiten zwischen dem Öffnen des Transistors und der Bewertung der angeschlossenen Bitleitung mit Hilfe des Signalverstärkers oder umgekehrt mit Hilfe zweier unterschiedlicher Zeiten zwischen dem Vorschalten einer Bitleitung mit einem vom Signalverstärker vorgegebenen Potential und dem Schließen der angeschlossenen, zunächst geöffneten Speicherzelle.
• Erfindungsgemäß ist innerhalb des Verlaufs der Bitleitung eine Einrichtung vorgesehen, die eine nur teilweise Entkopplung beispielsweise einer zweiten Bitleitungshälfte von einer ersten Bitleitungshälfte oder allgemeiner einer zweiten Teilstrecke von einer ersten Teilstrecke der gesamten Bitleitung herbeiführt. Teilweise Entkopplungen lassen sich beispielsweise mit Hilfe passiver Bauelemente, beispielsweise mit Hilfe elektrischer Widerstände geeigneter Stärke herstellen, wodurch ein Potentialgefälle zwischen beiden Bitleitungshälften oder Teilstrecken entsteht. Im Falle nichtstatischer Ströme, d.h. bei einem Schaltvorgang ist das elektrische Potential entlang der Bitleitung orts- und zeitabhängig. Im Falle eines elektrischen Widerstands als Einrichtung zur teilweisen Entkopplung beider Teilstrecken voneinander wird dessen Höhe bzw. Stärke so groß gewählt, daß zum Auslesen ausschließlich von Speicherzellen im Bereich der ersten Teilstrecken eine kürzere Zugriffszeit nutzbar ist, die der Zeitdauer für die Signalausbreitung elektrischer Signale entlang der ersten Teilstrecke entspricht bzw. diese auch für die Speicherzelle mit dem längsten Signalweg entlang der ersten Teilstrecke übersteigt. Zum Zugreifen auf Speicherzellen beider Teilstrecken hingegen wird eine Zugriffszeit verwendet, die größer ist als für die Signalausbreitung zwischen dem Signalverstärker und der am weitesten von ihm entfernten Speicherzelle über beide Teilstrecken hinweg. Die höhere Zugriffszeit ist somit für alle angeschlossenen Speicherzellen ausreichend hoch, um Signale zwischen der jeweiligen Speicherzelle und dem Signalverstärker, gegebenenfalls über die Einrichtung zur selektiven Ansteuerung hinweg, weiterzuleiten.
• Somit werden mit Hilfe der nur teilweisen Entkopplung beider Teilstrecken der ersten Leitungen durch das zwischen ihnen angeordnete Element zwei unterschiedliche Betriebsarten ermöglicht, nämlich der Zugriff auf Speicherzellen entlang der gesamten Bitleitung oder nur entlang einer Bitleitungshälfte. Ein Wechsel von einer zur anderen Betriebsart erfordert kein Umschalten des Elements zwischen den Bitleitungshälften und geschieht allein durch die Wahl der Zugriffszeit bei der Abfrage der Speicherzellen. Dabei können Speicherzellen im Bereich der näher an den Signalverstärkern gelegenen Leitungshälften oder Leitungsteilstrecken je nach Betriebsart mit entweder der kürzeren oder der längeren Zugriffszeit angesteuert werden; welche dieser Betriebsarten jeweils gewählt wird, kann je nach Art der zu speichernden oder auszulesenden Daten von Fall zu Fall variieren. Beispielsweise kann der Speicherbereich, der durch die ersten Teilstrecken der ersten Leitungen überspannt wird, als Cache-Speicher genutzt werden, in dem häufig benötigte Daten mit reduzierter Zugriffszeit und auch häufiger abgefragt oder gespeichert werden.
• In jedem Fall führt die in der ersten Betriebsart gegenüber herkömmlichen Zugriffszeiten verkürzte erste Zugriffszeit zum Auslesen lediglich entlang der ersten Teilstrecken zu einer Beschleunigung des Speicherbetriebs wie auch zu einer Senkung des Stromverbrauchs. Der erfindungsgemäß ausgebildete Halbleiterspeicher ist daher besonders für hochfrequent arbeitende und in mobilen Geräten eingesetzte Halbleiterspeicher geeignet.
• Vorzugsweise ist vorgesehen, daß die Einrichtung passive Bauelemente aufweisen, die jeweils zwischen der ersten Teilstrecke und der zweiten Teilstrecke der jeweiligen ersten Leitungen angeordnet sind. Passive Bauelemente erfordern keinen elektrischen Schaltvorgang, um ihren Zustand, so er denn änderbar ist, zu verändern. Jedoch werden zum zeitweiligen elektrischen Verkürzen von Leitungen, beispielsweise Bitleitungen bislang ausschließlich aktive Bauelemente eingesetzt, weil die Entscheidung, entweder nur einen Teil einer Bitleitung oder die gesamte Bitleitung anzusteuern, eine Festlegung auf einen jeweils eindeutigen Schaltzustand nahezulegen scheint. Erfindungsgemäß jedoch wird nur eine teilweise Entkopplung beider Teilstrecken der Leitungen, beispielsweise der Bitleitungen vorgesehen und mit Hilfe unterschiedlicher Zugriffszeiten entweder auf die Teilstrecken beiderseits des Elements oder nur auf die erste Teilstrecke diesseits des Elements zugegriffen. Bei Vorgabe dieses zeitabhängigen Zugriffsmechanismus werden erfindungsgemäß zur Erzielung einer teilweisen Entkopplung passive Bauelemente, insbesondere Widerstände eingesetzt.
• Vorzugsweise ist vorgesehen, daß jede Einrichtung zwischen einem ersten Zustand, in dem die Einrichtung je nach Wahl der Zugriffszeit ein Zugreifen auf Speicherzellen entweder entlang der gesamten ersten Leitung oder nur entlang der ersten Teilstrecke ermöglicht, und einem zweiten Zustand, in dem die Einrichtung ein Zugreifen auf Speicherzellen entlang eines unabhängig von einer gewählten Zugriffszeit festliegenden Bereichs der ersten Leitung ermöglicht, umschaltbar ist. Der erste Zustand ist der Zustand der teilweisen Entkopplung beider Teilstrecken durch das Element zwischen ihnen. Der zweite Zustand dieses Elements ist so beschaffen, daß der elektrisch nutzbare Bereich der ersten Leitungen nicht mehr von der Signallaufzeit entlang der Bitleitung und somit von den Zugriffszeiten abhängt. Beispielsweise wird der zweite Zustand des Elements so gewählt, daß in jedem Fall ausschließlich Speicherzellen im Bereich der ersten Teilstrecke der ersten Leitung ansteuerbar sind, was im Falle eines elektrischen Widerstands zwischen beiden Teilstrecken durch einen besonders hochohmigen Widerstand realisiert wird. Ebenso kann der zweite Zustand des Elements so beschaffen sein, daß unabhängig von der gewählten Zugriffszeit jede beliebige Speicherzelle im Bereich der ersten oder zweiten Teilstrecke ansteuerbar ist; diese Ausführungsart wird im Falle eines Widerstandselements mit Hilfe eines niederohmigen Widerstand realisiert.
• Eine Weiterbildung sieht vor, daß jede Einrichtung in mehr als zwei Zustände unterschiedlich hoher Leitfähigkeit und damit unterschiedlich starker elektrischer Kopplung zwischen der ersten und der zweiten Teilstrecke versetzbar ist. Bei dieser Weiterbildung ist etwa ein Varistor, d.h. ein Widerstandselement einstellbarer Widerstandsstärke einsetzbar, bei dem beispielsweise ein mittlerer Widerstandswert für die teilweise Entkopplung einstellbar ist, während ein niedrigerer und ein höherer Widerstandswert für die Nutzung ausschließlich der ersten Teilstrecken bzw. ausschließlich der gesamten ersten Leitungen einstellbar sind.
• Vorzugsweise ist vorgesehen, daß die passiven Bauelemente jeweils aus einer Widerstandsschicht aus einem Material gebildet sind, dessen elektrischer Widerstand durch eine Phasenumwandlung veränderbar ist. Insbesondere ist vorgesehen, daß das Material eine Chalkogenid-Verbindung enthält, die durch kurzzeitige Temperaturerhöhung reversibel von einer kristallinen Phase in eine amorphe Phase überführbar ist. Chalkogenid-Verbindungen werden neuerdings eingesetzt, um neue Mechanismen der Speicherung digitaler Informationen in Speicherzellen zu ermöglichen. Chalkogenide wie beispielsweise GeSbTe oder allgemeiner binäre, ternäre oder quaternäre Verbindungen, die Schwefel, Selen, Tellur, Arsen, Antimon, Gallium, Indium oder Silber enthalten, lassen sich durch Temperaturänderungen von einer leitfähigen, kristallinen Phase in eine amorphe, hochresistive Phase umwandeln und umgekehrt, wobei die Strom-Spannungs-Kennlinie eine Hysteresekurve darstellt, die für eine Speicherung nutzbar ist. Erfindungsgemäß jedoch wird ein solches Material nicht zur Speicherung einer digitalen Information, sondern innerhalb der ersten Leitungen, beispielsweise der Bitleitungen, zur Einstellung unterschiedlich hoher Widerstände eingesetzt. Entsprechend ist vorzugsweise vorgesehen, daß die Chalkogenid-Verbindung Schwefel, Selen, Tellur, Arsen, Antimon, Gallium oder Indium enthält. Das jeweils verwendete Material kann von der kristallinen Phase ausgehend durch schockartiges Schmelzen, d.h. Erhitzen in ei ne glasartige, amorphe Phase umgewandelt werden. Wird hingegen die amorphe Phase durch gleichmäßiges thermisches Ausheilen, d.h. durch eine länger andauernde Erhitzung ausgeheilt, kehrt das Material in den kristallinen Zustand zurück. Auf diese Weise kann beispielsweise bei dem Material Ge2Sb2Te5 dessen Widerstand zwischen 10 Ω und 10.000 Ω variiert werden. Zum Schmelzen kann etwa eine Temperatur oberhalb von 600° C verwendet werden, wohingegen für die Rekristallisation eine Temperatur zwischen 200 und 400° C, etwa 300° C verwendet werden kann; die zeitliche Dauer der Wärmeeinwirkung kann im Bereich von beispielsweise 10 bis 100 ns liegen.
• Vorzugsweise ist vorgesehen, daß jede Einrichtung in der Nähe der Widerstandsschicht ein lokales Heizelement aufweist. Dieses Heizelement kann vorzugsweise jeweils ein Heizwiderstand sein. Hierbei besitzt jedes Element zum teilstreckenselektiven Speicherzugriff ein erstes Widerstandselement, bei dem die Höhe des elektrischen Widerstandes für den Grad der elektrischen Kopplung zwischen der ersten und der zweiten Teilstrecke der ersten Leitungen bestimmend ist. Es besitzt ferner ein zweites Widerstandselement, das zum kurzzeitigen, lokalen Aufheizen des ersten Widerstandselements dient und dessen Heizdauer sowie Heiztemperatur steuerbar sind.
• Vorzugsweise ist vorgesehen, daß im Bereich der ersten Teilstrecken der ersten Leitungen redundante zweite Leitungen vorgesehen sind, mit denen zusätzliche Speicherzellen innerhalb der ersten Zugriffszeit ansteuerbar sind, und daß im Bereich der zweiten Teilstrecken redundante Leitungen vorgesehen sind, mit denen zusätzliche Speicherzellen mithilfe der zweiten Zugriffszeit ansteuerbar sind. Redundante Leitungen, beispielsweise redundante Wortleitungen sind bekannt und werden in Halbleiterspeichern eingesetzt, um im Falle defekter Speicherzellen die Anzahl benötigter intakter Speicherzellen wiederherzustellen. Solche Leitungen werden beispielsweise an einem Ende der Bitleitungen angeordnet und mit Hilfe programmierbarer Sicherungen bei Bedarf freigeschaltet. Bei dem er findungsgemäßen Halbleiterspeicher werden solche redundanten zweiten Leitungen vorzugsweise sowohl im Bereich der ersten als auch der zweiten Teilstrecken der ersten Leitungen angeordnet. Somit kann auch die Größe des schneller betreibbaren Speicherbereichs im Falle defekter Speicherzellen aufrechterhalten werden.
• Vorzugsweise ist vorgesehen, daß die ersten Teilstrecken und die zweiten Teilstrecken sich zusammen über die gesamte Länge der ersten Bitleitungen erstrecken.
• Eine Weiterbildung der Erfindung sieht vor, daß der Halbleiterspeicher entlang jeder ersten Leitung mehrere Einrichtungen zum selektiven Ansteuern von Speicherzellen im Bereich von Teilstrecken der jeweiligen ersten Leitung aufweist, wobei jede Einrichtung zwei benachbarte Teilstrecken der jeweiligen ersten Leitung derart teilweise elektrisch entkoppelt, daß je nach Länge der gewählten Zugriffszeit Speicherzellen nur auf der einen Seite der jeweiligen Einrichtung oder auf beiden Seiten der jeweiligen Einrichtung ansteuerbar sind. Bei dieser Weiterbildung sind pro Bitleitung mehrere passive Bauelemente angeordnet, die eine Mehrzahl von Teilstrecken dieser Leitung miteinander verbinden. Bei dieser Weiterbildung können unterschiedlich große Teilbereiche eines Halbleiterspeichers mit unterschiedlich stark verkürzten Zugriffszeiten, die den bis zum jeweiligen Element reichenden Leitungsabschnitt entsprechen, betrieben werden. Beispielsweise kann ein Cache-Speicher am Bitleitungsende in der Nähe der Signalverstärker für sehr häufig benötigte Informationen eingesetzt werden, die mit stark reduzierter Zugriffszeit und stark verringertem Stromverbrauch ausgelesen und gespeichert werden. Andererseits können sehr selten benötigte Daten in einem hinterem Bereich der Bitleitung gespeichert werden, der von dem übrigen Bereich der Bitleitung durch das letzte, am weitesten vom Signalverstärker entfernte Element dieser jeweiligen Bitleitung getrennt ist.
• Die obige Weiterbildung eröffnet die Möglichkeit weiterer Ausführungsarten hinsichtlich der Verknüpfung der Kopplungsstärken mehrerer Elemente entlang einer Bitleitung miteinander. Vorzugsweise ist etwa vorgesehen, daß jeweils eine beliebige Einrichtung der mehreren Einrichtungen der jeweiligen ersten Leitung in einen hochohmigen Zustand schaltbar ist und daß die übrigen Einrichtungen der mehreren Einrichtungen der jeweiligen ersten Leitung in einen niederohmigen Zustand schaltbar sind. Hierbei wird durch das hochohmig geschaltete Widerstandselement die Grenze zwischen dem Schnellzugriffsspeicher und dem übrigen Speicherbereich räumlich festgelegt. Ebenso können die mehreren Widerstandselemente der ersten Leitung in der Höhe ihres Widerstandes so aufeinander abgestimmt sein, daß komplexere Betriebsarten mit drei oder mehr unterschiedlich langen Zugriffszeiten zum Ansprechen jeweils unterschiedlich großer Speicherbereiche nutzbar sind. Hierfür lassen sich pro Widerstandselement vorzugsweise drei oder mehr unterschiedlich hohe Widerstandswerte einstellen.
• Vorzugsweise ist vorgesehen, daß die zeitliche Dauer der ersten, kürzeren Zugriffszeit und der zweiten, längeren Zugriffszeit jeweils durch den Zeitpunkt des Erreichens eines vorgegebenen elektrischen Potentials an einem Meßpunkit der ersten Leitung festlegbar ist. Somit ist keine externe Vorgabe konkreter Zeitdauern zwischen Öffnen der Speicherzellen und Auslesen der Bitleitungen erforderlich. Bei Erreichen eines bestimmten jeweiligen Schwellpotentials an einem Meßpunkt der Bitleitung wird das Bitleitungspotential durch einen Signalverstärker ausgelesen.
• Alternativ dazu ist vorgesehen, daß die zeitliche Differenz zwischen der Dauer der ersten, kürzeren Zugriffszeit und der Dauer der zweiten, längeren Zugriffszeit in Form einer vorgegebenen Zeitdauer festlegbar ist. Hierbei erfolgt die Vorgabe der ersten und zweiten Zugriffszeit potentialunabhängig.
• Vorzugsweise ist vorgesehen, daß die ersten Leitungen Bitleitungen und die zweiten Wortleitungen sind. Die Bitleitungen, die zum Ansteuern einer Speicherzelle erst nach den Wortleitungen geöffnet werden, eignen sich sowohl zur Verringerung der Zugriffszeit als auch zur Senkung des Stromverbrauchs. Alternativ können Wortleitungen als erste Leitungen mit Hilfe der erfindungsgemäßen Elemente verkürzt werden.
• Schließlich ist vorgesehen, daß der Halbleiterspeicher ein flüchtiger Halbleiterspeicher, insbesondere ein dynamischer Schreib-Lese-Speicher ist.
• Die Erfindung wird nachstehend mit Bezug auf die 1 bis 16 beschrieben. Es zeigen:
• 1 eine schematische Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher,
• 2 einen schematischen Querschnitt aus 1 entlang einer Bitleitung,
• 3 eine schematische Darstellung entsprechend 2 für einen ersten Zustand des Elements zwischen zwei Teilstrecken der Bitleitung im Falle einer ersten Zugriffszeit,
• 4 eine schematische Darstellung entsprechend 2 für einen ersten Zustand des Elements zwischen zwei Teilstrecken der Bitleitung im Falle einer zweiten Zugriffszeit,
• 5 einen Querschnitt entsprechend 2 in einem zweiten Zustand des Elements zwischen der ersten und der zweiten Teilstrecke der Bitleitung,
• 6 eine schematische Darstellung des Zustands des Elements aus 5,
• 7 eine schematische Darstellung einer Ausführungsform mit mehreren Elementen pro Bitleitung,
• 8 ein schematisches Schaltbild zu 7,
• 9 den zeitlichen Verlauf einer Potentialveränderung entlang einer Bitleitung aus 2 bei unterschiedlich hohen Widerständen des Widerstandselements,
• 10 eine schematische Darstellung möglicher Spannbreiten der ersten und der zweiten Zugriffszeit gemäß 9,
• 11 den Potentialverlauf einer Bitleitung nach dem Öffnen einer Speicherzelle,
• 12 eine schematische Draufsicht auf eine erste Ausführungsform eines erfindungsgemäßen Halbleiterspeichers,
• 13 eine schematische Draufsicht auf eine zweite Ausführungsform eines erfindungsgemäßen Halbleiterspeichers,
• 14 eine schematische Draufsicht auf eine dritte Ausführungsform eines erfindungsgemäßen Halbleiterspeichers,
• 15 eine erste Ausführungsform hinsichtlich der Wahl der Zugriffszeiten und
• 16 eine zweite Ausführungsform hinsichtlich der Wahl der Zugriffszeiten.
• 1 zeigt einen erfindungsgemäßen integrierten Halbleiterspeicher 1, in dessen Zellenfeld Speicherzellen Z angeordnet sind, die durch Bitleitungen 10 und Wortleitungen 20 miteinander verbunden sind. Die Speicherzellen sind beispielsweise Zellen eines flüchtigen Halbleiterspeichers, insbesondere eines DRAMs (Dynamic Random Access Memory), in welchem Falle sie jeweils einen Auswahltransistor und einen Speicherkondensator umfassen. Die Bitleitungen 10 sind an ihrem einen Ende an Signalverstärker SA angeschlossen; in der Praxis wird je ein Signalverstärker zwei einander benachbarte Bitleitungen anschließen, um ihre elektrischen Potentiale miteinander vergleichen zu können. Die Bitleitungen 10 sind durch Elemente 5 zum selektiven Ansteuern von Speicherzellen ausschließlich im Bereich erster Teilstrecken I unterbrochen; auf der anderen Seite dieser Elemente 5 befinden sich zweite Teilstrecken II der Bitleitungen 10. Der Speicherbereich im Bereich der Teilstrecken I dient als stromsparender Schnellzugriffsspeicher, der mit durch die Elemente 5 verkürzten Bitleitungshälften betreibbar ist.
• 2 zeigt einen schematischen Querschnitt zu 1 entlang einer Bitleitung 10, entlang derer von einem Signalverstärker 5A ausgehende Speicherzellen Z1 bis Zn angeschlossen sind. Die erste Teilstrecke I der Bitleitung 10 umfaßt die Speicherzellen Z1 bis Zh; die zweite Teilstrecke II umfaßt die Speicherzellen Z (h+1) bis Zn. Dazwischen ist ein Element 5 angeordnet. Beide Teilstrecken I, II erstrecken sich zusammen über die gesamte Länge L der Bitleitung 10.
• Erfindungsgemäß ist das Element 5 so einstellbar, daß es eine nur teilweise elektrische Entkopplung der zweiten Teilstrecke II von der ersten Teilstrecke I der jeweiligen Bitleitung 10 bewirkt. In 2 enthält das Element 5 hierzu ein passives Bauelement, insbesondere eine Widerstandsschicht 15, dessen elektrischer Widerstand bei einer bevorzugten Ausführungsform mit Hilfe eines weiteren, Heizelements 25 einstellbar ist. Hierzu ist das Heizelement 25, ein Heizwiderstand, über Zu leitungen 35 und einen in 2 geschlossenen Schalter 45 mit einer Heizstromquelle verbunden. 2 zeigt die mit der erfindungsgemäß ausgebildeten Einrichtung 5 versehene Bitleitung 10 in einem ersten Zustand A, der durch einen Zustand begrenzter Leitfähigkeit der Widerstandsschicht 15 gekennzeichnet ist. Die begrenzte Leitfähigkeit wird durch eine Temperaturerhöhung der Widerstandsschicht 5 auf eine Temperatur T1 erreicht, die durch in Pfeilrichtung dargestellte Wärmezufuhr mit Hilfe des Heizwiderstandes 25 erreicht wird.
• Die 3 und 4 zeigen den elektrischen Zustand der Widerstandsschicht 15 im Zustand A für den Falle unterschiedlich großer Zugriffszeiten t1 und t2. Gemäß 3 wird mit einer ersten, vergleichsweise kleinen Zugriffszeit t1 auf die Speicherzellen zugegriffen. Die Zeit t1 ist etwa die Zeit zwischen dem Öffnen einer Speicherzelle hin zur Bitleitung und dem Auswerten des Bitleitungspotentials durch den Signalverstärker Sa. Die Zeit t1 ist so klein gewählt, daß ausschließlich Speicherzellen Z1 bis Z1 im Bereich der ersten Teilstrecke I ausgelesen werden und Potentialveränderungen am linken Bitleitungsende nicht durch wandernde Spannungspulse im Bereich der zweiten Teilstrecke II beeinflußt werden. Die Widerstandsschicht 15 bzw. das Element 5 entspricht somit dem in 3 dargestellten geöffneten Schalter. Wird hingegen die Zugriffszeit ausreichend groß eingestellt, daß sich Signale entlang der vollständigen Länge L der Bitleitung 10 ausbreiten und verteilen können, und zwar unabhängig von der Position der Speicherzellen Z1 bis Zn, so funktioniert das Element 5 bei dieser zweiten, größeren Zugriffszeit t2 wie ein geschlossener Schalter, der in 4 dargestellt ist. Die erfindungsgemäß ausgenutzten Potentialverläufe werden noch nachstehend mit Bezug auf 9 erläutert werden. Im Ergebnis führt die erfindungsgemäße Veränderung der Zugriffszeit zu einer teilweisen Entkopplung der zweiten Teilstrecke II der Bitleitung 10 von der ersten Teilstrecke I, und zwar zu einer Entkopplung für den Fall kleiner Zugriffszeiten t1 und zu einer Ankopplung für den Fall großer Zugriffszeiten t2.
• 5 zeigt einen der 2 entsprechenden Speicherquerschnitt gemäß einer Ausführungsform, bei der das Element 5 zwischen beiden Teilstrecken I, II der Bitleitung 10 einen weiteren Zustand B annimmt. In diesem Zustand B ist die Widerstandsschicht 15 auf eine geringere Temperatur T2 erhitzt, beispielsweise während eines Abkühlvorgangs von der Temperatur T1 bei unterbrochenem Heizstromkreis 35, wie durch den geöffneten Schalter 45 angedeutet. Bei dieser geringeren Temperatur T2 ist die Widerstandsschicht 15 niederohmig und stellt daher, wie in 6 schematisch dargestellt, einen geschlossenen Schalter dar, der die gesamte Länge L als elektrisch nutzbare Bitleitungslänge festlegt. Ebenso kann das Element 5, wie nicht weiter dargestellt, in einen weiteren Zustand gebracht werden, in denen das Element 5 unabhängig von der gewählten Zugriffszeit sperrt.
• 7 zeigt einen schematischen Querschnitt durch eine weitergebildete Ausführungsform der Erfindung, bei der pro Bitleitung 10 mehrere, beispielsweise drei Elemente 5 zur wahlweisen teilweisen Entkopplung der jeweils rechts gelegenen, restlichen Bitleitungsmenge vorgesehen sind. Jedes Element 5 umfaßt das in 7 nicht näher bezeichnete Widerstandselement sowie einen Heizwiderstand 25, der jeweils einzeln mit Hilfe eines entsprechenden Heizstromkreises auf unterschiedliche Temperaturen, beispielsweise T1 und T2 erhitzt werden kann. Insbesondere wird ebenso wie in den 1 bis 6 für die Widerstandsschicht eine binäre, ternäre oder quaternäre Chalkogenid-Verbindung eingesetzt, welche je nach Temperatur kristallin oder amorph, d.h. niederohmig oder hochohmig ist. Die Elemente 5 unterteilen die Bitleitung 10 in Teilstrecken I, II, III, IV, entlang derer jeweils eine Gruppe von Speicherzellen Z1 bis Zp angeschlossen ist.
• 8 zeigt ein schematisches Schaltbild zu 7 für den Fall, daß nur das mittlere Element 5a sich im amorphen, hochohmigen Zustand befindet. In diesem Fall wird an dieser Stelle die Bitleitung 10 zwischen den Teilstrecken II und III unterbrochen, wie durch den geöffneten Schalter für den Fall der kürzeren Zugriffszeit t1 dargestellt. Die beiden anderen Elemente 5b werden kurzzeitig auf eine Temperatur T2 gebracht, bei der sie dann als geschlossene Schalter dienen, d.h. niederohmig sind. Ungeachtet des vergleichsweise hochohmigen Zustandes des mittleren Elementes 5a ist durch die Wahl einer längeren Zugriffszeit t2 nach wie vor auch die Bitleitung im Bereich der Teilstrecken III und IV nutzbar; die längere Zugriffszeit kann auf diese Teilstrecken und damit auf die gesamte Bitleitung 10 zugreifen, weil sie die Signallaufzeiten auch in diesen Teilstrecken berücksichtigt, wie nachstehend anhand der 9 für den Fall nur einer einzigen Einrichtung 5 zum teilstreckenspezifischen Ansteuern von Speicherzellen erläutert.
• Des weiteren sind in 8 alle Teilstrecken der Bitleitung über Schalter 6 gleichzeitig auf ein durch einen Precharge-Anschluß bereitgestelltes Neutralpotential bringbar sind, wozu sämtliche Schalter 6 geschlossen werden. Dadurch können alle Teilstrecken gleich schnell wieder auf das Neutralpotential gebracht werden.
• 9 zeigt den am Signalverstärker gemessenen Potentialpegel in Abhängigkeit von der Zeit t nach dem Öffnen einer Speicherzelle. Wird die gesamte Ladung der Speicherzelle gleichmäßig auf diese Speicherzelle sowie die gesamte Bitleitungslänge verteilt, steigt diese von einem relativen Neutralpotential (etwa 0,9 V) auf ein höheres Potential V₀. Der Anstieg auf dieses Potential erfolgt zeitverzögert, wie durch die linke gestrichelt dargestellte Kurve Vn(R=R1) für den Fall einer Bitleitung mit n=512 angeschlossenen Speicherzellen beim Auslesen der letzten Speicherzelle dargestellt. Dabei wurde zunächst vorausgesetzt, daß sich zwischen den Teil bereichen I, II ein sehr niederohmiges Element 5 befindet. Der am Signalverstärker gemessene Spannungspegel beim Auslesen der 256. Speicherzelle etwa in der Mitte der Bitleitung (h=256) steigt etwas früher an, wie anhand der Kurve Vh(R=R1) ersichtlich, endet jedoch später, da ein Teil des Spannungspulses zunächst zum gegenüberliegenden Ende der Bitleitung wandert und von dort reflektiert wird. Die Weiterleitung eines solchen zum Bitleitungsende wandernden und dort reflektierten Spannungspulses zum Signalverstärker verzögert sich um eine technisch nutzbare, ausreichend lange Zeitverzögerung, sobald ein passives Bauelement wie ein Widerstand zwischen beide Teilbereiche I, II der Bitleitung geschaltet wird. Dazu wird der Widerstand R2 bzw. R3 beispielsweise auf das 10.000-fache oder das 1.000.000-fache des Widerstandes R der Bitleitung pro Speicherzellenabschnitt festgelegt. Mit diesen Werten ergeben sich für die gestrichelt dargestellte Potentialverläufe beim Auslesen der jeweils letzten Speicherzelle (n = 512), abgesehen von einer zeitlichen Verzögerung nach rechts, keine wesentlichen Änderungen. Beim Auslesen einer Speicherzelle, die zwischen dem Element 5 und dem Signalverstärker SA angeordnet ist, beispielsweise für l = 256, erfolgt hingegen zunächst ein erster Spannungshub auf eine halbe Höhe 0,5 Vo relativ früh, dann stagniert das Signal eine Zeit lang und hebt zu einer späteren Zeit auf das volle Potential Vo an. Mit zunehmender Höhe des elektrischen Widerstandes des Elementes 5 verlängert sich die zeitliche Dauer des Stagnierens auf halbem Niveau, wie anhand der durch durchgezogene Linien dargestellten Kurven für die Widerstände R2 und R3 im Vergleich zueinander erkennbar.
• 10 zeigt die Spannbreiten unterschiedlicher Zugriffszeiten t1 und t2, die sich angesichts des in 9 dargestellten Verhaltens ausnutzen lassen. Die Zeitachse t ist ebenso wie in 9 in Einheiten relativ zur Zeitkonstante eines Bitleitungsabschnitts pro Speicherzelle zu interpretieren; die Bitleitung stellt ein RC-Glied dar, dessen Zeitkonstante als Maß für zeitliche Verzögerungen von Bitleitungs strömen angesehen werden kann. Bei verschwindendem Widerstand R1 = 0 Ω ist der Bereich kleiner Zugriffszeiten t1 zum Zugreifen lediglich auf die Teilstrecke I der Bitleitung nur durch einen kurzen Zeitabschnitt von der Spannbreite höherer Zugriffszeiten t2 zum Zugreifen auf den gesamten Speicherbereich getrennt; die zeitliche Lücke entspricht in etwa der Breite der ansteigenden Flanke in 9 im Falle des Widerstandes R1. Wie in 10 für die größer werdenden Widerstände R2 und R3 erkennbar, vergrößert sich das die beiden erlaubten Zugriffszeiten t1, t2 trennende Zeitintervall wesentlich, wenn der elektrische Widerstand R2, R3 des Elements 5 zwischen beiden Teilstrecken I, II erhöht wird, da das am Signalverstärker SA ausgelesene Potential über einen zunehmend längeren Zeitraum auf halber Höhe von 0,5 Vo stagniert. Das die Spannbreiten für die Zugriffszeiten t1 und t2 trennende Zeitintervall wird jetzt so groß, daß es unabhängig von der Position der verschiedenen Speicherzellen, die etwa von 1 bis 512 variieren kann, ausreichend breit ist, um ein Auslesen mit Hilfe unterschiedlich langer Zugriffszeiten zu ermöglichen.
• 11 zeigt den Potentialverlauf einer Bitleitung nach dem Öffnen einer Speicherzelle. Zu einem ersten Zeitpunkt t_act wird die Bitleitung aktiviert, d.h. mit der gespeicherten Ladung einer Speicherzelle elektrisch verbunden. Zu einem späteren Zeitpunkt t_rd wird die Bitleitung ausgelesen. Die Zeitdauer zwischen diesen beiden Zeitpunkten, die sogenannte RAS-CAS-Verzögerungszeit (row active strobe – column active strobe – delay), ist die Zugriffszeit, die erfindungsgemäß unterschiedlich wählbar ist, um mit unterschiedlichen Geschwindigkeiten auf die ersten Teilstrecken I oder größere Speicherbereiche zuzugreifen. Die Verzögerungszeit t_rcd hängt auch davon ab, wie schnell die ausgelesene Ladung sich über die jeweils aktivierte Länge der Bitleitung verteilt. Nach dem Auslesen zum Zeitpunkt t_rd wird zu einem späteren Zeitpunkt t_pre die Bitleitung wieder auf ein Neutralpotential von beispielsweise 0,9 V vorgespannt, um erneut eine Speicherzelle auslesen zu können.
• 12 zeigt eine schematische Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher, der neben Wortleitungen 20 noch redundante Wortleitungen 21 im Bereich erster Teilstrecken I und weitere redundante Wortleitungen 22 im Bereich zweiter Teilstrecken II der Bitleitungen 10 aufweist. Die in der Mitte dieser Leitungen angeordneten Einrichtungen 5 zur teilstreckenselektiven Ansteuerung werden durch eine gemeinsame Heizleitung 35 aktiviert. An Schnittpunkten zwischen den Wortleitungen 20, 21, 22 und den Bitleitungen 10 sind durch Kreise angedeutete Speicherzellen vorgesehen, und zwar im Bereich der redundanten Wortleitungen 21 redundante Speicherzellen ZR1 und im Falle der redundanten Wortleitungen 22 redundante Speicherzellen ZR2. In 12 sind die Signalverstärker SA abwechselnd auf der linken und auf der rechten Seite der Einrichtungen 5 angeordnet, so daß auf jeder Seite alternierend Paare von ersten und zweiten Teilstrecken I, II verlaufen.
• 13 zeigt eine andere Ausführungsform eines erfindungsgemäßen Halbleiterspeichers, bei dem jede Bitleitung 10 durch zwei Einrichtungen 5 zur teilstreckenselektiven Ansteuerung von Speicherzellen getrennt sind. Dadurch werden drei Teilstrecken I, II, III getrennt, über die die nicht näher dargestellten Speicherzellen mit unterschiedlich großer Zugriffszeit ansteuerbar sind. Zwischen gleichen Teilstrecken der Bitleitungen 10 angeordnete Einrichtungen 5 sind unter anderem durch eine gemeinsame Heizleitung 35 verbunden und durch diese gemeinsam und in identischer Weise aufheizbar.
• 14 zeigt eine weitere Ausführungsform eines erfindungsgemäßen Halbleiterspeichers, bei dem die Signalverstärker wieder abwechselnd links und rechts angeordnet sind, wobei nun allerdings ebenfalls zwei Einrichtungen 5 zur teilstreckenselektiven Zellenansteuerung pro Bitleitung 10 vorgesehen sind. In 14 sind für jede senkrechte Reihe von Einrichtungen 5 zwei Heizleitungen 35a, 35b vorgesehen, deren erste 35a nur mit solchen Einrichtungen 5 verbunden ist, die zwischen einem ersten I und einem zweiten Teilstreckenbereich II liegen, wohingegen die jeweils zweite Heizleitung 35b, wie durch kreisförmige Verbindungen angedeutet, nur mit solchen Einrichtungen 5 verbunden sind, die zwischen einem zweiten II und einem dritten Teilstreckenbereich III liegen. Auf diese Weise sind alternierend rechts und links angeordnete Signalverstärker mit mehrerer Einrichtungen 5 zur teilstreckenspezifischen Ansteuerung für jede Bitleitung 10 kombinierbar.
• Gemäß 15 wird die zeitliche Dauer der ersten, kürzeren Zugriffszeit und der zweiten, längeren Zugriffszeit jeweils durch den Zeitpunkt des Erreichens eines vorgegebenen elektrischen Potentials an einer bestimmten Stelle der ersten Leitung festgelegt, etwas bei Erreichen von 25 bzw. 75 Prozent, allgemeiner bei Erreichen von 10 bis 40 bzw. 60 bis 90 Prozent für die erste bzw. zweite Zugriffszeit. Hierbei ist keine externe Vorgabe konkreter Zeitdauern zwischen Öffnen der Speicherzellen und Auslesen der Bitleitungen erforderlich. Bei Erreichen eines bestimmten jeweiligen Schwellpotentials an einem Meßort M (8) der Bitleitung wird das Bitleitungspotential durch einen Signalverstärker ausgelesen.
• Alternativ dazu kann gemäß 16 vorgesehen sein, daß die zeitliche Differenz zwischen der Dauer der ersten, kürzeren Zugriffszeit t1 und der Dauer der zweiten, längeren Zugriffszeit t2 in Form einer vorgegebenen Zeitdauer D festlegbar ist. Hierbei erfolgt die Vorgabe der ersten und zweiten Zugriffszeit potentialunabhängig extern außerhalb des Halbleiterspeichers oder durch einen Bereich des Halbleiterspeichers außerhalb seines Speicherzellenfeldes. Eine zeitlich hochaufgelöste Potentialmessung am Meßort M kann somit entfallen. Die Höhe der zeitlichen Differenz D kann etwa absolut oder in Einheiten einer Taktzeit vorgegeben werden.
• Mit Hilfe der erfindungsgemäßen teilstreckenspezifischen Zellenansteuerung kann die Zugriffsgeschwindigkeit beim Zugreifen auf Speicherzellen um mehrere Größenordnungen gesteigert werden.

1

Halbleiterspeicher

5; 5a, 5b

Einrichtung zur teilstreckenspezifi

schen Zellenansteuerung

6

Precharge-Schalter

10

Bitleitung

15

passives Bauelement

20

Wortleitung

21, 22

redundante Wortleitung

25

Heizelement

35

Stromkreis

45

Schalter

A, B

Zustände der Einrichtung 5

I

erste Teilstrecke

II

zweite Teilstrecke

III, IV

weitere Teilstrecken

M

Meßpunkt

Pre

Precharge-Anschluß

R

Widerstand

R₀

Bitleitungswiderstand pro Speicher

zelle

R1, R2, R3

Widerstände der Einrichtung 5

SA

Signalverstärker

t

Zeitachse

t1

erste Zugriffszeit

t2

zweite Zugriffszeit

t_act

Aktivierungszeitpunkt

t_pre

Deaktivierungszeitpunkt

t_rd

Auslesezeitpunkt

t_rcd

Zugriffszeit

T1, T2

Temperaturen

V

Potentialverlauf

V₀

angehobenes Bitleitungspotential

Z; Z1, ..., Zh, ..., Zn

Speicherzelle

Claims (17)

1. Integrierter Halbleiterspeicher (1) mit einer Vielzahl von Speicherzellen (Z) und mit ersten (10) und mit zweiten Leitungen (20), durch die die Speicherzellen (Z) ansteuerbar sind, wobei innerhalb des Verlaufs der ersten Leitungen (10) jeweils eine Einrichtung (5) vorgesehen ist, die ein ausschließliches Ansteuern von Speicherzellen (Z) im Bereich nur einer ersten Teilstrecke (I) der jeweiligen ersten Leitung (10) ermöglicht und eine zweite Teilstrecke (II) der jeweiligen ersten Leitung (10) elektrisch entkoppelt, dadurch gekennzeichnet, daß die Einrichtungen (5) so einstellbar sind, daß sie eine nur teilweise elektrische Entkopplung der zweiten Teilstrecken (II) von den ersten Teilstrecken (I) der ersten Leitungen (10) bewirken, bei welcher teilweisen Entkopplung ohne zwischenzeitliches Umschalten oder anderweitiges Beeinflussen der Einrichtungen (5) Speicherzellen wahlweise – innerhalb jeweils einer ersten, kürzeren Zugriffszeit (t1) ausschließlich im Bereich der ersten Teilstrecke (I) der ersten Leitungen (10) oder – innerhalb jeweils einer zweiten, längeren Zugriffszeit (t2) im Bereich der ersten (I) und auch der zweiten Teilstrecken (II) der ersten Leitungen (10) ansteuerbar sind.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtungen (5) passive Bauelemente (15) aufweisen, die jeweils zwischen der ersten Teilstrecke (I) und der zweiten Teilstrecke (II) der jeweiligen ersten Leitung (10) angeordnet sind.
3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Einrichtung (5) zwischen einem ersten Zustand (A), in dem die Einrichtung (5) je nach Wahl der Zugriffszeit (t1, t2) ein Zugreifen auf Speicherzellen entweder entlang der gesamten ersten Leitung (10) oder nur entlang der ersten Teilstrecke (I) ermöglicht, und einem zweiten Zustand (B), in dem die Einrichtung (5) ein Zugreifen auf Speicherzellen entlang eines unabhängig von der gewählten Zugriffszeit festliegenden Bereichs der ersten Leitung (10) ermöglicht, umschaltbar ist.
4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede Einrichtung (5) in mehr als zwei Zustände unterschiedlich hoher Leitfähigkeit und damit unterschiedlich starker elektrischer Kopplung zwischen der ersten (I) und der zweiten Teilstrecke (II) versetzbar ist.
5. Halbleiterspeicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die passiven Bauelemente (15) jeweils aus einer Widerstandsschicht (15) aus einem Material gebildet sind, dessen elektrischer Widerstand durch eine Phasenumwandlung veränderbar ist.
6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß das Material eine Chalkogenid-Verbindung enthält, die durch kurzzeitige Temperaturerhöhung reversibel von einer kristallinen Phase in eine amorphe Phase überführbar ist.
7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Chalkogenid-Verbindung Schwefel, Selen, Tellur, Arsen, Antimon, Gallium oder Indium enthält.
8. Halbleiterspeicher nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß jede Einrichtung (5) in der Nähe der Widerstandsschicht (15) ein lokales Heizelement (25) aufweist.
9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß das Heizelement (25) jeweils ein Heizwiderstand ist.
10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß im Bereich der ersten Teilstrecken (I) der ersten Leitungen (10) redundante zweite Leitungen (21) vorgesehen sind, mit denen zusätzliche Speicherzellen (ZR1) innerhalb der ersten Zugriffszeit (t1) ansteuerbar sind, und daß im Bereich der zweiten Teilstrecken (II) redundante zweite Leitungen (22) vorgesehen sind, mit denen zusätzliche Speicherzellen (ZR2) innerhalb der zweiten Zugriffszeit (t2) ansteuerbar sind.
11. Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die ersten Teilstrecken (I) und die zweiten Teilstrecken (II) sich zusammen über die gesamte Länge (L) der ersten Leitungen (10) erstrecken.
12. Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Halbleiterspeicher (1) entlang jeder ersten Leitung (10) mehrere Einrichtungen (5; 5a, 5b) zum selektiven Ansteuern von Speicherzellen (Z) im Bereich von Teilstrecken der jeweiligen ersten Leitung aufweist, wobei jede Einrichtung (5a) zwei benachbarte Teilstrecken (II, III) der jeweiligen ersten Leitung derart teilweise elektrisch entkoppelt, daß je nach Länge der gewählten Zugriffszeit (t1, t2) Speicherzellen nur auf der einen Seite (I, II) der jeweiligen Einrichtung (5a) oder auf beiden Seiten (I, II, III, IV) der jeweiligen Einrichtung (5a) ansteuerbar sind.
13. Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, daß jeweils eine beliebige Einrichtung (5a) der mehreren Einrichtungen (5a, 5b) der jeweiligen ersten Leitungen (10) in einen hochohmigen Zustand (A) schaltbar ist und die übrigen Einrichtungen (5b) der mehreren Einrichtung (5a, 5b) der jeweiligen ersten Leitung (10) in einen niederohmigen Zustand (B) schaltbar sind.
14. Halbleiterspeicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die zeitliche Dauer der ersten, kürzeren Zugriffszeit (t1) und der zweiten, längeren Zugriffszeit (t2) jeweils durch den Zeitpunkt des Erreichens eines vorgegebenen elektrischen Potentials (P1; P2) an einem Meßpunkt (M) der ersten Leitung (10) festlegbar ist.
15. Halbleiterspeicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die zeitliche Differenz zwischen der Dauer der ersten, kürzeren Zugriffszeit (t1) und der Dauer der zweiten, längeren Zugriffszeit (t2) in Form einer vorgegebenen Zeitdauer (D) festlegbar ist.
16. Halbleiterspeicher nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß die ersten Leitungen (10) Bitleitungen und die zweiten Leitungen (20) Wortleitungen sind.
17. Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß der Halbleiterspeicher ein flüchtiger Speicher, insbesondere ein dynamischer Schreib-Lese-Speicher, ist.