DE102008033129B4

DE102008033129B4 - Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, sowie Speichermodul

Info

Publication number: DE102008033129B4
Application number: DE102008033129.5A
Authority: DE
Inventors: Corvin Liaw; Michael Angerbauer; Peter Schrögmeier
Original assignee: Altis Semiconductor SNC; Samsung Electronics Co Ltd
Current assignee: Altis Semiconductor SNC; Samsung Electronics Co Ltd
Priority date: 2007-07-16
Filing date: 2008-07-15
Publication date: 2019-02-07
Anticipated expiration: 2028-07-16
Also published as: US7706201B2; US20090021976A1; DE102008033129A1

Abstract

Integrierte Schaltung, mit:- einer Mehrzahl von Widerstandsänderungsspeicherzellen (301) und wenigstens einer Widerstandsänderungsreferenzzelle (302);- einem Spannungsvergleicher (201), der einen ersten Eingangsanschluss (202) und einen zweiten Eingangsanschluss (203) aufweist;- einer Signalleitung (205), die mit der Mehrzahl von Widerstandsänderungsspeicherzellen (301), der wenigstens einen Widerstandsänderungsreferenzzelle (302) und dem zweiten Eingangsanschluss (203) verbunden ist; und- einem einzelnen Schaltelement (206), das den ersten Eingangsanschluss (202) direkt mit dem zweiten Eingangsanschluss (203) verbindet, wobei das einzelne Schaltelement (206) entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist.

Description

Die Erfindung betrifft ein Verfahren zum Betreiben einer integrierten Schaltung, eine integrierte Schaltung sowie ein Speichermodul.
Integrierte Schaltungen, die Widerstandsänderungsspeicherzellen enthalten, sind bekannt.
Die US 2002/0057594 A1 zeigt einen Magnetspeicher und ein Verfahren zum Speichern und Wiederherstellen für den magnetischen Speicher. Der magnetische Speicher weist einen variablen Widerstand mit einer ersten magnetischen Schicht zum Speichern von Informationen auf der Basis einer Magnetisierungsrichtung, eine nichtmagnetische Schicht und eine zweite magnetische Schicht mit einer Koerzitivkraft auf, die kleiner ist als eine Koerzitivkraft der ersten magnetischen Schicht, wobei der variable Widerstand unterschiedliche Widerstände entsprechend der Magnetisierungsrichtungen der ersten magnetischen Schicht und der zweiten magnetischen Schicht aufweist.
DE 10 2004 056 911 A1 zeigt eine Speicherschaltung sowie Verfahren zum Auslesen eines Speicherdatums aus einer solchen Speicherschaltung. Die Speicherschaltung umfasst eine CBRAN-Widerstandsspeicherzelle bei der der Schaltungsaufwand zum Auslesen eines Speicherdatums reduziert ist und bei der die Ausleseempfindlichkeit gegenüber bisherigen Speicherschaltungen erhöht ist. Die Speicherschaltung sieht also vor die Referenz-Widerstandszelle und die auszulesende CBRAN-Widerstandsspeicherzelle zum Auslesen an die selbe Bit-Leitung anzulegen, so dass sich an der Bit-Leitung eine resultierende elektrische Größe erfassen lässt, die das auszulesende Speicherdatum repräsentiert. Die resultierende elektrische Größe hängt im Wesentlichen davon ab ob sich der Widerstandswert der auszulesenden CBRAN-Widerstandsspeicherzelle oberhalb oder unterhalb des durch die Referenz-Widerstandszelle vorgegebenen Widerstandsschwellwert befindet.
Die der Erfindung zugrunde liegende Aufgabe ist, eine integrierte Schaltung bereitzustellen, die einen gegenüber den integrierten Schaltungen gemäß dem Stand der Technik vereinfachten Aufbau aufweist.
Zur Lösung dieser Aufgabe stellt die Erfindung eine integrierte Schaltung gemäß dem Patentanspruch 1 sowie ein Speichermodul gemäß Patentanspruch 11 bereit. Weiterhin stellt die Erfindung ein Verfahren zum Betreiben einer integrierten Schaltung gemäß Patentanspruch 13 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die aufweist: eine Mehrzahl von Widerstandsänderungsspeicherzellen und wenigstens eine Widerstandsänderungsreferenz; einen Spannungsvergleicher, der einen ersten Eingangsanschluss und einen zweiten Eingangsanschluss aufweist; eine Signalleitung, die mit der Mehrzahl von Widerstandsänderungsspeicherzellen, der wenigstens einen Referenzspeicherzelle und dem zweiten Eingangsanschluss verbunden ist; und ein Schaltelement, das den ersten Eingangsanschluss mit dem zweiten Eingangsanschluss verbindet, wobei das einzelne Schaltelement entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist.
Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung dazu ausgelegt, folgende Prozesse auszuführen: a) Schließen des Schaltelements; b) Anlegen einer ersten Spannung an den ersten Eingangsanschluss über die Signalleitung und das Schaltelement; c) Öffnen des Schaltelements; d) Anlegen einer zweiten Spannung an den zweiten Eingangsanschluss über die Signalleitung; und e) Vergleichen der ersten Spannung und der zweiten Spannung unter Verwendung eines Spannungsvergleichers, wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert, und die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandsänderungsreferenzzelle repräsentiert, oder umgekehrt.
Gemäß einer Ausführungsform der Erfindung sind die kapazitiven Kopplungseigenschaften des Schaltelements dazu verwendbar, um die erste Spannung, die mittels der Signalleitung dem ersten Eingangsanschluss zugeführt wird in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht.
Gemäß einer Ausführungsform der Erfindung sind die Dimensionen und/oder elektrischen Eigenschaften des Schaltelements so gewählt, dass der Spannungsvergleicher dazu im Stande ist, eine Spannungsdifferenz zwischen der zweiten Spannung und der dritten Spannung zu detektieren, die aus den Dimensionen und/oder elektrischen Eigenschaften resultiert.
Gemäß einer Ausführungsform der Erfindung weisen die Referenzzelle und die Speicherzelle die gleiche physikalische Architektur auf.
Gemäß einer Ausführungsform der Erfindung weisen die Widerstandsänderungsspeicherzellen Multi-Level-Widerstandsänderungsspeicherzellen auf.
Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung dazu ausgelegt, die erste Spannung mit mehreren zweiten Spannungen zu vergleichen, indem die erste Spannung am ersten Eingangsanschluss konstant gehalten wird, und die zweite Spannung am zweiten Eingangsanschluss variiert wird.
Gemäß einer Ausführungsform der Erfindung repräsentiert jede zweite Spannung, die dem zweiten Eingangsanschluss zugeführt wird, eine andere Referenzspannung
Gemäß einer Ausführungsform der Erfindung weist die wenigstens eine Referenzzelle eine Multi-Level-Widerstandsänderungsreferenzzelle auf.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzelle und die entsprechende Widerstandsänderungsreferenzzelle dieselbe Widerstandsänderungszelle, wobei die integrierte Schaltung so ausgelegt ist, dass eine erste Spannung erhalten wird, indem ein erster Speicherzustand Widerstandsänderungsspeicherzelle gelesen wird, und eine zweite Spannung erhalten wird, indem der erste Speicherzustand der Widerstandsänderungszelle auf einen zweiten Speicherzustand erneut programmiert wird, und indem der zweite Speicherzustand ausgelesen wird.
Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul mit wenigstens einer integrierten Schaltung bereitgestellt, wobei die integrierte Schaltung aufweist: Eine Mehrzahl von Widerstandsänderungsspeicherzellen und wenigstens eine Widerstandsänderungsreferenzzellen; einen Spannungsvergleicher, der einen ersten Eingangsanschluss und einen zweiten Eingangsanschluss aufweist; eine Signalleitung, die mit den Widerstandsänderungsspeicherzellen, der wenigstens einer Widerstandsänderungsreferenzzelle sowie dem zweiten Eingangsanschluss verbunden ist; und ein Schaltelement, das den ersten Eingangsanschluss mit dem zweiten Eingangsanschluss verbindet, wobei das einzelne Schaltelement entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist.
Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer integrierten Schaltung bereitgestellt, wobei die integrierte Schaltung aufweist: Eine Mehrzahl von Widerstandsänderungsspeicherzellen und wenigstens eine Widerstandsänderungsreferenzzelle; einen Spannungsvergleicher, der einen ersten Eingangsanschluss und einen zweiten Eingangsanschluss aufweist; eine Signalleitung, die mit der Mehrzahl von Widerstandsänderungsspeicherzellen, der wenigstens einen Widerstandsänderungsreferenzzelle und dem zweiten Eingangsanschluss verbunden ist; und ein Schaltelement, das den ersten Eingangsanschluss mit dem zweiten Eingangsanschluss verbindet, wobei
das einzelne Schaltelement (206) entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist und wobei das Verfahren aufweist: a) Schließen des Schaltelements; b) Anlegen einer ersten Spannung an den ersten Eingangsanschluss über die Signalleitung und das Schaltelement; c) Öffnen des Schaltelements; d) Anlegen einer zweiten Spannung an den zweiten Eingangsanschluss über die Signalleitung; und e) Vergleichen der ersten Spannung und der zweiten Spannung unter Verwendung des Spannungsvergleichers, wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert, und die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandsänderungsreferenzzelle repräsentiert, oder umgekehrt.
Gemäß einer Ausführungsform der Erfindung werden kapazitive Kopplungseffekte des Schaltelements dazu benutzt, um die erste Spannung, die mittels der Signalleitung dem ersten Eingangsanschluss zugeführt wird, in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht.
Gemäß einer Ausführungsform der Erfindung ist die dritte Spannung so gewählt, dass der Spannungsvergleicher dazu im Stande ist, eine Spannungsdifferenz zwischen der zweiten Spannung und der dritten Spannung zu detektieren.
Gemäß einer Ausführungsform der Erfindung werden die Stärke der kapazitiven Kopplungseffekte durch die Ausmaße und/oder elektrischen Eigenschaften des Schaltelements gesteuert.
Gemäß einer Ausführungsform der Erfindung weisen die wenigstens eine Referenzzelle und die Speicherzellen die gleiche physikalische Architektur auf.
Gemäß einer Ausführungsform der Erfindung weisen die Widerstandsänderungsspeicherzellen Multi-Level-Widerstandsänderungsspeicherzellen auf.
Gemäß einer Ausführungsform der Erfindung wird die erste Spannung mit mehreren zweiten Spannungen verglichen, indem die erste Spannung am ersten Eingangsanschluss konstant gehalten wird, und indem die zweite Spannung am zweiten Eingangsanschluss variiert wird.
Gemäß einer Ausführungsform der Erfindung repräsentiert jede zweite Spannung, die dem zweiten Eingangsanschluss zugeführt wird, eine andere Referenzspannung.
Gemäß einer Ausführungsform der Erfindung weist die wenigstens eine Referenzzelle eine Multi-Level-Widerstandsänderungsreferenzzelle auf.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzelle und die Widerstandsänderungsreferenzzelle dieselbe Widerstandsänderungszelle, wobei die erste Spannung erhalten wird, indem ein erster Speicherzustand der Widerstandsänderungszelle ausgelesen wird, und die zweite Spannung erhalten wird, indem der erste Speicherzustand der Widerstandsänderungszelle auf einen zweiten Speicherzustand erneut programmiert wird, und der zweite Speicherzustand ausgelesen wird.
Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:

1 ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
2 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
3 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
4 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
5 eine Äquivalentschaltung eines Teils der in 4 gezeigten integrierten Schaltung;
6 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
7 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
8 einen Teil einer integrierten Schaltung;
9 einen Teil einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
10a eine schematische Querschnittdarstellung einer programmierbaren Metallisierungspeicherzelle, die sich in einem ersten Schaltzustand befindet;
10b eine schematische Querschnittdarstellung einer programmierbaren Metallisierungspeicherzelle, die sich in einem zweiten Schaltzustand befindet;
11 eine Querschnittdarstellung einer Phasenänderungspeicherzelle;
12 eine schematische Darstellung einer Speichervorrichtung mit Widerstandsänderungsspeicherzellen;
13a eine Querschnittdarstellung einer Kohlenstoffspeicherzelle, die sich in einem ersten Schaltzustand befindet;
13b eine Querschnittdarstellung einer Kohlenstoffspeicherzelle, die sich in einem zweiten Schaltzustand befindet;
14a eine schematische Darstellung einer Widerstandsänderungsspeicherzelle;
14b eine schematische Darstellung einer Widerstandsänderungsspeicherzelle;
15a eine schematische Darstellung eines Speichermoduls gemäß einer Ausführungsform der Erfindung;
15b eine schematische Darstellung eines Speichermoduls gemäß einer Ausführungsform der Erfindung.

1 zeigt ein Verfahren 100 zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung. Die integrierte Schaltung weist auf: Eine Mehrzahl von Widerstandsänderungsspeicherzellen und wenigstens eine Widerstandsänderungsreferenzzelle; einen Spannungsvergleicher mit einem ersten Eingangsanschluss und einem zweiten Eingangsanschluss; eine Signalleitung, die mit der Mehrzahl von Widerstandsänderungsspeicherzellen, der wenigstens einen Widerstandsänderungsreferenzzelle und dem zweiten Eingangsanschluss verbunden ist; und ein Schaltelement, das den ersten Eingangsanschluss mit dem zweiten Eingangsanschluss verbindet. Bei 101 wird das Schaltelement geöffnet. Bei 102 wird dem ersten Eingangsanschluss über die Signalleitung und das Schaltelement eine erste Spannung zugeführt. Bei 103 wird das Schaltelement geschlossen. Bei 104 wird dem zweiten Eingangsanschluss über die Signalleitung eine zweite Spannung bereitgestellt. Bei 105 werden die erste Spannung und die zweite Spannung miteinander vergleichen unter Verwendung des Spannungsvergleichers, wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert, und die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert, oder umgekehrt.
Ein Effekt des Betriebsverfahrens 100 ist, dass lediglich eine Signalleitung und ein Schaltelement dazu benötigt werden, um den ersten Eingangsanschluss und den zweiten Eingangsanschluss des Spannungsvergleichers mit unterschiedlichen Spannungssignalen zu versorgen. Damit ist die Komplexität der elektronischen Komponenten, die den ersten Eingangsanschluss und den zweiten Eingangsanschluss des Spannungsversorgers mit unterschiedlichen Spannungssignalen versorgen, niedrig.
Gemäß einer Ausführungsform der Erfindung werden bei 103 kapazitive Koppeleffekte des Schaltelements dazu benutzt, um die erste Spannung, die über die Signalleitung dem ersten Eingangsanschluss zugeführt wurde, in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht.
Gemäß einer Ausführungsform der Erfindung wird die dritte Spannung so gewählt, dass der Spannungsvergleicher dazu im Stande ist, eine Spannungsdifferenz zwischen der zweiten Spannung und der dritten Spannung zu ermitteln. Auf diese Art und Weise ist sicher gestellt, dass der Spannungsvergleicher dazu im Stande ist, einen Speicherzustand einer Widerstandsänderungsspeicherzelle zu ermitteln, der durch die erste Spannung repräsentiert wird, selbst wenn die erste Spannung und die zweite Spannung (Referenzspannung) dieselben Spannungswerte haben.
Gemäß einer Ausführungsform der Erfindung wird die Stärke der Kapazitätenkoppeleffekte durch die Ausmaße und/oder elektrischen Eigenschaften des Schaltelements gesteuert. Beispielsweise wird die Stärke der kapazitiven Kopplungseffekte mittels einer Breite und Länge des Schaltelements gesteuert.
Gemäß einer Ausführungsform der Erfindung weist die wenigstens eine Referenzzelle die gleiche physikalische Architektur wie die der Speicherzellen auf. Ein Effekt dieser Ausführungsform ist, dass ein Herstellungsprozess der integrierten Schaltung vereinfacht werden kann, da die Referenzzellen und die Speicherzellen unter Verwendung der gleichen Herstellungsschritte hergestellt werden können, das heißt zum Herstellen der Referenzzellen ist kein zusätzlicher Bearbeitungsschritt notwendig. Ein weiterer Effekt kann sein, dass keine Anfangsbedingung bezüglich der Referenzzellen beachtet werden muss wie beispielsweise Schreiben oder Lesen.
Gemäß einer Ausführungsform der Erfindung ist das Schaltelement ein Transistor.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen Multi-Level-Widerstandsänderungsspeicherzellen, das heißt jede Widerstandsänderungsspeicherzelle ist dazu im Stande, mehr als zwei Speicherzustände anzunehmen.
Gemäß einer Ausführungsform der Erfindung wird bei 105 die erste Spannung mit einigen zweiten Spannungen verglichen, indem die erste Spannung am ersten Eingangsanschluss konstant gehalten wird (das Schaltelement wird geschlossen gehalten), und indem die zweite Spannung beim zweiten Eingangsanschluss variiert wird. Gemäß einer Ausführungsform der Erfindung repräsentiert jede zweite Spannung, die dem zweiten Eingangsanschluss zugeführt wird, eine andere Referenzspannung. Auf diese Art und Weise kann das Ermitteln von Multi-Level-Speicherzuständen ausgeführt werden (jede zweite Spannung repräsentiert eine Multi-Level-Referenzspannung).
Gemäß einer Ausführungsform der Erfindung sind die Referenzzellen Multi-Level-Widerstandsänderungsspeicherzellen.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzelle und die zugehörige Widerstandsänderungsreferenzzelle dieselbe Zelle, wobei die erste Spannung erhalten wird, indem ein erster Speicherzustand (der ursprüngliche Speicherzustand) der Zelle ausgelesen wird, und die zweite Spannung wird erhalten, indem der erste Speicherzustand der Zelle in einen zweiten Speicherzustand überführt wird, und der zweite Speicherzustand ausgelesen wird. Ein derartiges Betriebsverfahren ist als „Selbstreferenz“-Verfahren bekannt (die Speicherzelle selbst kann auch als Referenzzelle dienen, das heißt die Speicherzustände der Speicherzellen werden sowohl zum Speichern von Speicherinformation als auch zum Referenzieren der gespeicherten Speicherinformation verwendet).
2 zeigt eine integrierte Schaltung 200 gemäß einer Ausführungsform der Erfindung.
Die integrierte Schaltung 200 weist einen Spannungsvergleicher 201 auf, der einen ersten Eingangsanschluss 202, einen zweiten Eingangsanschluss 203 und einen Ausgangsanschluss 204 aufweist. Die integrierte Schaltung 200 weist weiterhin eine Signalleitung 205 auf, die mit dem zweiten Eingangsanschluss 203 verbunden ist, sowie ein Schaltelement 206, das den ersten Eingangsanschluss 202 mit dem zweiten Eingangsanschluss 203 verbindet. Hier ist das Schaltelement ein n-Kanal-Transistor.
Wie in 3 gezeigt ist, kann die integrierte Schaltung 200 innerhalb einer integrierten Schaltung 300 verwendet werden, die ein Widerstandsänderungszellen-Array 310 aufweist, das mit der integrierten Schaltung 200 verbunden ist. Das Widerstandsänderungszellen-Array 310 weist eine Mehrzahl von Widerstandsänderungsspeicherzellen 301 und eine Mehrzahl von Widerstandsänderungsreferenzzellen 302 auf. Hier wird angenommen, dass die Widerstandsänderungsspeicherzellen 301 und die Widerstandsänderungsreferenzzellen 302 magnetoresistive Zellen sind. Jedoch sei an dieser Stelle erwähnt, dass die Ausführungsformen der Erfindung beliebige Typen von Widerstandsänderungszellen benützen können, beispielsweise programmierbare Metallisierungszellen (PMCs), Phasenänderungsspeicherzellen (beispielsweise CBRAMs), Kohlenstoffspeicherzellen, organische Zellen (beispielsweise ORAMs), Übergangsmetalloxidzellen (TMOs), oder Ähnliches. Das Widerstandsänderungszellen-Array 310 weist weiterhin eine Mehrzahl von Bitleitungen 303 und eine Mehrzahl von Wortleitungen 304 auf. Jede der Widerstandsänderungsspeicherzellen 301 und der Widerstandsänderungsreferenzzellen 302 ist mit einer Bitleitung 303 über eine Auswahleinrichtung 305 (hier: ein Transistor) verbunden, wobei jede Auswahleinrichtung 305 durch eine der Wortleitungen 304 gesteuert wird. Die Signalleitung 205 ist mit dem Widerstandsänderungszellen-Array 310 über eine Verteilungsschaltung 306 verbunden, die beispielsweise Multiplexer und/oder Klemmspannungs- und/oder Regelungsspannungseinrichtungen und/oder Knoteneinrichtungen aufweist.
Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung 300 dazu ausgelegt, die folgenden Prozesse auszuführen: a) Schließen des Schaltelements 206, b) Anlegen einer ersten Spannung an den ersten Eingangsanschluss 202 über die Signalleitung 205 und das Schaltelement 206, c) Öffnen des Schaltelements 206, d) Anlegen einer zweiten Spannung an den zweiten Eingangsanschluss 203 über die Signalleitung 205, e) Vergleichen der ersten Spannung und der zweiten Spannung unter Verwendung des Spannungsvergleichers 201, wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert (beispielsweise der Widerstandsänderungsspeicherzelle 301) und wobei die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandsänderungsreferenzzelle repräsentiert (beispielsweise der Widerstandsänderungsreferenzzelle 302), oder umgekehrt.
Gemäß einer Ausführungsform der Erfindung werden kapazitive Koppeleigenschaften des Schaltelements dazu genutzt, um die erste Spannung, die von der Signalleitung 205 dem ersten Eingangsanschluss 202 zugeführt wird, in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht. Beispielsweise können kapazitive Koppeleigenschaften des Schaltelements 206 so benutzt werden, dass die erste Spannung, die mittels der Signalleitung 205 bereitgestellt wird, in ihrem Wert erhöht oder verringert wird. Ein Effekt dieser Ausführungsform ist, dass es möglich ist, den Speicherzustand einer Widerstandsänderungsspeicherzelle 301 festzustellen (der durch den Wert der ersten Spannung reflektiert wird), selbst wenn eine Referenzspannung (zweite Spannung) verwendet wird, die dieselben Spannungswerte wie die der ersten Spannung aufweist. Damit ist es möglich, Widerstandsänderungsreferenzzellen 302 zu benutzen, die dieselbe Architektur (und damit dieselben Widerstandsniveaus) aufweisen wie die der Widerstandsänderungsspeicherzellen 301.
Beispielsweise wird angenommen, dass eine erste Spannung, die den Speicherzustand einer Widerstandsänderungsspeicherzelle 301 reflektiert, die mit den Bezugszeichen 307 bezeichnet ist, dem ersten Eingangsanschluss 202 zugeführt wird, wobei die Widerstandsänderungsspeicherzelle 307 in dem Widerstandszustand (hochohmigen Zustand) ist. Um dies zu tun, wird das Schaltelement 206 in den Leitungszustand geschaltet. Dann wird eine zweite Spannung, die den Speicherzustand der Widerstandsänderungsreferenzzelle 302 reflektiert, die mit dem Bezugszeichen 308 bezeichnet ist, dem zweiten Eingangsschluss 203 zugeführt, nachdem das Schaltelement 206 von dem Leitungszustand in den Widerstandszustand geschaltet wurde. Es wird angenommen, dass die Widerstandsänderungsreferenzzelle 308 im gleichen Speicherzustand wie die Widerstandsänderungsspeicherzelle 307 ist, das heißt im Widerstandszustand. Damit ist die erste Spannung identisch zur zweiten Spannung. Unter normalen Umständen würde es nicht möglich sein, den Speicherzustand der Widerstandsänderungsreferenzzelle 308 dazu benutzen, um den Speicherzustand der Widerstandsänderungsspeicherzelle 307 festzustellen. Jedoch wird aufgrund von kapazitiven Kopplungseffekten des Schaltelements 206, die auftreten, wenn das Schaltelement 206 von dem Leitungszustand in den Widerstandszustand geschaltet wird, nachdem die erste Spannung dem ersten Eingangsanschluss 202 zugeführt wurde, die erste Spannung in eine dritte Spannung geändert, die einen erhöhten oder einen erniedrigten Spannungswert aufweist, verglichen zur ersten Spannung (in Abhängigkeit der Ausführung („Designs“) des Schaltelements 206). Auf diese Art und Weise ist der Spannungsvergleicher 201 dazu im Stande, eine Spannungsdifferenz zwischen der ersten Spannung und der zweiten Spannung zu messen, womit der Speicherzustand der Widerstandsänderungsspeicherzelle 307 gemessen werden kann. Dasselbe trifft zu, wenn der Speicherzustand der Widerstandsänderungsspeicherzelle 307 als auch der Widerstandsänderungsreferenzzelle 308 der Leitungszustand ist (niedrig Widerstandszustand). Mit anderen Worten: Die notwenige Spannungsdifferenz, die von dem Spannungsvergleicher 201 benötigt wird, kann künstlich erzeugt werden, wenn es keine Spannungsdifferenz gibt.
Gemäß einer Ausführungsform der Erfindung kann anstelle der Verwendung einer Widerstandsänderungsreferenzzelle (beispielsweise einer Widerstandsänderungsreferenzzelle 302) zum Erzeugen der zweiten Spannung (Referenzspannung) auch eine Widerstandsänderungsspeicherzelle (beispielsweise eine Widerstandsänderungsspeicherzelle 301), die ausgelesen soll, selbst als Widerstandsänderungsreferenzzelle verwendet werden: in diesem Fall wird beispielsweise, nachdem die erste Spannung, die den Speicherzustand der Widerstandsänderungsspeicherzelle 307 reflektiert, dem ersten Eingangsanschluss 202 zugeführt wurde, die Widerstandsänderungsspeicherzelle 307 erneut auf einen der Zustände Widerstandszustand/Leitungszustand programmiert (das heißt wird erneut entweder auf den Widerstandszustand oder den Leitungszustand programmiert). Dann wird die zweite Spannung erzeugt, indem der Speicherzustand der Widerstandsänderungsspeicherzelle 307 gelesen und mit der ersten Spannung verglichen wird (genauer: der dritten Spannung). Dann wird der Speicherzustand der Widerstandsänderungsspeicherzelle 307 erneut auf den anderen der Zustände Leitungszustand/Widerstandszustands programmiert (das heißt wird erneut entweder auf den Widerstandszustand oder den Leitungszustand programmiert). Dann wird der Speicherzustand der Widerstandsänderungsspeicherzelle 307 erneut gelesen, womit eine weitere zweite Spannung erzeugt wird, die mit der ersten Spannung verglichen wird (exakter: der dritten Spannung). Es sei angemerkt, dass die beiden letzten Prozesse (das erneute Programmieren des Speicherzustands der Widerstandsänderungsspeicherzelle 307 auf den anderen der Zustände Leitungszustand/Widerstandszustands; das erneute Lesen des Speicherzustands Widerstandsänderungsspeicherzelle 307, um eine zweite Spannung zu erzeugen, die mit der ersten Spannung verglichen wird) auch weggelassen werden können in Abhängigkeit der Ergebnisse der zuvor ausgeführten Prozesse. Auf diese Art und Weise kann der Speicherzustand der Widerstandsänderungsspeicherzelle 307 ermittelt werden. Nachdem der Speicherzustand ermittelt wurde, kann die Widerstandsänderungsspeicherzelle 307 erneut auf den ermittelten Speicherzustand programmiert werden.
4 zeigt eine mögliche Ausführungsform der in 3 gezeigten Verteilungsschaltung 306 . Die Verteilungsschaltung 306 weist einen Spaltenmultiplexer 400, einen Regelungs-Klemmspannungserzeuger 401, eine Lasteinrichtung 402 sowie einen Transistor 403 auf, der mit dem Regelungs-Klemmspannungserzeuger 401 und der Lasteinrichtung 402 verbunden ist. Weiterhin ist eine mögliche Ausführungsform des Spannungsvergleichers 201 gezeigt.
In 5 ist ein Teil der in 2 integrierten Schaltung 200 mit dem Bezugszeichen 500 gekennzeichnet. 6 zeigt eine Kleinsignal-Äquivalentschaltung des in 5 gezeigten Teils 500 . Wie 6 entnommen werden kann, weist das Schaltelement 206 eine „Überlappungs“-Kapazität (CovlapCTR) auf, und der erste Eingangsanschluss 202 weist eine Kapazität (clump) gegenüber Masse auf. Diese beiden Kapazitäten sind in Serie miteinander verschaltet.
Wie bereits vorangehend angedeutet wurde, wird gemäß einer Ausführungsform der Erfindung die Überlappungskapazität so eingestellt (indem die physikalische Architektur/die elektrischen Eigenschaften des Schaltelements 206 eingestellt werden), dass die erste Spannung, die dem ersten Eingangsanschluss 202 zugeführt wird, um einen bestimmten Spannungsoffset verschoben wird (aufgrund von CovlapCTR), sobald das Schaltelement 206 von dem Leitungszustand in den Widerstandszustand schaltet, womit an dem ersten Eingangsanschluss 202 eine dritte Spannung erzeugt wird.
Wie in den 7 und 8 angedeutet ist, kann der Effekt des Verschiebens der ersten Spannung erhalten werden unter Verwendung von n-Kanal-Transistor-Schaltelementen (7) und p-Kanal-Transistor-Schaltelementen (8), wobei die Verwendung eines n-Kanal-Transistors in einer entgegengesetzten Spannungsverschiebung resultiert, verglichen mit der Verwendung eines p-Kanal-Transistors. Ob ein n-Kanal-Transistor oder ein p-Kanal-Transistor gewählt wird, kann beispielsweise vom „Default-Speicherzustands“ (beispielsweise entweder der Leitungsspeicherzustand oder der Widerstandsspeicherzustand) der Widerstandsänderungsspeicherzellen/Widerstandsänderungsreferenzzellen abhängen. Ein p-Kanal-Transistor ist leitend bei niedriger Spannung, und wird nicht-leitend bei Verwendung von Steuersignalen mit steigenden Flanken. Ein n-Kanal-Transistor ist leitend bei hoher Spannung und wird nicht-leitend bei Verwendung von Steuersignalen mit fallenden Flanken.
9 zeigt eine integrierte Schaltung 900 mit einem Spannungsvergleicher 901, der einen ersten Eingangsanschluss 902 und einen zweiten Eingangsanschluss 903 aufweist, wobei der erste Eingangsanschluss 902 und der zweite Eingangsanschluss 903 mit einer Signalleitung 906 über entsprechende Schaltelemente 904 verbunden sind. Weiterhin sind der erste Eingangsanschluss 902 und der zweite Eingangsanschluss 903 jeweils über entsprechende Kapazitäten 905 mit Masse verbunden. Die integrierte Schaltung 900 kann demselben Zweck dienen wie die integrierte Schaltung 200, die oben beschrieben wurde. Jedoch sind zwei Schaltelemente 904 notwendig, um die jeweiligen Spannungen dem ersten Eingangsanschluss 902 und dem Eingangsanschluss 903 zuzuführen. Damit werden mehr Komponenten/mehr Platz zum Realisieren der integrierten Schaltung 900 benötigt, verglichen zur integrierten Schaltung 200.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen/Widerstandsänderungsreferenzzellen programmierbare Metallisierungszellen (PMC's = „programmable metallization cells“), beispielsweise CERAM-Zellen („conductive bridging random access memory“-Zellen). Deshalb soll in der folgenden Beschreibung unter Bezugnahme auf 10a und 10b ein wichtiges Prinzip erläutert werden, das CBRAM-Zellen zugrundeliegt.
Eine CBRAM-Zelle 1000 weist eine erste Elektrode 1001, eine zweite Elektrode 1002 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 1003, der zwischen der ersten Elektrode 1001 und der zweiten Elektrode 1002 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherzellen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 1001 kontaktiert eine erste Oberfläche 1004 des Festkörperelektrolytblocks 1003, die zweite Elektrode 1002 kontaktiert eine zweite Oberfläche 1005 des Festkörperelektrolytblocks 1003 . Der Festkörperelektrolytblock 1003 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 1006 isoliert. Die erste Oberfläche 1004 ist üblicherweise die Oberseite, die zweite Oberfläche 1005 die Unterseite des Festkörperelektrolytblocks 1003. Die erste Elektrode 1001 ist üblicherweise die obere Elektrode, die zweite Elektrode 1002 die untere Elektrode der CBRAM-Zelle. Eine der ersten und zweiten Elektrode 1001, 1002 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 1001 die reaktive Elektrode, und die zweite Elektrode 1002 die inerte Elektrode. In diesem Fall kann die erste Elektrode 1001 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 1003 aus Chalkogenid-Material, und die Isolationsstruktur 1006 aus SiO2oder Si3N4 bestehen. Die zweite Elektrode 1002 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 1003 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 1001 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 1002 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 1003) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx), Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 1003 kann aus Festkörperelektrolytmaterial bestehen.
Wenn eine Spannung über dem Festkörperelektrolytblock 1003 abfällt, wie in 10a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag<+>-Ionen aus der ersten Elektrode 1001 heraus löst und in den Festkörperelektrolytblock 1003 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 1008 in dem Festkörperelektrolytblock 1003 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 1003 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 1003 so stark, dass eine leitende Brücke (leitender Pfad) 1007 zwischen der ersten Elektrode 1001 und der zweiten Elektrode 1002 ausgebildet wird. Wenn die in 10b gezeigte Spannung über dem Festkörperelektrolytblock 1003 abfällt (inverse Spannung verglichen zu der in 10a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag<+>-Ionen aus dem Festkörperelektrolytblock 1003 hinaus zur ersten Elektrode 1001 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 1008 innerhalb des Festkörperelektrolytblocks 1003 verringert. Erfolgt dies lange genug, wird die leitende Brücke 1007 gelöscht.
Um den momentanen Speicherzustand der CBRAM-Zelle festzustellen, wird ein Messstrom durch die CBRAM-Zelle geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in der CBRAM-Zelle keine leitende Brücke 1007 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in der CBRAM-Zelle eine leitende Brücke 1007 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch „0“, wohingegen ein niedriger Widerstand logisch „1“ repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungsspeicherzellen/Widerstandsänderungsreferenzzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand“ bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand“ bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand“ und einen „kristallinen Zustand“). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials auftreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden).
Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
11 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 1100 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 1100 weist eine erste Elektrode 1102, Phasenänderungsmaterial 1104, eine zweite Elektrode 1106 sowie isolierendes Material 1108 auf. Das Phasenänderungmaterial 1104 wird lateral durch das isolierende Material 1108 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 1102 oder der zweiten Elektrode 1106 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 1104 mit Strom oder Spannung unter Verwendung der ersten Elektrode 1102 und/oder der zweiten Elektrode 1106 zu steuern. Um das Phasenänderungsmaterial 1104 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 1104 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1104 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 1104 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 1104 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1104 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 1104 anschließend schnell abgekühlt wird.
Das Phasenänderungsmaterial 1104 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 1104 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1104 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1104 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1104 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 1102 und der zweiten Elektrode 1106 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 1102 und der zweiten Elektrode 1106 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
12 zeigt ein Blockdiagramm einer Speichervorrichtung 1200, die einen Schreibpulsgenerator 1202, eine Verteilungsschaltung 1204, Phasenänderungsspeicherzellen 1206a, 1206b, 1206c, 1206d (beispielsweise Phasenänderungsspeicherzellen 1100 wie in 11 gezeigt) und einen Leseverstärker 1208 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 1202 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 1206a, 1206b, 1206c, 1206d mittels der Verteilungsschaltung 1204 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 1206a, 1206b, 1206c, 1206d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 1204 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherzellen 1206a, 1206b, 1206c, 1206d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 1206a, 1206b, 1206c, 1206d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 1206a, 1206b, 1206c, 1206d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null“ dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1“ dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 1208 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherzellen 1206a, 1206b, 1206c oder 1206d in Abhängigkeit des Widerstands des Phasenänderungs materials zu ermitteln.
Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 1206a, 1206b, 1206c und 1206d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 1206a, 1206b, 1206c und 1206d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
Die in 12 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungszellen (PMCs), magnetorresistive Speicherzellen (beispielsweise MRAMs), organische Speicherzellen (beispielsweise ORAMs), oder Übergangsmetalloxid-Speicherzellen (TMOs).
Ein weiterer Typ von Widerstandsänderungsspeicherzellen/Widerstandsänderungsreferenzzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp<3>-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp<2>-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
Gemäß einer Ausführungsform der Erfindung wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp<3>-reichen Zustand und einem sp<2>-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände zu darzustellen. Beispielsweise kann ein sp<3>-reicher Zustand (Hochwiderstandszustand) „Null“ repräsentieren, und ein sp<2>-reicher Zustand (Niedrigwiderstandszustand) „Eins“ repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinen einen Übergang, der sp<3>-reichen amorphen Kohlenstoff in sp<2>-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp<2>-Filaments in isolierendem, sp<3>-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 13A und 13B gezeigt.
13A zeigt eine Kohlenstoffspeicherzelle 1300, die einen Topkontakt 1302, eine Kohlenstoffspeicherschicht 1304 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp<3>-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 1306 aufweist. Wie in 13B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 1304 geleitet wird, ein sp<2>-Filament 1350 in der sp<3-> reichen Kohlenstoffspeicherschicht 1304 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp<2>-Filament 1350 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 1304 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands den Kohlenstoffspeicherschicht 1304 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null“, und ein Niedrigwiderstandszustand „Eins“ repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp<3>-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp<3>-reiche Kohlenstoffschichten und sp<2>-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp<3>-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 14A zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 1400 weist einen Auswahltransistor 1402 und ein Widerstandsänderungsspeicherelement 1404 auf. Der Auswahltransistor 1402 weist einen Source-Abschnitt 1406, der mit einer Bitleitung 1408 verbunden ist, einen Drainabschnitt 1410, der mit dem Speicherelement 1404 verbunden ist, und einen Gateabschnitt 1412, der mit einer Wortleitung 1414 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 1404 ist weiterhin mit einer gemeinsamen Leitung 1416 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 1400, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 1400 während des Lesevorgangs mit der Bitleitung 1408 verbunden sein.
Wenn in die Speicherzelle 1400 beschrieben werden soll, wird die Wortleitung 1414 zum Auswählen der Speicherzelle 1400 genutzt, und das Widerstandsänderungsspeicherelement 1404 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 1408 beaufschlagt, womit der Widerstand des Widerstandsänderungsspeicherelements 1404 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 1400 gelesen wird, die Wortleitung 1414 dazu genutzt, die Zelle 1400 auszuwählen, und die Bitleitung 1408 wird dazu genutzt, das Widerstandsänderungsspeicherelement 1404 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 1404 zu messen.
Die Speicherzelle 1400 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 1404) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 14B ein alternativer Aufbau einer 1T1J-Speicherzelle 1450 gezeigt, in dem ein Auswahltransistor 1452 und ein Widerstandänderungsspeicherelement 1454 auf andere Art und Weise angeordnet sind, verglichen zu dem in 14A gezeigten Aufbau. In diesem alternativem Aufbau ist das Widerstandsänderungsspeicherelement 1454 mit einer Bitleitung 1458 sowie mit einem Source-Abschnitt 1456 des Auswahltransistors 1452 verbunden. Ein Drainabschnitt 1460 des Auswahltransistors 1452 ist mit einer gemeinsamen Leitung 1466 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 1462 des Auswahltransistors 1452 wird mittels einer Wortleitung 1464 gesteuert.
Wie in 15A und 15B gezeigt ist, können Ausführungsformen der erfindungsgemäßen integrierten Schaltungen in Modulen zum Einsatz kommen. In 15A ist ein Speichermodul 1500 gezeigt, das ein oder mehrere integrierte Schaltungen 1504 aufweist, die auf einem Substrat 1502 angeordnet sind. Jede integrierte Schaltung 1504 kann mehrere Speicherzellen beinhalten. Das Speichermodul 1500 kann auch ein oder mehrere elektronische Vorrichtungen 1506 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den integrierten Schaltungen 1504 . Weiterhin kann das Speichermodul 1500 eine Mehrzahl elektrischer Verbindungen 1508 aufweisen, die eingesetzt werden können, um das Speichermodul 1500 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
Wie in 15B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 1550 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 1552 ein oder mehrere integrierte Schaltungen 1556 enthalten, die auf einem stapelbaren Substrat 1554 angeordnet sind. Jede integrierte Schaltung 1556 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 1552 kann auch ein oder mehrere elektronische Vorrichtungen 1558 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den integrierten Schaltungen 1556. Elektrische Verbindungen 1560 werden dazu benutzt, um das stapelbare Speichermodul 1552 mit anderen Modulen innerhalb des Stapels 1550 zu verbinden. Andere Module des Stapels 1550 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 1552 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
In der folgenden Beschreibung sollen weitere Ausführungsformen der Erfindung erläutert werden.
Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen/Widerstandsänderungsreferenzellen MRAM-Zellen der nächsten Generation.
Gemäß einer Ausführungsform der Erfindung können Alterungseffekte, Temperaturschwankungen aufgrund von Lese-/Schreibzyklen der Speicherzellen verfolgt und kompensiert werden (wenn die Referenzzellen die gleiche Architektur wie die der Speicherzellen aufweisen, da diese Effekte auch in den Referenzzellen auftreten; damit ist eine Kompensation dieser Effekte möglich (eine „Synchronisation“ der Referenzzellen und Speicherzellen hinsichtlich des Auftretens dieser Effekte)).
Gemäß einer Ausführungsform der Erfindung wird der Detektionsbereich eingestellt durch das Variieren der involvierten Kapazitäten, beispielsweise durch das Anpassen der Breiten und Längen der entsprechenden Transistoren.
Gemäß einer Ausführungsform der Erfindung werden Standardspeicherzellen als Referenzspeicherzellen verwendet. Damit sind Mittelungsprozeduren oder speziell ausgelegte Referenzspeicherzellen nicht notwendig.
Gemäß einer Ausführungsform der Erfindung wird anstelle von zwei parallel geschalteten Transistoren ein einzelner Transistor verwendet. Die eingekoppelte Spannung, die zum Zeitpunkt des Schließens des Transistors auftritt, dient zum Einstellen der Referenzspannung auf einen geeigneten Wert.
Im Rahmen der Erfindung bedeutet der Ausdruck „Öffnen eines Schaltelements“ das Versetzen des Schaltelements in einen nichtleitenden Zustand, und der Ausdruck „Schließen eines Schaltelements“ bedeutet das Versetzen des Schaltelements in einen leitenden Zustand, wohingegen der Ausdruck „Öffnen eines Transistors“ das Versetzen des Transistors in einen leitenden Zustand, und der Ausdruck „Schließen eines Transistors“ das Versetzen des Transistors in einen nichtleitenden Zustand bedeutet.
9 zeigt ein Beispiel eines Aufbaus eines Vergleichers. Dieser Aufbau wird wie folgt betrieben: eine Leseoperation wird in zwei Zyklen ausgeführt. Das Ergebnis des ersten Evaliierungszyklus wird in dem Kondensator gespeichert, der einer Seite des Vergleichers zugeordnet ist, und das Ergebnis des zweiten Evaliierungszyklus wird in dem zweiten Kondensator gespeichert. Dann werden die beiden Werte mit einem Komparator verglichen. In diesem Zusammenhang können beispielsweise MRAM-Speicherzellen verwendet werden, die aus zwei weichmagnetischen Schichten bestehen. Die weichmagnetische Schicht, die zum Speichern der Daten verwendet wird, kann nur geändert werden durch die kombinierten Ströme der beiden rechtwinklig zueinander angeordneten Leitungen. Die Magnetisierung der zweiten weichmagnetischen Schicht wird in eine definierte Richtung gebracht, bevor der erste Zyklus des Lesevorgangs des Speicherzellenwiderstands ausgeführt wird. Dies wird durch den Strom einer einzelnen Leitung erreicht. Für den zweiten Zyklus des Lesevorgangs wird die Magnetisierung der zweiten weichmagnetischen Schicht in die entgegengesetzte Richtung versetzt, und der Speicherzellenwiderstand wird erneut ermittelt. Das Ergebnis der beiden Speicherzellenermittlungen, gespeichert in den Kapazitäten, entspricht entweder einem ersten hohen Widerstand und einem zweiten niedrigen Widerstand, oder umgekehrt. Damit stellt die Speicherzelle einen Referenzwert für sich selbst bereit.
Im Gegensatz hierzu zeigt 3, dass die Ermittlungsinformation des ersten Zyklus des Lesevorgangs im Knoten N1 gespeichert werden kann (kapazitiv in den parasitären Kapazitäten, die dem Knoten zugewiesen sind, oder einer eigenen Kapazität, die nicht gezeigt ist), während der Transistor CPR leitend (offen) ist. Der zweite Zyklus des Lesevorgangs wird ausgeführt mit einem geschlossenen Transistor CTR (nicht leitend). Ein Vergleich der beiden Spannungen bei N1 und N2 unter Verwendung des Vergleichers ergibt das Ergebnis des Lesevorgangs.
3 zeigt eine integrierte Schaltung (MRAM-Konfiguration) gemäß einer Ausführungsform der Erfindung. Um eine Referenz bereit zu stellen, wird eine ReferenzWortleitung WLref mit entsprechenden Referenzspeicherzellen implementiert. In einem ersten Vorgang wird WLref aktiviert. Das Ergebnis der Evaliierung einer Referenzspeicherzelle, die einer Speicherzelle zugewiesen ist, die beispielsweise mit einem Multiplexer, einer Klemmeinrichtung mit Spannungsregelung und einer Lasteinrichtung aktiviert werden kann, wird im Knoten N1 gespeichert, wie vorangehend beschrieben. In einem zweiten Vorgang wird die Speicherzelle, die ausgewählt wurde, evaluiert über den identischen Pfad, indem die entsprechende Wortleitung WL aktiviert wird, und das Ergebnis wird N2 zugeführt. Dann ermittelt der Vergleicher die Daten der Speicherzelle durch einen Vergleich der Knoten N1 und N2, wobei das Vergleichsergebnis dem Ausgang OUT zugeführt wird. Prinzipiell kann die Sequenz des Evaluierens der Referenzspeicherzelle und der ausgewählten Speicherzelle umgedreht werden, das heißt die Speicherzelle kann vor dem Bereitstellen der Referenz ausgelesen werden. Damit würde N1 die Speicherzelleninformation, und N2 die Referenz enthalten. Die Referenz kann über die Zeit variiert werden. Auf diese Art und Weise können Multi-Level-Speichervorrichtungen er halten werden.
Das Schließendes Transistors CTR koppelt eine zusätzliche Spannung in den Knoten N1. Die eingekoppelte Spannung wird durch die am Knoten N1 vorherrschende kapazitive Situation ermittelt. Dieser Effekt wird gemäß einer weiteren Ausführungsform der Erfindung dazu benutzt, die Referenzspannung einzustellen, die vom Lesen einer Referenzspeicherzelle resultiert, oder um die Speicherzellenspannung entsprechend alternativ einzustellen.
4 zeigt ein konkretes Beispiel für diese Implementierung. Das Speicherzellen-Array ist mit der Leseschaltung durch einen Multiplexer verbunden. Die Spannung auf der Bitleitung wird von einer geregelten Klemmeinrichtung gesteuert, die Strom erzeugt in Abhängigkeit des Widerstands der Speicherzelle. Der Strom induziert einen Spannungsabfall an der Lasteinrichtung Rload, die als Transistor implementiert sein kann, beispielsweise als Dioden- oder Stromquellenanordnung. In einem ersten Zyklus wird der Referenzspeicher evaluiert. Die Referenzspeicherzelle ist eine normale Speicherzelle, die sich im Hochimpedanz-Zustand befindet, was bedeutet, dass der resultierende Lesestrom niedrig ist. Der Spannungsabfall an der Lastvorrichtung ist niedrig, und die Spannung, die N1 zugeführt wird, ist nahe (näher als für eine Niedrigimpedanz-Speicherzelle) der Versorgungsspannung, die an der gegenüberliegenden Seite der Lasteinrichtung anliegt. Die resultierende Spannung bei N1 kann nicht direkt als Referenz benutzt werden, da diese beim Evaluieren einer Hochimpedanz-Speicherzelle exakt reproduziert werden würde, womit für den Vergleich kein Detektierbereich übrig bliebe. Die niedrige Spannung, die aus einer Evaluierung einer Niedrigimpedanz-Speicherzelle resultiert, könnte von dem Vergleicher ohne Probleme verarbeitet werden. Um die hohe Spannung, die einer hohen Impedanz der Referenzzelle entspricht, in eine Spannung umzuwandeln, die zwischen den Spannungen liegt, die aus einer Hochimpedanz-Speicherzelle und einer Niedrigimpedanz-Speicherzelle resultieren, kann das oben erwähnte Spannungskoppeln angewandt werden. Das Schließen des gezeigten NFET-Transistors kann die Spannung von N1 auf den geforderten Wert reduzieren.
5 zeigt einen Basismechanismus des Spannungskoppelns. Eine fallende Flanke der Gatespannung CTR verursacht das Übergehen des Transistors in einen nichtleitenden Zustand.
Dies erfolgt bei einer bestimmten Spannung (üblicherweise der Schwellenwertspannung), und die verbleibende Spannungsänderung am Gate wird zum Knoten N1 gekoppelt gemäß der Transferfunktion, die festgelegt ist durch die Implementierung des Vergleichers und des Transistors CTR. Gemäß einer Ausführungsform der Erfindung ist der Vergleicher ein CMOS-Typ-Vergleicher, und die entsprechende Transferfunktion (das Verhältnis zwischen der gekoppelten Spannung und der Spannungsänderung am Gate Vc/V) kann berechnet werden, beispielsweise wie in 6 gezeigt, mit einer Kleinsignal-Äquivalentschaltung |Vc/V| = CovlapCTR/CovlapCTR + Clump. Die Transferfunktion und die Werte von CovlapCTR und Clump hängen vom Komparator-Typ und der Größe des Transistors (Breite und Länge) ab. Damit kann die Koppelspannung exakt auf den gewünschten Wert eingestellt werden.
8 zeigt eine weitere Ausführungsform einer integrierten Schaltung. In diesem Beispiel wird ein PMOS-Typ-Transistor CTR verwendet. Da PMOS-Typ-Transistoren nieder-aktiv sind, kann eine steigende Flanke die Einrichtung schließen. Die Spannung, die durch eine steigende Flanke eingekoppelt wird, verstärkt die Spannung im Knoten N1. Für eine Implementierung gemäß 4 kann eine Niedrigimpedanz-Speicherzelle als Referenzspeicherzelle verwendet werden. Die resultierende Niedrigspannung bei N1 zum Aktivieren der Referenzwortleitung WLref kann in eine geeignete Spannung transformiert werden, indem der PMOS-Transistor-CTR in ähnlicher Weise geschlossen wird, wie in den vorangehenden Ausführungsformen beschrieben wurde.
Gemäß einer Ausführungsform der Erfindung sind die Positionen der Klemmeinrichtung und der Lasteinrichtung in 4 vertauscht (in dieser Ausführungsform muss der Klemmtransistor als PMOS-Transistor implementiert sein). In dieser Ausführungsform wird ein PMOS-Typ-Transistor-CTR mit einer Hochimpedanz-Referenzspeicherzelle kombiniert. Für einen NMOS-Transistor-CTR sollte entsprechend eine Niedrigimpedanz-Referenzspeicherzelle verwendet werden.
Ein Effekt der diskutierten Ausführungsformen ist, dass Alterungseffekte, Temperaturschwankungen sowie Zykluseffekte und Ähnliches von Speicherzellen durch die Referenzspeicherzellen aufgezeichnet werden können. Gleichzeitig kann der Detektierbereich für eine Hoch- oder Niedrigimpedanz-Speicherzelle eingestellt werden, indem die Kopplungsspannung eingestellt wird. Eine Mittelungsprozedur oder das Implementieren spezieller Referenzspeicherzellen ist nicht erforderlich. Die Referenzspeicherzellen sind Standard-Hochimpedanz-Speicherzellen oder Standard-Niedrigimpedanz-Speicherzellen, die mit der Wortleitung WLref verbunden sind. Verglichen zu der in 9 gezeigten integrierten Schaltung kann die Anzahl der Transistoren verringert werden.
Alle oben erörterten Ausführungsformen können auch auf Multi-Level-Speichervorrichtungen angewandt werden. Um dies zu tun, können die Referenzspeicherzellen als Speicherzellen implementiert sein, die einem bestimmten Level entsprechen. Mehrere Wortleitungen WLref können für verschiedene Level vorgesehen werden. Das kapazitive Korrigieren der Spannung in N1 kann auf analoge Weise wie beschrieben ausgeführt werden. Um eine Multi-Level-Speicherzelle zu lesen, können mehrere sequenzielle Vergleiche ausgeführt werden. Ein äquivalenter Ansatz kann mittels einer parallelen Implementierung erfolgen.
Gemäß einer Ausführungsform der Erfindung kann eine normale Speicherzelle, die auf einen herkömmlichen Speicherwert programmiert ist, als Referenzzelle herangezogen werden. Kein Mitteln zwischen mehreren Speicherzellen (Hoch- und Niedrigimpedanz-Speicherzellen) oder spezielle Speicherzellen (beispielsweise größer oder kleiner als gewöhnliche Speicherzellen) werden benötigt.
Gemäß einer Ausführungsform der Erfindung ist die Lasteinrichtung beispielsweise ein Transistor mit Strom-Source- oder Dioden-Konfiguration.
Gemäß einer Ausführungsform der Erfindung hängt die Transferfunktion von der Implementierung des Spannungsvergleichers 201 und dem Schaltelement 206 ab, und kann äquivalent zum kapazitiven Spannungsteiler sein, der in 6 gezeigt ist.
Gemäß einer Ausführungsform der Erfindung kann die eingekoppelte Spannung eingestellt werden. Beispielsweise kann die Einstellung erfolgen gemäß |vc/v| = covlapCTR/covlapCTR + clump, wobei sie covlapCTR und clump Funktionen der Breite und Länge des Transistors CTR und des Vergleichstransistors sind (abhängig von der Implementierung des Vergleichers).
Gemäß einer Ausführungsform der Erfindung wird eine Niedrigimpedanz-Speicherzelle als Referenz benutzt.
Gemäß einer Ausführungsform der Erfindung ist ein positives Verschieben der Spannung erforderlich, wenn der Transistor CTR geschlossen wird, was erhalten werden kann, indem ein PMOS-Transistor geschlossen wird. Der PMOS-Transistor schließt mit einer aufsteigenden Flanke, und die gekoppelte Spannung ist ebenfalls in positiver Richtung. Die Lasteinrichtung und die Klemmeinrichtung ändern ihre Position (die Lasteinrichtung beinhaltet einen PMOS), und eine Hochimpedanz-Speicherzelle wird mit dem PMOS-CTR-Transistor kombiniert.

Claims

Integrierte Schaltung, mit: - einer Mehrzahl von Widerstandsänderungsspeicherzellen (301) und wenigstens einer Widerstandsänderungsreferenzzelle (302); - einem Spannungsvergleicher (201), der einen ersten Eingangsanschluss (202) und einen zweiten Eingangsanschluss (203) aufweist; - einer Signalleitung (205), die mit der Mehrzahl von Widerstandsänderungsspeicherzellen (301), der wenigstens einen Widerstandsänderungsreferenzzelle (302) und dem zweiten Eingangsanschluss (203) verbunden ist; und - einem einzelnen Schaltelement (206), das den ersten Eingangsanschluss (202) direkt mit dem zweiten Eingangsanschluss (203) verbindet, wobei das einzelne Schaltelement (206) entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist.
Integrierte Schaltung nach Anspruch 1, wobei die integrierte Schaltung dazu ausgelegt ist, folgende Prozesse auszuführen: a) Schließen des Schaltelements; b) Anlegen einer ersten Spannung an den ersten Eingangsanschluss mittels der Signalleitung und des Schaltelements; c) Öffnen des Schaltelements; d) Anlegen einer zweiten Spannung an den zweiten Eingangsanschluss mittels der Signalleitung; und e) Vergleichen der ersten Spannung und der zweiten Spannung unter Verwendung eines Spannungsvergleichers, wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle repräsentiert, und die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandsänderungsreferenzzelle repräsentiert, oder umgekehrt.
Integrierte Schaltung nach Anspruch 2, wobei die kapazitiven Kopplungseigenschaften des Schaltelements dazu verwendbar sind, um die erste Spannung, die mittels der Signalleitung dem ersten Eingangsanschluss zugeführt wird, in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht.
Integrierte Schaltung nach Anspruch 3, wobei die Ausmaße und/oder elektrischen Eigenschaften des Schaltelements so gewählt sind, dass der Spannungsvergleicher dazu im Stande ist, eine Spannungsdifferenz zwischen der zweiten Spannung und der dritten Spannung zu detektieren, die aus den Ausmaßen und/oder elektrischen Eigenschaften resultiert.
Integrierte Schaltung nach einem der Ansprüche 1 bis 4, wobei die Referenzzelle und die Speicherzelle die gleiche physikalische Architektur aufweisen.
Integrierte Schaltung nach Anspruch 1, wobei die Widerstandsänderungsspeicherzellen Multi-Level-Widerstandsänderungsspeicherzellen aufweisen.
Integrierte Schaltung nach einem der Ansprüche 1 bis 5, wobei die integrierte Schaltung dazu ausgelegt ist, die erste Spannung mit mehreren zweiten Spannungen zu vergleichen, indem die erste Spannung am ersten Eingangsanschluss konstant gehalten wird, und die zweite Spannung am zweiten Eingangsanschluss variiert wird.
Integrierte Schaltung nach Anspruch 7, wobei jede zweite Spannung, die dem zweiten Eingangsanschluss zugeführt wird, eine andere Referenzspannung repräsentiert.
Integrierte Schaltung nach einem der Ansprüche 1 bis 8, wobei die wenigstens eine Widerstandsänderungsreferenzzelle eine Multi-Level-Widerstandsänderungsreferenzzelle aufweist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 9, wobei die Widerstandsänderungsspeicherzellen und die Widerstandsänderungsreferenzzelle dieselbe Widerstandsänderungszelle sind, wobei die integrierte Schaltung so ausgelegt ist, dass eine erste Spannung erhalten wird, indem ein erster Speicherzustand Widerstandsänderungsspeicherzelle gelesen wird, und eine zweite Spannung erhalten wird, indem der erste Speicherzustand der Widerstandsänderungsspeicherzelle erneut auf einen zweiten Speicherzustand programmiert wird, und indem der zweite Speicherzustand ausgelesen wird.
Speichermodul, mit wenigstens einer integrierten Schaltung, die aufweist: - eine Mehrzahl von Widerstandsänderungsspeicherzellen (301) und wenigstens eine Widerstandsänderungsreferenzzelle (302); - einen Spannungsvergleicher (201), der einen ersten Eingangsanschluss (202) und einen zweiten Eingangsanschluss (203) aufweist; - eine Signalleitung (205), die mit den Widerstandsänderungsspeicherzellen (301), der wenigstens einen Widerstandsänderungsreferenzzelle (302) sowie dem zweiten Eingangsanschluss (203) verbunden ist; und - einem einzelnen Schaltelement (206), das den ersten Eingangsanschluss (202) direkt mit dem zweiten Eingangsanschluss (203) verbindet, wobei das einzelne Schaltelement (206) entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist.
Speichermodul nach Anspruch 11, wobei das Speichermodul stapelbar ist.
Verfahren zum Betreiben einer integrierten Schaltung, wobei die integrierte Schaltung aufweist: - eine Mehrzahl von Widerstandsänderungsspeicherzellen (301) und wenigstens eine Widerstandsänderungsreferenzzelle (302); - einen Spannungsvergleicher (201), der einen ersten Eingangsanschluss (202) und einen zweiten Eingangsanschluss (203) aufweist; - eine Signalleitung (205), die mit der Mehrzahl von Widerstandsänderungsspeicherzellen (301), der wenigstens einen Widerstandsänderungsreferenzzelle (302) und dem zweiten Eingangsanschluss verbunden ist; und - einem einzelnen Schaltelement (206), das den ersten Eingangsanschluss (202) direkt mit dem zweiten Eingangsanschluss (203) verbindet, wobei das einzelne Schaltelement (206) entweder ein einziger n-Kanal-Transistor oder ein einziger p-Kanal-Transistor ist und wobei das Verfahren aufweist: a) Schließen des Schaltelements (206); b) Anlegen einer ersten Spannung an den ersten Eingangsanschluss (202) mittels der Signalleitung (205) und des Schaltelements (206); c) Öffnen des Schaltelements (206); d) Anlegen einer zweiten Spannung an den zweiten Eingangsanschluss (203) mittels der Signalleitung (205); und e) Vergleichen der ersten Spannung und der zweiten Spannung unter Verwendung des Spannungsvergleichers (201), wobei die erste Spannung einen Speicherzustand einer Widerstandsänderungsspeicherzelle (301) repräsentiert, und die zweite Spannung eine Referenzspannung ist, die einen Speicherzustand einer Widerstandänderungsreferenzzelle (302) repräsentiert, oder umgekehrt.
Verfahren nach Anspruch 13, wobei kapazitive Kopplungseffekte des Schaltelements dazu benutzt werden, um die erste Spannung, die mittels der Signalleitung dem ersten Eingangsanschluss zugeführt wird, in eine dritte Spannung umzuwandeln, wobei der Wert der dritten Spannung von dem Wert der ersten Spannung abweicht.
Verfahren nach Anspruch 14, wobei die dritte Spannung so gewählt ist, dass der Spannungsvergleicher dazu im Stande ist, eine Spannungsdifferenz zwischen der zweiten Spannung und der dritten Spannung zu detektieren.
Verfahren nach Anspruch 15, wobei die Stärke der kapazitiven Kopplungseffekte durch die Ausmaße und/oder elektrischen Eigenschaften des Schaltelements bestimmt werden.
Verfahren nach einem der Ansprüche 13 bis 16, wobei die wenigstens eine Widerstandsänderungsreferenzzelle und die Widerstandsänderungsspeicherzellen die gleiche physikalische Architektur aufweisen.
Verfahren nach einem der Ansprüche 13 bis 17, wobei die Widerstandsänderungsspeicherzellen Multi-Level-Widerstandsänderungsspeicherzellen aufweisen.
Verfahren nach Anspruch 18, wobei die erste Spannung mit mehreren zweiten Spannungen verglichen wird, indem die erste Spannung am ersten Eingangsanschluss konstant gehalten wird, und indem die zweite Spannung am zweiten Eingangsanschluss variiert wird.
Verfahren nach Anspruch 19, wobei jede zweite Spannung, die dem zweiten Eingangsanschluss zugeführt wird, eine andere Referenzspannung repräsentiert.
Verfahren nach einem der Ansprüche 13 bis 20, wobei die wenigstens eine Widerstandsänderungsreferenzzelle eine Multi-Level-Widerstandsänderungsreferenzzelle aufweist.
Verfahren nach einem der Ansprüche 13 bis 21, wobei die Widerstandsänderungsspeicherzelle und die Widerstandsänderungsreferenzzelle dieselbe Widerstandsänderungszelle sind, wobei die erste Spannung erhalten wird, indem ein erster Speicherzustand der Widerstandsänderungszelle ausgelesen wird, und die zweite Spannung erhalten wird, indem der erste Speicherzustand der Widerstandsänderungszelle erneut auf einen zweiten Speicherzustand programmiert wird, und der zweite Speicherzustand ausgelesen wird.