DE102007032865A1 - Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul - Google Patents

Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul Download PDF

Info

Publication number
DE102007032865A1
DE102007032865A1 DE102007032865A DE102007032865A DE102007032865A1 DE 102007032865 A1 DE102007032865 A1 DE 102007032865A1 DE 102007032865 A DE102007032865 A DE 102007032865A DE 102007032865 A DE102007032865 A DE 102007032865A DE 102007032865 A1 DE102007032865 A1 DE 102007032865A1
Authority
DE
Germany
Prior art keywords
electrode layer
layer
resistance change
electrode
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102007032865A
Other languages
English (en)
Inventor
Jan Keller
Ralf Dr. Symanczyk
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Altis Semiconductor SNC
Original Assignee
Qimonda AG
Altis Semiconductor SNC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG, Altis Semiconductor SNC filed Critical Qimonda AG
Priority to DE102007032865A priority Critical patent/DE102007032865A1/de
Publication of DE102007032865A1 publication Critical patent/DE102007032865A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine integrierte Schaltung mit einer Speicherzelle beinhaltet wenigstens zwei Widerstandsänderungsschichten, die übereinander gestapelt sind, wobei jede Widerstandsänderungsschicht als eigenständige Datenspeicherschicht dient und individuelle Datenspeichereigenschaften aufweist.

Description

  • Die Erfindung betrifft eine integrierte Schaltung, ein Verfahren zum Betreiben einer integrierten Schaltung, ein Speicherzellenarray sowie ein Speichermodul.
  • Die der Erfindung zu Grunde liegenden Aufgabe ist, eine Speichervorrichtung anzugeben, die sowohl gute Speicherzustandsschaltgeschwindigkeiten als auch gute Datenspeichereigenschaften aufweist.
  • Zur Lösung dieser Aufgabe stellt die Erfindung eine integrierte Schaltung gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung eine Speicherzelle gemäß Patentanspruch 21 sowie ein Speicherzellenarray gemäß Patentanspruch 23 bereit. Weiterhin stellt die Erfindung Verfahren zum Betreiben einer integrierten Schaltung gemäß den Patentansprüchen 26 und 34 bereit. Schließlich stellt die Erfindung ein Speichermodul gemäß Patentanspruch 35 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedanken finden sich in den Unteransprüchen.
  • Aus Gründen der Übersichtlichkeit wird im Folgenden angenommen, dass die Speichervorrichtung eine Festkörperelektrolytspeichervorrichtung, dass die Widerstandsänderungsspeicherzellen Festkörperelektrolytspeicherzellen, und dass die Widerstandsänderungsschichten Festkörperelektrolytschichten sind. Jedoch ist die Erfindung auch anwendbar auf andere Widerstandsänderungsspeichervorrichtungen wie magnetoresistive Speichervorrichtungen (z. B. MRAM-Vorrichtungen), Phasenänderungsspeichervorrichtungen (z. B. PCRAM- Vorrichtungen) und organische Speichervorrichtungen (z. B. ORAM-Vorrichtungen).
  • Gemäß einer Ausführungsform der Erfindung weist eine integrierte Schaltung eine Festkörperelektrolytspeicherzelle auf. Die Festkörperelektrolytspeicherzelle weist wenigstens zwei Festkörperelektrolytschichten auf, die übereinander gestapelt sind, wobei jede Festkörperelektrolytschicht als separate Datenspeicherschicht dient und individuelle Datenspeichereigenschaften (z. B. Datenvorhalteigenschaften oder Datenschreibeigenschaften) aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist eine Festkörperelektrolytzelle wenigstens zwei Festkörperelektrolytschichten auf, die übereinander gestapelt sind. Jede Festkörperelektrolytsschicht dient als eigenständige Datenspeicherschicht und weist individuelle Datenspeichereigenschaften (z. B. Datenvorhalteigenschaften oder Datenschreibeigenschaften) auf.
  • Der Stapel kann eine beliebige Anzahl von Festkörperelektrolytschichten aufweisen. Jede Festkörperelektrolytschicht kann individuelle Datenschreibeigenschaften und/oder Datenspeichereigenschaften aufweisen. Jedoch können die Datenschreibeigenschaften und/oder Datenspeichereigenschaften einiger Festkörperelektrolytschichten auch identisch sein.
  • Gemäß einer Ausführungsform der Erfindung sind die Festkörperelektrolytschichten zu Paaren gruppiert, wobei Festkörperelektrolytschichten eines Paars benachbart zueinander angeordnet sind und mittels einer elektrischen Verbindung elektrisch miteinander verbunden sind.
  • Gemäß einer Ausführungsform der Erfindung ist die elektrische Verbindung eine gemeinsame Elektrodenschicht. Mit anderen Worten: die Festkörperelektrolytspeicherzelle weist einen Stapel auf, in dem Festkörperelektrolytschichten und Elektrodenschichten (elektrische Verbindungen) miteinander alternieren. Der Stapel kann weitere Schichten unterschiedlicher Typen (beispielsweise Adaptierschichten) aufweisen, die zwischen die Festkörperelektrolytschichten und die Elektrodenschichten zwischengeschoben sind.
  • Gemäß einer Ausführungsform der Erfindung weist eine Festkörperelektrolytspeicherzelle eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht auf, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist. Die Festkörperelektrolytspeicherzelle weist weiterhin ein erste Festkörperelektrolytschicht auf, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, und eine zweite Festkörperelektrolytschicht auf, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist.
  • Die Speicherzelle gemäß dieser Ausführungsform weist zwei unterschiedliche Datenspeichergebiete auf: die erste Festkörperelektrolytschicht und die zweite Festkörperelektrolytschicht. Das Vorsehen zweier Datenspeichergebiete innerhalb einer Speicherzelle ermöglicht es, die Speicherdichte eines Speicherzellenarrays, das derartige Speicherzellen verwendet, zu erhöhen. Des Weiteren ist es möglich, den Anwendungsbereich derartiger Speicherzellen zu erweitern: gemäß einer Ausführungsform der Erfindung weist eine der ersten und zweiten Festkörperelektrolytschichten (beispielsweise die erste Festkörperelektrolytschicht) eine hohe Speicherzustandsschaltgeschwindigkeit auf, wohingegen die andere Festkörperelektrolytschicht (beispielsweise die zweite Festkörperelektrolytschicht) gute Datenspeichereigenschaften aufweist. Allgemeiner: Die erste und zweite Festkörperelektrolytschicht können unabhängig voneinander für individuelle Anforderungen optimiert werden.
  • Gemäß einer Ausführungsform der Erfindung weist die erste Festkörperelektrolytschicht GeS, AgS oder eine Kombination dieser Materialien auf, oder besteht aus GeS, AgS oder einer Kombination diser Materialien. Die Erfindung ist jedoch nicht auf diese Materialien beschränkt.
  • Gemäß einer Ausführungsform der Erfindung weist die zweite Festkörperelektrolytschicht GeSe, AgSe oder einer Kombination dieser Materialien auf, bzw. besteht aus GeSe, AgSe oder einer Kombination dieser Materialien. Die Erfindung ist nicht auf diese Materialien beschränkt: andere Materialien sind beispielsweise WOx und NiOx.
  • Gemäß einer Ausführungsform der Erfindung weist die erste Elektrode inertes Material auf bzw. besteht aus inertem Material.
  • Gemäß einer Ausführungsform der Erfindung weist die zweite Elektrode inertes Material und reaktives Material auf.
  • Gemäß einer Ausführungsform der Erfindung weist die dritte Elektrode reaktives Material auf bzw. besteht auf reaktivem Material.
  • Gemäß einer Ausführungsform der Erfindung weist die zweite Elektrode einen ersten Abschnitt auf, der auf der ersten Festkörperelektrolytschicht angeordnet ist, und einen zweiten Abschnitt auf, der auf dem ersten Abschnitt angeordnet ist, wobei der erste Abschnitt reaktives Material aufweist bzw. aus reaktivem Material besteht, und der zweite Abschnitt inertes Material aufweist bzw. aus inertem Material besteht.
  • Gemäß einer Ausführungsform der Erfindung weist das innerte Material Ti, W, TiN, WN, Ta, TaN oder eine Kombination dieser Materialien auf bzw. besteht aus Ti, B, TiN, WN, Ta, TaN oder einer Kombination dieser Materialien. Die Erfindung ist nicht auf diese Materialien beschränkt.
  • Gemäß einer Ausführungsform der Erfindung weist das reaktive Material Cu, Ag, AgS oder anderes metallisches Material auf bzw. besteht aus Cu, Ag, AgS oder anderem metallischen Material.
  • Gemäß einer Ausführungsform der Erfindung bewegt sich die Dicke der ersten Elektrodenschicht oder des zweiten Abschnitts der zweiten Elektrodenschicht in einen Bereich von 2 nm bis 10 μm oder in einem Bereich von 30 nm bis 1 μm oder in einem Bereich von 50 nm bis 200 nm, oder beträgt 100 nm.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Dicke der ersten Festkörperelektrolytschicht oder die Dicke der zweiten Festkörperelektrolytschicht 2 nm bis 2 μm oder 10 nm bis 1 μm oder 30 nm bis 150 nm oder beträgt 50 nm.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Dicke des ersten Abschnitts der zweiten Elektrodenschicht oder der dritten Elektrodenschicht 0 μm (d. h. keine zweite Elektrodenschicht bzw. keine dritte Elektrodenschicht) bis 10 μm oder 0 nm bis 100 nm oder 10 nm bis 70 nm oder 25 nm bis 40 nm.
  • Gemäß einer Ausführungsform der Erfindung ist jede der ersten Elektrodenschicht, der zweiten Elektrodenschicht und der dritten Elektrodenschicht einzeln adressierbar unter Verwendung jeweiliger Elektrodenschichtanschlüssen.
  • Gemäß einer Ausführungsform der Erfindung ist die erste Elektrodenschicht die Bottomelektrodenschicht der ersten Festkörperelektrolytschicht, die zweite Elektrodenschicht die Topelektrodenschicht der ersten Festkörperelektrolytschicht und die Bottomelektrodenschicht der zweiten Festkörperelektrolytschicht, und die dritte Elektrodenschicht ist die Topelektrodenschicht der zweiten Festkörperelektrolytschicht.
  • Gemäß einer Ausführungsform der Erfindung weist ein Speichermodul wenigstens eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung und/oder wenigstens eine Speicherzelle gemäß einer Ausführungsform gemäß der Erfindung auf. Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speicherzellenarray bereitgestellt, dass eine Mehrzahl von Speicherzellen aufweist. Wenigstens einige der Speicherzellen weisen wenigstens zwei Festkörperelektrolytschichten auf, die übereinander gestapelt sind, wobei jede Festkörperelektrolytschicht als eigene Datenspeicherschicht dient und individuelle Datenspeichereigenschaften und/oder Datenschreibeigenschaften aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist jede Speicherzelle des Speicherzellenarrays auf: eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist; eine erste Festkörperelektrolytschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht vorgesehen ist, und eine zweite Festkörperelektrolytschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist.
  • Alle Ausführungsformen der erfindungsgemäßen Festkörperelektrolytzelle, die oben beschrieben wurden, können auch auf die Ausführungsformen der erfindungsgemäßen Speicherzellenarrays angewandt werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer integrierten Schaltung bereitgestellt, die Festkörperelektrolytzellen aufweist. Die Festkörperelektrolytzelle weist auf: eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist; eine erste Festkörperelektrolytschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist; und eine zweite Festkörperelektrolytschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist. Das Verfahren beinhaltet das Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht, wobei die Spannung so gewählt wird, dass der Speicherzustand der ersten Festkörperelektrolytschicht in die zweite Festkörperelektrolytschicht kopiert wird.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben Festkörperelektrolytspeicherzelle bereitgestellt, wobei die Speicherzelle aufweist: eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist; eine erste Festkörperelektrolytschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht vorgesehen ist; und eine zweite Festkörperelektrolytschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist. Das Verfahren beinhaltet das Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht, wobei die Spannung so gewählt wird, dass der Speicherzustand der ersten Festkörperelektrolytschicht in die zweite Festkörperelektrolytschicht kopiert wird.
  • Gemäß einer Ausführungsform der Erfindung ermöglicht die erste Festkörperelektrolytschicht das Speichern von Daten mit hoher Datenspeichergeschwindigkeit, und die zweite Festkörperelektrolytschicht ermöglicht das Speichern von Daten mit hoher Datenvorhaltzeit (oder umgekehrt). Beispielsweise kann die erste Festkörperelektrolytschicht eine höhere Speicherzustandsschaltgeschwindigkeit aufweisen als die zweite Festkörperelektrolytschicht und/oder die zweite Festkörperelektrolytschicht kann eine höhere Datenvorhaltzeit als die erste Festkörperelektrolytschicht aufweisen.
  • Gemäß einer Ausführungsform der Erfindung wird die zweite Elektrodenschicht während des Anlegens der Spannung zwischen der ersten Elektrode und der dritten Elektrode in einem floatenden Zustand gehalten.
  • Gemäß einer Ausführungsform der Erfindung sind während des Anlegens der Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht die folgenden Relationen erfüllt: Vspeichern > VthON2, Vspeichern < (VtON1 + VthON2). In dieser Formel bedeutet Vspeichern die Spannung, die zwischen der ersten Elektrode und der dritten Elektrode angelegt wird, VthON1 ist die Speicherzustands-Programmierschwellenwertspannung der ersten Festkörperelektrolytschicht, und VthON2 ist die Speicherzustands-Programmierschwellenwertspannung der zweiten Festkörperelektrolytschicht.
  • Gemäß einer Ausführungsform der Erfindung wird der Speicherzustand der zweiten Festkörperelektrolytschicht in einen definierten Speicherzustand überführt, bevor der Speicherzustand der ersten Festkörperelektrolytschicht in die zweite Festkörperelektrolytschicht kopiert wird.
  • Beispielsweise kann, um die zweite Festkörperelektrolytschicht in einen definierten Speicherzustand zu überführen, die zweite Festkörperelektrolytschicht einem Löschvorgang unterzogen werden, der innerhalb der Festkörperelektrolytschicht ausgebildete leitende Pfade löscht. Die zweite Festkörperelektrolytschicht kann beispielsweise eine höhere Datenspeicherdauer aufweisen als die erste Festkörperelektrolytschicht.
  • Gemäß einer Ausführungsform der Erfindung wird eine Spannung zwischen die ersten Elektrodenschicht und der dritten Elektrodenschicht angelegt, wobei die Spannung so gewählt ist, dass der Speicherzustand der zweiten Festkörperelektrolytschicht in die erste Festkörperelektrolytschicht kopiert wird.
  • Gemäß einer Ausführungsform der Erfindung wird die zweite Elektrodenschicht während des Anlegens der Spannung zwischen der ersten Elektrode und der dritten Elektrode in einem floatenden Zustand gehalten, wenn der Speicherzustand der zweiten Festkörperelektrolytschicht in die erste Festkörperelektrolytschicht kopiert wird.
  • Gemäß einer Ausführungsform der Erfindung sind die folgenden Relationen erfüllt, wenn die Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht beim Kopieren des Speicherzustands der ersten Festkörperelektrolytschicht in die zweite Festkörperelektrolytschicht angelegt wird: Vspeichern > VthON1, Vspeichern < (VthON1 + VthON2), wobei Vspeichern die Spannung ist, die zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angelegt wird, VthON1 die Speicherzustands-Programmierschwellenwertspannung der ersten Festkörperelektrolytschicht, und VthON2 die Speicherzustands-Programmierschwellenwertspannung der zweiten Festkörperelektrolytschicht ist. Gemäß einer Ausführungsform der Erfindung bezieht sich VthON1 auf eine Spannung, die direkt über der ersten Festkörperelektrolytschicht abfällt, d. h. zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht anliegt, und VthON2 bezieht sich auf eine Spannung, die direkt über der zweiten Festkörperelektrolytschicht abfällt, d. h. zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht anliegt.
  • Gemäß einer Ausführungsform der Erfindung wird der Speicherzustand der ersten Festkörperelektrolytschicht in einen definierten Speicherzustand überführt, bevor der Speicherzustand der zweiten Festkörperelektrolytschicht in die erste Festkörperelektrolytschicht kopiert wird.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer Festkörperelektrolytspeicherzelle bereitgestellt. Die Speicherzelle weist eine erste Elektrodenschicht, eine zweite Elektrodenschicht, und eine dritte Elektrodenschicht auf, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist. Eine erste Festkörperelektrolytschicht ist zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet. Eine Festkörperelektrolytschicht ist zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet. Das Verfahren weist auf: gleichzeitiges Auslesen der Speicherzustände der ersten Festkörperelektrolytschicht und der zweiten Festkörperelektrolytschicht durch Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht, und Messen eines resultierenden Stroms (oder eines resultierenden Spannungssignals), der durch die erste Festkörperelektrolytschicht und die zweite Festkörperelektrolytschicht fließt. Alternativ hierzu können die Speicherzustände der ersten Festkörperelektrolytschicht und der zweiten Festkörperelektrolytschicht separat voneinander ausgelesen werden, das heißt durch Anwenden separater Lesespannungen zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht und zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer integrierten Schaltung bereitgestellt, die eine Festkörperelektrolytspeicherzelle aufweist. Die Festkörperelektrolytspeicherzelle weist eine erste Elektrodenschicht, eine zweite Elektrodenschicht, und eine dritte Elektrodenschicht auf, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist. Eine erste Festkörperelektrolytschicht ist zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet. Eine Festkörperelektrolytschicht ist zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet. Das Verfahren weist auf: gleichzeitiges Auslesen der Speicherzustände der ersten Festkörperelektrolytschicht und der zweiten Festkörperelektrolytschicht durch Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht, und Messen eines resultierenden Stroms (oder eines resultierenden Spannungssignals), der durch die erste Festkörperelektrolytschicht und die zweite Festkörperelektrolytschicht fließt. Alternativ hierzu können die Speicherzustände der ersten Festkörperelektrolytschicht und der zweiten Festkörperelektrolytschicht separat voneinander ausgelesen werden, das heißt durch Anwenden separater Lesespannungen zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht und zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht.
  • Alle Festkörperelektrolytspeicherzellen-Ausführungsformen, die vorangehend beschrieben wurden, können in den Ausführungsformen des erfindungsgemäßen Verfahrens benutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer Festkörperelektrolytspeicherzelle bereitgestellt, das aufweist: Bereitstellen einer ersten Elektrodenschicht, Anordnen einer ersten Festkörperelektrolytschicht auf der ersten Elektrodenschicht; Anordnen einer zweiten Elektrodenschicht auf der ersten Festkörperelektrolytschicht; Anordnen einer zweiten Elektrolytschicht auf der zweiten Elektrodenschicht; und Vorsehen einer dritten Elektrodenschicht auf der zweiten Festkörperelektrolytschicht.
  • Die Erfindung wird im Folgenden unter Bezugnahme der Figuren Beispielsweiser Ausführungsformen näher erläutert. Es zeigen:
  • 1a eine schematische Querschnittsdarstellung einer Festkörperelektrolytspeicherzelle in einem ersten Speicherzustand;
  • 1b eine schematische Querschnittsdarstellung einer Festkörperelektrolytspeicherzelle in einem zweiten Speicherzustand,
  • 2 eine schematische Querschnittdarstellung einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 3 eine schematische Querschnittdarstellung einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 4 die in 3 gezeigte Festkörperelektrolytspeicherzelle in einem ersten Speicherzustand;
  • 5 die in 3 gezeigte Festkörperelektrolytspeicherzelle in einem zweiten Speicherzustand;
  • 6 die in 3 gezeigte Festkörperelektrolytspeicherzelle in einem dritten Speicherzustand;
  • 7 die in 3 gezeigte Festkörperelektrolytspeicherzelle in einem vierten Speicherzustand;
  • 8 ein schematisches Flussdiagramm eines Verfahrens zum Betreiben einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 9 ein schematisches Flussdiagramm eines Verfahrens zum Betreiben einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 10 eine schematisches Flussdiagramm eines Verfahren zum Betreiben einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 11 eine schematisches Flussdiagramm eines Verfahren zum Betreiben einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 12 ein schematisches Flussdiagramm eines Verfahrens zum Betreiben einer Festkörperelektrolytspeicherzelle gemäß einer Ausführungsform der Erfindung;
  • 13a ein Speichermodul gemäß einer Ausführungsform der Erfindung; und
  • 13b ein Speichermodul gemäß einer Ausführungsform der Erfindung.
  • 14 eine schematische Querschnittsdarstellung einer Phasenänderungsspeicherzelle;
  • 15 eine schematische Darstellung einer Speichervorrichtung mit Widerstandsänderungsspeicherzellen;
  • 16A eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem ersten Speicherzustand;
  • 16B eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem zweiten Speicherzustand;
  • 17A eine schematische Darstellung einer Widerstandsänderungsspeicherzelle; und
  • 17B eine schematische Darstellung einer Widerstandsänderungsspeicherzelle.
  • Da die erfindungsgemäßen Ausführungsformen auf programmierbare Metallisierungszellen (PMC's = "programmable metallization cells") wie beispielsweise CBRAM-Vorrichtungen ("conductive bridging random access memory"-Vorrichtungen) anwendbar sind, soll in der folgenden Beschreibung unter Bezugnahme auf 1a und 1b ein wichtiges Prinzip erläutert werden, das CBRAM-Vorrichtungen zugrundeliegt.
  • Eine CBRAM-Zelle weist eine erste Elektrode 101, eine zweite Elektrode 102 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 103, der zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherzellen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 101 kontaktiert eine erste Oberfläche 104 des Festkörperelektrolytblocks 103, die zweite Elektrode 102 kontaktiert eine zweite Oberfläche 105 des Festkörperelektrolytblocks 103. Der Festkörperelektrolytblock 103 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 106 isoliert. Die erste Oberfläche 104 ist üblicherweise die Oberseite, die zweite Oberfläche 105 die Unterseite des Festkörperelektrolytblocks 103. Die erste Elektrode 101 ist üblicherweise die obere Elektrode, die zweite Elektrode 102 die untere Elektrode der CBRAM-Zelle. Eine der ersten und zweiten Elektrode 101, 102 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 101 die reaktive Elektrode, und die zweite Elektrode 102 die inerte Elektrode. In diesem Fall kann die erste Elektrode 101 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 103 aus Chalkogenid-Material, und die Isolationsstruktur 106 aus SiO2 oder Si3N4 bestehen. Die zweite Elektrode 102 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 103 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 101 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 102 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 103) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx), Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 103 kann aus Festkörperelektrolytmaterial bestehen.
  • Wenn eine Spannung über dem Festkörperelektrolytblock 103 abfällt, wie in 1a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus der ersten Elektrode 101 heraus löst und in den Festkörperelektrolytblock 103 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 108 in dem Festkörperelektrolytblock 103 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 103 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 103 so stark, dass eine leitende Brücke (leitender Pfad) 107 zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 ausgebildet wird. Wenn die in 1b gezeigte Spannung über dem Festkörperelektrolytblock 103 abfällt (inverse Spannung verglichen zu der in 1a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus dem Festkörperelektrolytblock 103 hinaus zur ersten Elektrode 101 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 108 innerhalb des Festkörperelektrolytblocks 103 verringert. Erfolgt dies lange genug, wird die leitende Brücke 107 gelöscht.
  • Um den momentanen Speicherzustand der CBRAM-Zelle festzustellen, wird ein Messstrom durch die CBRAM-Zelle geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in der CBRAM-Zelle keine leitende Brücke 107 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in der CBRAM-Zelle eine leitende Brücke 107 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch "0", wohingegen ein niedriger Widerstand logisch "1" repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
  • 2 zeigt eine Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. Die Festkörperelektrolytspeicherzelle 200 weist eine erste Elektrodenschicht 201, eine zweite Elektrodenschicht 202 und eine dritte Elektrodenschicht 203 auf. Die zweite Elektrodenschicht 202 ist zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angeordnet. Die Festkörperelektrolytspeicherzelle weist weiterhin eine erste Festkörperelektrolytschicht 204 auf, die zwischen der ersten Elektrodenschicht 201 und der zweiten Elektrodenschicht 202 angeordnet ist, und eine zweite Festkörperelektrolytschicht 205 auf, die zwischen der zweiten Elektrodenschicht 202 und der dritten Elektrodenschicht 203 angeordnet ist. Die Festkörperelektrolytspeicherzelle 200 weist zwei Datenspeichergebiete auf: Die erste Festkörperelektrolytschicht 204 und die zweite Festkörperelektrolytschicht 205. Die Charakteristika jedes Datenspeichergebiets kann an unterschiedliche Anforderungen angepasst werden. Beispielsweise kann gemäß einer Ausführungsform der Erfindung die erste Festkörperelektrolytschicht 204 auf hohe Programmiergeschwindigkeit hin optimiert werden, das heißt diese weist eine hohe Speicherzustandsschaltgeschwindigkeit auf. Im Gegensatz hierzu kann gemäß einer Ausführungsform der Erfindung die zweite Festkörperelektrolytschicht 205 hinsichtlich des dauerhaften Speicherns von Daten optimiert sein, das heißt eine hohe Datenvorhaltzeit aufweisen. Damit ist, wie im Folgenden deutlich wird, die Flexibilität der Festkörperelektrolytspeicherzelle 200 sehr hoch.
  • Die Erfindung ist nicht auf die oben geschriebenen Optimierungsbeispiele beschränkt. Beispielsweise ist es auch möglich, die erste Festkörperelektrolytschicht 204 hinsichtlich des Energieverbrauchs zu optimieren, und die zweite Festkörperelektrolytschicht 205 hinsichtlich Lesecharakteristika zu optimieren, etc.
  • Um eine hohe Speicherzustandsschaltgeschwindigkeit der ersten Festkörperelektrolytschicht 204 zu garantieren, kann die ersten Festkörperelektrolytschicht 204 beispielsweise GeS, AgS oder eine Kombination dieser Materialien enthalten. Alternativ kann die erste Festkörperelektrolytschicht 204 aus GeS, AgS oder einer Kombination dieser Materialien bestehen. Die Erfindung ist nicht auf diese Beispiele beschränkt.
  • Um die hohe Datenvorhaltzeit der zweiten Festkörperelektrolytschicht 205 sicherzustellen, kann die zweite Festkörperelektrolytschicht 205 GeSe, AgSe oder eine Kombination dieser Materialien aufweisen. Alternativ kann die zweite Festkörperelektrolytschicht aus GeSe, AgSe oder einer Kombination dieser Materialien bestehen. Die Erfindung ist nicht auf diese Beispiele beschränkt.
  • Gemäß einer Ausführungsform der Erfindung weist die erste Elektrodenschicht 201 inertes Material auf bzw. besteht aus inertem Material, die zweite Elektrodenschicht 202 weist inertes Material und reaktives Material auf bzw. besteht aus inertem Material und reaktiven Material, und die dritte Elektrodenschicht 203 weist reaktives Material auf oder besteht aus reaktivem Material.
  • Gemäß einer Ausführungsform der Erfindung weist das inerte Material beispielsweise Titan (Te), Wolfram (W), Titannitrid (TiN), Wolframnitrid (WN), Tantal (Ta), Tantalnitrid (TaN) oder Kombinationen dieser Materialien auf. Alternativ besteht das inerte Material aus Titan, Wolfram, Titannitrid, Wolframnitrid, Tantal, Tantalnitrid oder einer Kombination dieser Materialien. Die Erfindung ist nicht auf die vorangehend beschriebenen Beispiele beschränkt.
  • Gemäß einer Ausführungsform der Erfindung weist das reaktive Material beispielsweise Kupfer (Cu), Silber (Ag), Silbersulfid (AgS) oder anderes metallisches Material auf. Alternativ kann das reaktive Material aus Kupfer, Silber oder anderem metallischem Material bestehen. Die Erfindung ist nicht auf diese Beispiele beschränkt.
  • 3 zeigt eine Ausführungsform 300 einer Festkörperelektrolytspeicherzelle, deren Architektur sehr ähnlich der Architektur der Festkörperelektrolytspeicherzelle 200 ist, die in 2 gezeigt ist. Der einzige Unterschied ist, dass die zweite Elektrodenschicht 202 in einen ersten Abschnitt 301, der auf der ersten Festkörperelektrolytschicht 204 angeordnet, und einen zweiten Abschnitt 302, der auf dem ersten Abschnitt 301 angeordnet ist, aufgespalten ist. Der ersten Abschnitt 301 weist reaktives Material auf bzw. besteht aus reaktivem Material, und der zweite Abschnitt 302 weist inertes Material auf bzw. besteht aus inertem Material.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Dicke D1 der ersten Elektrodenschicht 201 oder die Dicke D2 des zweiten Abschnitts 302 der zweiten Elektrodenschicht 202 2 nm bis 10 μm oder 30 nm bis 1 μm oder 50 nm bis 200 nm oder beträgt 100 nm.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Dicke D3 der ersten Festkörperelektrolytschicht 204 oder die Dicke D4 der zweiten Festkörperelektrolytschicht 205 2 nm bis 2 μm oder 10 nm bis 1 μm oder 30 nm bis 150 nm oder beträgt 50 nm.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Dicke D5 des ersten Abschnitts 301 der zweiten Elektrodenschicht 202 oder die Dicke D6 der dritten Elektrodenschicht 203 0 μm bis 10 μm oder 0 nm bis 100 nm oder 10 nm bis 70 nm oder 25 nm bis 40 nm. Die Schwellenwertspannung zum Programmieren der ersten Festkörperelektrolytschicht 204 ist VthON1, und die Schwelllenwertspannung zum Programmieren der zweiten. Festkörperelektrolytschicht 205 ist VthON2 (VthON1 und VthON2 beziehen sich auf den Prozess des Ausbildens leitender Pfade; entsprechende Schwellenwerte zum Löschen leitender Pfade weichen von VthON1 und VthON2 ab).
  • Der zweite Abschnitt 302 der zweiten Elektrodenschicht 202 (die inertes Material aufweist bzw. daraus besteht) dient als Diffusionsbarriere für aktive metallische Komponenten des ersten Abschnitts 301 der zweiten Elektrodenschicht 202 (zum Beispiel Silber oder Kupfer).
  • Gemäß einer Ausführungsform der Erfindung sind die erste Elektrodenschicht 201, die zweite Elektrodenschicht 202 und die dritte Elektrodenschicht 203 individuell adressierbar über entsprechende Elektrodenschichtanschlüsse (nicht gezeigt). Dies ermöglicht es, die Speicherzustände jeder der ersten und zweiten Festkörperelektrolytschichten 204, 205 zu programmieren, ohne den Speicherzustand der jeweiligen anderen der ersten und zweiten Festkörperelektrolytschichten 204, 205 zu beeinflussen.
  • Die Festkörperelektrolytspeicherzellen 200, 300, die in 2 und 3 gezeigt sind, weisen eine Architektur auf, in der die erste Elektrodenschicht 201 die Bottomelektrodenschicht der ersten Festkörperelektrolytschicht 204, die zweite Festkörperelektrolytschicht 202 die Topelektrodenschicht der ersten Festkörperelektrolytschicht 204 und die Bottonelektrodenschicht der zweiten Festkörperelektrolytschicht 205, und die dritte Elektrodenschicht 203 die Topelektrodenschicht der zweiten Festkörperelektrolytschicht ist.
  • 4 zeigt eine Festkörperelektrolytspeicherzelle 300 gemäß einer Ausführungsform der Erfindung. Um den Speicherzustand der ersten Festkörperelektrolytschicht 204 zu programmieren, wird eine Programmierspannung Vprog zwischen der ersten Elektrodenschicht 201 und der zweiten Elektrodenschicht 202 angelegt unter Verwendung eines ersten Anschlusses 401 und eines zweiten Anschlusses 402. Der erste Anschluss 401 ist mit der ersten Elektrodenschicht elektrisch verbunden, der zweite Anschluss 402 ist mit der zweiten Elektrodenschicht 202 elektrisch verbunden. Wenn die Spannung Vprog > VthON1 ist, wird ein leitender Pfad 403 zwischen der ersten Elektrodenschicht 201 und der zweiten Elektrodenschicht 202 gebildet. Wenn das Vorzeichen der Spannung, die zwischen der ersten Elektrodenschicht 201 und der zweiten Elektrodenschicht 202 angelegt wird, invertiert wird, kann der erste leitende Pfad 403 gelöscht werden.
  • Der Speicherzustand der ersten Festkörperelektrolytschicht 204 kann gelesen werden unter Verwendung der ersten und der zweiten Elektrodenschichten 201, 202 oder unter Verwendung der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 als Messelektroden. Der Messprozess des Speicherzustands kann ausgeführt werden unter Verwendung eines Messstroms oder einer Messspannung. Gemäß einer Ausführungsform der Erfindung ist der Absolutwert der Spannung, die über der ersten Festkörperelektrolytschicht 204 während des Leseprozesses abfällt (Vlese) niedriger als der Absolutwert des Spannungsschwellenwert VthON1, der über der ersten Festkörperelektrolytschicht 204 abfällt, um leitende Pfade auszubilden, und ist weiterhin niedriger als der Absolutwert einer entsprechenden Löschschwellenwertspannung zum Löschen von leitenden Pfaden.
  • Wenn, wie oben angedeutet wurde, die erste Festkörperelektrolytschicht 204 hinsichtlich der Speicherzustandsschaltgeschwindigkeit optimiert ist, braucht die Datenvorhaltzeit der ersten Festkörperelektrolytschicht 204 nicht besonders hoch auszufallen. Konsequentweise können die Daten, die innerhalb der ersten Festkörperelektrolytschicht 204 gespeichert sind, nach einer relativ kurzen Zeitspanne verloren gehen. Um dies zur vermeiden, können Refresh-Zyklen durchgeführt werden, durch die die Speicherzustände der ersten Festkörperelektrolytschicht 204 neu programmiert werden. Auf diese Art und Weise wird sichergestellt, dass die Speicherzustände der ersten Festkörperelektrolytschicht 204 auf lange Zeit hin aufrechterhalten werden. Jedoch können, wenn die Festkörperelektrolytspeichervorrichtung, die die Festkörperelektrolytspeicherzelle 300 enthält, ausgeschaltet wird, keine Refresh-Zyklen ausgeführt werden (es steht keine Energie zur Verfügung), was in einem Verlust der Daten resultiert, die innerhalb der Festkörperelektrolytschicht 204 gespeichert sind. Um dies zu vermeiden, wird gemäß einer Ausführungsform der Erfindung der Speicherzustand der ersten Festkörperelektrolytschicht 204 in die zweite Festkörperelektrolytschicht 205 kopiert ("gespiegelt"), das heißt die zweite Festkörperelektrolytschicht 205 nimmt den Speicherzustand der ersten Festkörperelektrolytschicht 204 an.
  • Um den Kopierprozess auszuführen, wird eine Programmierspannung Vspeichern zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angelegt, wie in 5 gezeigt ist. Die zweite Elektrodenschicht 202 wird in einem floatenden Zustand gehalten, wenn die Programmierspannung Vspeichern angelegt wird. Wenn der erste leitende Pfad 403 innerhalb der ersten Festkörperelektrolytschicht 204 existiert (das heißt wenn der Speicherzustand der ersten Festkörperelektrolytschicht 204 in dem ON-Zustand ist, der einen niedrigen Widerstand aufweist), fällt die volle Programmierspannung Vspeichern über der zweiten Festkörperelektrolytschicht 205 ab. Dies bewirkt, dass der Speicherzustand der zweiten Festkörperelektrolytschicht 205 in dem ON-Zustand überführt wird (das heißt ein zweiter leitender Pfad 501 wird innerhalb der zweiten Festkörperelektrolytschicht 205 ausgebildet). Wenn der erste leitende Pfad 403 nicht existiert, das heißt wenn der Speicherzustand der ersten Festkörperelektrolytschicht 204 der OFF-Zustand ist, der einen hohen Widerstand aufweist, beträgt der Spannungsabfall über der zweiten Festkörperelektrolytschicht 205 nur einen Teil der Programmierspannung Vspeichern. Damit verbleibt der Speicherzustand der zweiten Festkörperelektrolytschicht in dem OFF-Zustand (es wird hier angenommen, dass der Speicherzustand der zweiten Festkörperelektrolytschicht 205 der OFF-Zustand ist, bevor die Programmierspannung Vspeichern angelegt wird). Die folgenden Relationen sind während des Anwendens der Programmierspannung Vspeichern zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 erfüllt: Vspeichern > VthON2, und Vspeichern < (VthON1 + VthON2) wobei VthON1 die Speicherzustands-Programmierschwellenwertspannung der ersten Festkörperelektrolytschicht 204 ist, und VthON2 die Speicherzustands-Programmierschwellenwertspannung der zweiten Festkörperelektrolytschicht 205 ist.
  • 6 zeigt die Situation, nach dem die in 5 gezeigte Festkörperelektrolytspeichervorrichtung 300 für eine Zeitspanne abgeschaltet wurde, die länger ist als die Datenvorhaltzeit der erste Festkörperelektrolytschicht 204, was zu einem Verlust des Speicherzustands der ersten Festkörperelektrolytschicht 204 führt, wie in 5 gezeigt ist. Jedoch wurde aufgrund der hohen Datenvorhaltzeit der zweiten Festkörperelektrolytschicht 205 der Speicherzustand der zweiten Festkörperelektrolytschicht 205 aufrechterhalten.
  • Da es besser ist, die Festkörperelektrolytspeicherzelle 300 unter Verwendung der ersten Festkörperelektrolytschicht 204 zu betreiben (hohe Speicherzustandsschaltgeschwindigkeit), kann es wünschenswert sein, den Speicherzustand der zweiten Festkörperelektrolytschicht 205 zurück in die erste Festkörperelektrolytschicht 204 zu überführen. Um dies zu tun, kann eine Programmierspannung Vspeichern zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angelegt werden. Die zweite Elektrodenschicht 202 wird in einem floatenden Zustand gehalten, solang die Programmierspannung Vspeichern angelegt wird. Wenn der Speicherzustand der zweiten Festkörperelektrolytschicht 205 der ON-Zustand ist, wie in 6 gezeigt ist (niedriger Widerstand) fällt die volle Programmierspannung Vspeichern über der ersten Festkörperelektrolytschicht 204 ab. Konsequenterweise wird der Speicherzustand der ersten Festkörperelektrolytschicht 204 in den ON-Zustand überführt, das heißt der erste leitende Pfad 403 wird innerhalb der ersten Festkörperelektrolytschicht 204 wiederhergestellt. Wenn der Speicherzustand der zweiten Festkörperelektrolytschicht 205 der OFF-Zustand ist (hoher Widerstand), ist die Spannung, die über der ersten Festkörperelektrolytschicht 204 abfällt, kleiner als die Programmierspannung Vspeichern. Damit verbleibt der Speicherzustand der ersten Festkörperelektrolytschicht 204 im OFF-Zustand.
  • Die folgenden Bedingungen werden während des Anlegens der Programmierspannung Vspeichern zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 erfüllt: Vspeichern > VthON1, und Vspeichern < (VthON1 + VthON2).
  • Der "Verlust" der innerhalb der ersten Festkörperelektrolytschicht 204 gespeicherten Daten kann auch aus dem Ausführen eines "Säuberungs"-Schrittes resultieren, durch den der Speicherzustand der ersten Festkörperelektrolytschicht 204 in einen definierten Speicherzustand (hier: der OFF-Zustand) überführt wird. Der Säuberungsprozess erhöht die Zuverlässigkeit des Kopiervorgangs, durch den der Speicherzustand der zweiten Festkörperelektrolytschicht 205 in die erste Festkörperelektrolytschicht 204 kopiert wird.
  • Nachdem der Speicherzustandskopierprozess ausgeführt wurde, liegt die in 7 gezeigte Situation vor. Um die Verlässlichkeit des Speicherzustandskopierprozess zu erhöhen, der den Speicherzustand der ersten Festkörperelektrolytschicht 204 in die zweite Festkörperelektrolytschicht 205 zu einem späteren Zeitpunkt kopiert (beispielsweise vor dem nächsten Abschalten der Festkörperelektrolytspeichervorrichtung, die die Festkörperelektrolytspeicherzelle 300 enthält), kann ein "Säuberungs"-Prozess ausgeführt werden, der den Speicherzustand der zweiten Festkörperelektrolytschicht 205 in einen definierten Speicherzustand (hier: der OFF-Zustand) überführt.
  • 8 zeigt ein Verfahren zum Betreiben der Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. In dieser Ausführungsform wird in einem Prozess PI eine Spannung zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 der Festkörperelektrolytspeicherzelle 200 angelegt, wobei die Spannung so gewählt ist, dass der Speicherzustand der ersten Festkörperelektrolytschicht 204 in die zweiten Festkörperelektrolytschicht 205 kopiert wird, oder umgekehrt.
  • 9 zeigt ein Verfahren zum Betreiben der Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. In einem ersten Prozess P1' werden die Speicherzustände der ersten Festkörperelektrolytschicht 204 und der zweiten Festkörperelektrolytschicht 205 gleichzeitig ausgelesen, indem eine Spannung zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angelegt wird, und der resultierende Strom (oder die resultierende Spannung), die durch die erste Festkörperelektrolytschicht 204 und die zweite Festkörperelektrolytschicht 205 fließt, gemessen wird.
  • 10 zeigt ein Verfahren 1000 zum Betreiben der Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. In einem ersten Prozess 1001 wird das Verfahren gestartet. In einem zweiten Prozess 1002 (beispielsweise während des Hochfahrprozesses einer Speichervorrichtung, die die Speicherzelle 200 beinhaltet) wird eine Spiegeloperation ausgeführt, in der Daten von einer Schicht mit hoher Datenvorhaltzeit (beispielsweise von der ersten Festkörperelektrolytschicht 204) in eine Schicht mit hoher Schaltgeschwindigkeit (beispielsweise die zweite Festkörperelektrolytschicht 205) kopiert werden. In einem dritten Prozess 1003 wird die Festkörperelektrolytspeicherzelle 200 im "normalen" Modus betrieben, was bedeutet, dass Daten aus der Schicht mit der hohen Schaltgeschwindigkeit gelesen werden bzw. Daten in diese Schicht geschrieben werden. In einem vierten Prozess 1004 (beispielsweise während des Abschaltens der Speichervorrichtung, die die Speicherzelle 200 aufweist) wird ein Spiegelvorgang ausgeführt, in dem Daten von der Schicht mit der hohen Schaltgeschwindigkeit in die Schicht mit hoher Datenvorhaltzeit kopiert werden. In einem fünften Prozess 1005 wird das Verfahren beendet.
  • 11 zeigt ein Verfahren 1100 zum Betreiben der Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. In einem ersten Prozess 1101 wird das Verfahren begonnen. In einem zweiten Prozess 1102 wird eine Spannung zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angelegt. Wenn die erste Festkörperelektrolytschicht 204 im ON-Zustand ist (Niedriger Widerstand), fällt in einem dritten Prozess 1103 die gesamte Spannung über der zweiten Festkörperelektrolytschicht 205 ab (es wird angenommen, dass sich diese in einem OFF-Zustand. (niedriger Widerstand) befindet), was bewirkt, dass in einem vierten Prozess 1104 die zweite Festkörperelektrolytschicht 204 von dem OFF-Zustand in den ON-Zustand schaltet. Wenn die erste Festkörperelektrolytschicht 204 nicht im ON-Zustand ist (das heißt im OFF-Zustand), fällt in einem fünften Prozess 1105 eine Spannung über der zweiten Festkörperelektrolytschicht 205 ab (von der angenommen wird, dass sie sich in einem OFF-Zustand befindet), die niedriger ist als der Schaltungsspannungsschwellenwert. Dies bewirkt, dass in einem sechsten Prozess 1106 die zweite Festkörperelektrolytschicht 205 nicht von dem OFF-Zustand in den ON-Zustand schaltet, sonder im OFF-Zustand verbleibt. Auf diese Art und Weise wird der Speicherzustand von der ersten Festkörperelektrolytschicht 204 (von der angenommen wird, dass diese eine hohe Schaltgeschwindigkeit aufweist) in die zweite Festkörperelektrolytschicht 205 kopiert (von der angenommen wird, dass sie eine hohe Datenvorhaltzeit aufweist).
  • 12 zeigt ein Verfahren 1200 zum Betreiben der Festkörperelektrolytspeicherzelle 200 gemäß einer Ausführungsform der Erfindung. In einem ersten Prozess 1201 wird das Verfahren gestartet. In einem zweiten Prozess 1202 wird eine Spannung zwischen der ersten Elektrodenschicht 201 und der dritten Elektrodenschicht 203 angelegt. Wenn die zweite Festkörperelektrolytschicht 205 im ON-Zustand ist (niedriger Widerstandszustand), fällt in einem dritten Prozess 1203 die volle Spannung über der ersten Festkörperelektrolytschicht 204 ab (von der angenommen wird, dass sie sich in einem OFF-Zustand (Hochwiderstandszustand) befindet), was bewirkt, das in einem vierten Prozess 1204 die erste Festkörperelektrolytschicht 204 von dem OFF-Zustand in den ON-Zustand schaltet. Wenn die zweite Festkörperelektrolytschicht 205 nicht im ON-Zustand ist (das heißt sich im OFF-Zustand befindet) fällt in einem fünften Prozess 1205 eine Spannung über der ersten Festkörperelektrolytschicht 204 ab (von der angenommen wird, dass sie sich in dem OFF-Zustand befindet), die niedriger ist als der Schaltspannungsschwellenwert. Dies bewirkt, dass in einem sechsten Prozess 1206 die erste Festkörperelektrolytschicht nicht von dem OFF-Zustand in den ON-Zustand schaltet, sondern im OFF-Zustand verbleibt. In einem siebten Prozess 1207 wird das Verfahren beendet. Auf diese Art und Weise wird der Speicherzustand von der zweiten Festkörperelektrolytschicht 205 (von der angenommen wird, dass sie eine hohe Datenvorhaltzeit aufweist) in die erste Festkörperelektrolytschicht 204 kopiert (von der angenommen wird, dass sie eine hohe Schaltgeschwindigkeit aufweist).
  • Wie in 13A und 13B gezeigt ist, können Ausführungsformen der erfindungsgemäßen Speicherzellen/integrierten Schaltungen in Modulen zum Einsatz kommen. In 13A ist ein Speichermodul 1300 gezeigt, das ein oder mehrere Speicherzellen/integrierte Schaltungen 1304 aufweist, die auf einem Substrat 1302 angeordnet sind. Das Speichermodul 1300 kann auch ein oder mehrere elektronische Vorrichtungen 1306 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Adressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den Speicherzellen/integrierten Schaltungen 1304. Weiterhin kann das Speichermodul 1300 eine Mehrzahl elektrischer Verbindungen 1308 aufweisen, die eingesetzt werden können, um das Speichermodul 1300 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
  • Wie in 13B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 1350 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 1352 ein oder mehrere Speichervorrichtungen 1356 enthalten, die auf einem stapelbaren Substrat 1354 angeordnet sind. Jede Speichervorrichtung 1356 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 1352 kann auch ein oder mehrere elektronische Vorrichtungen 1358 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den Speichervorrichtungen 1356. Elektrische Verbindungen 1360 werden dazu benutzt, um das stapelbare Speichermodul 1352 mit anderen Modulen innerhalb des Stapels 1350 zu verbinden. Andere Module des Stapels 1350 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 1352 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
  • Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand" bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand" bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand" und einen „kristallinen Zustand"). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
  • Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials autreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
  • 14 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 1400 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 1400 weist eine erste Elektrode 1402, Phasenänderungsmaterial 1404, eine zweite Elektrode 1406 sowie isolierendes Material 1408 auf. Das Phasenänderungmaterial 1404 wird lateral durch das isolierende Material 1408 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 1402 oder der zweiten Elektrode 1406 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 1404 mit Strom oder Spannung unter Verwendung der ersten Elektrode 1402 und/oder der zweiten Elektrode 1406 zu steuern. Um das Phasenänderungsmaterial 1404 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 1404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1404 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 1404 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 1404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1404 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 1404 anschließend schnell abgekühlt wird.
  • Das Phasenänderungsmaterial 1404 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 1404 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1404 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1404 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1404 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Si, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 1402 und der zweiten Elektrode 1406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 1402 und der zweiten Elektrode 1406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
  • 15 zeigt ein Blockdiagramm einer Speichervorrichtung 1500, die einen Schreibpulsgenerator 1502, eine Verteilungsschaltung 1504, Phasenänderungsspeicherzellen 1506a, 1506b, 1506c, 1506d (beispielsweise Phasenänderungsspeicherzellen 1400 wie in 14 gezeigt) und einen Leseverstärker 1508 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 1502 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 1506a, 1506b, 1506c, 1506d mittels der Verteilungsschaltung 1504 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 1506a, 1506b, 1506c, 1506d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 1504 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherzellen 1506a, 1506b, 1506c, 1506d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 1506a, 1506b, 1506c, 1506d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
  • Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 1506a, 1506b, 1506c, 1506d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null" dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1" dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 1508 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherzellen 1506a, 1506b, 1506c oder 1506d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
  • Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 1506a, 1506b, 1506c und 1506d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 1506a, 1506b, 1506c und 1506d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
  • Die in 15 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungszellen (PMCs), magnetorresistive Speicherzellen (beispielsweise MRAMs), oder organische Speicherzellen (beispielsweise ORAMs).
  • Ein weiterer Typ von Widerstandsänderungsspeicherzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp3-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp2-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände zu darzustellen. Beispielsweise kann ein sp3-reicher Zustand (Hochwiderstandszustand) "Null" repräsentieren, und ein sp2-reicher Zustand (Niedrigwiderstandszustand) "Eins" repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
  • Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp3-reichen amorphen Kohlenstoff in sp2-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
  • Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp2-Filaments in isolierendem, sp3-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 16A und 16B gezeigt.
  • 16A zeigt eine Kohlenstoffspeicherzelle 1600, die einen Topkontakt 1602, eine Kohlenstoffspeicherschicht 1604 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp3-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 1606 aufweist. Wie in 16B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 1604 geleitet wird, ein sp2-Filament 1650 in der sp3-reichen Kohlenstoffspeicherschicht 1604 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp2-Filament 1650 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 1604 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands den Kohlenstoffspeicherschicht 1604 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null", und ein Niedrigwiderstandszustand „Eins" repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp3-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp3-reiche Kohlenstoffschichten und sp2-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp3-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
  • Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 17A zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 1700 weist einen Auswahltransistor 1702 und ein Widerstandsänderungsspeicherelement 1704 auf. Der Auswahltransistor 1702 weist einen Source-Abschnitt 1706, der mit einer Bitleitung 1708 verbunden ist, einen Drainabschnitt 1710, der mit dem Speicherelement 1704 verbunden ist, und einen Gateabschnitt 1712, der mit einer Wortleitung 1714 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 1704 ist weiterhin mit einer gemeinsamen Leitung 1716 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 1700, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 1700 während des Lesevorgangs mit der Bitleitung 1708 verbunden sein.
  • Wenn in die Speicherzelle 1700 beschrieben werden soll, wird die Wortleitung 1714 zum Auswählen der Speicherzelle 1700 genutzt, und das Widerstandsänderungsspeicherelement 1704 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 1708 beaufschlagt, womit der Widerstand des Widerstandsänderungsspeicherelements 1704 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 1700 gelesen wird, die Wortleitung 1714 dazu genutzt, die Zelle 1700 auszuwählen, und die Bitleitung 1708 wird dazu genutzt, das Widerstandsänderungsspeicherelement 1704 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 1704 zu messen.
  • Die Speicherzelle 1700 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 1704) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 17B ein alternativer Aufbau einer 1T1J-Speicherzelle 1750 gezeigt, in dem ein Auswahltransistor 1752 und ein Widerstandänderungsspeicherelement 1754 auf andere Art und Weise angeordnet sind, verglichen zu dem in 17A gezeigten Aufbau. In diesem alternativem Aufbau ist das Widerstandsänderungsspeicherelement 1754 mit einer Bitleitung 1758 sowie mit einem Source-Abschnitt 1756 des Auswahltransistors 1752 verbunden. Ein Drainabschnitt 1760 des Auswahltransistors 1752 ist mit einer gemeinsamen Leitung 1766 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 1762 des Auswahltransistors 1752 wird mittels einer Wortleitung 1764 gesteuert.
  • In der folgenden Beschreibung sollen weitere beispielhafte Ausführungsformen der Erfindung näher erläutert werden.
  • Gemäß einer Ausführungsform der Erfindung werden Materialien mit hoher Datenvorhaltzeit und Materialien mit hoher Schaltgeschwindigkeit für resistive Speicherzellen (beispielsweise CBRAM-Zellen) bereitgestellt.
  • Speicherzellen mit Festkörper-Elektrolytmaterial sind als programmierbare Metallisierungsspeicherzellen (PMC-Speicherzellen) bekannt. Speichervorrichtungen, die derartige PMC-Speicherzellen beinhalten, sind als Leitungsbrückenvorrichtungen mit wahlfreiem Zugriff (CBRAM-Vorrichtungen) bekannt. Das Speichern unterschiedlicher Zustände in eine PMC-Speicherzelle basiert auf der Widerstandsänderung, die durch das Ausbilden oder Löschen eines leitenden Pfads in dem Elektrolytmaterial zwischen Elektroden induziert wird. Bei Speicherzellen wird oft ein Kompromiss zwischen Schaltgeschwindigkeit und Datenvorhaltzeit eingegangen. So weisen beispielsweise Materialien und Technologien, die eine gute Datenvorhaltzeit aufweisen, andererseits ein langsames Schaltverhalten auf und umgekehrt. Einige Speichervorrichtungen verwenden DRAM(Dynamic Random Access Memory)-Vorrichtungen für Applikationen, die einen schnellen Speicherzugriff erfordern, und FLASH-Vorrichtungen für Applikationen, bei denen es erforderlich ist, Daten über einen langen Zeitraum hinweg zu speichern.
  • Gemäß einer Ausführungsform werden unterschiedliche Herangehensweisen kombiniert, um gleichzeitig schnelle Speicherzugriffe und lange Datenvorhaltszeiten zu realisieren: MCP: Multi-Chip-Package, Kombinieren von Chips mit DRAM-Vorrrichtungen und Chips mit FLASH-Vorrichtungen in einem Gehäuse bzw. Stapel; unterschiedliche Typen von Chips auf einem Ort; Batteriebetriebene DRAM-Vorrichtungen oder SRAM- Vorrichtungen zur Emulation von dauerhaften Datenspeichern während des Ausschaltzustands.
  • Alle diese Herangehensweisen haben signifikante Nachteile wie steigenden Kosten (das Verdoppeln der Anzahl notwendiger Chips), Komplexität aufgrund von Steuerchips und Steueroperationen, fehlerhaftes Verhalten aufgrund leerer Batterien, und hohes Gewicht des Speichermoduls.
  • Gemäß einer Ausführungsform der Erfindung werden zwei Speicherschichten in einer Speicherzelle kombiniert. Eine Speicherschicht ist für schnelles Schaltverhalten ausgelegt, die andere Speicherschicht für gute Datenvorhaltzeit. Beide Speicherschichten sind übereinander gestapelt und benutzen eine gemeinsame Elektrode. Vorteile einer derartigen Ausführungsform sind: keine erhöhte Zellgröße im Speichergebiet; verbesserte Design- und Konstruktionsmöglichkeiten, um jede Schicht auf optimale Leistungsdaten hin zu optimieren; keine erhöhte Komplexität, keine zusätzlichen Vorrichtungen erforderlich; Hochgeschwindigkeitsschaltverhalten und hohe Datenvorhaltzeit.
  • Gemäß einer Ausführungsform der Erfindung weist die Speicherzelle eine Bottom-Elektrode (erste Elektrode, beispielsweise inertes Material W, Ti), eine untere Speicherschicht basierend auf Festkörper-Elektrolytmaterial (in diesem Beispiel für einen schnellen Betrieb optimiert, erste Speicherschicht, beispielsweise GeSe), eine Zwischenmetallschicht, die als gemeinsame Elektrode ausgelegt ist (zweite Elektrode, Tu, AG + inertes Material), die obere Speicherschicht basierend auf Festkörper-Elektrolytmaterial (in diesem Beispiel für lange Speicherzeiten optimiert, zweite Speicherschicht, beispielsweise GeS), und eine Top-Elektrode (dritte Elektrode, beispielsweise Ag, Cu) auf. Mögliche Vor- und Nach-Bearbeitungsschritte können ausgeführt werden, wie dies in Zusammenhang mit bekannten Speichervorrichtungen (CBRAM) der Fall ist.
  • Gemäß einer Ausführungsform der Erfindung wird eine "normale" Speicheroperation ausgeführt unter der Verwendung der ersten Speicherschicht, die zwischen der ersten Elektrode und der zweiten Elektrode liegt. Dies bedeutet, dass Programmier-, Lösch- und Lesespannungen an diese Elektroden angelegt werden. Die Operation kann Refresh-Zyklen beinhalten, wenn dies notwendig ist (CBRAM-ähnlich). Vor dem Abschalten oder dem Stand-By-Betrieb kann die Information, die in der ersten Speicherschicht gespeichert ist, in die zweite Speicherschicht gespiegelt werden. Dies wird realisiert durch Anlegen einer Programmierspannung zwischen der ersten Elektrode und der dritten Elektrode, wobei die zweite Elektrode floatend ausgestaltet ist. Wenn für eine gegebene Zelle die erste Speicherschicht im ON-Zustand ist (niedriger Widerstand), fällt die volle Programmierspannung über der zweiten Speicherschicht ab, die daraufhin in den ON-Zustand versetzt wird. Andererseits wird für alle anderen Zellen, bei denen sich die erste Speicherschicht im OFF-Zustand befindet, der Spannungsabfall zwischen beiden Speicherschichten geteilt. Das Festsetzen der Programmierspannung auf einen Wert, der niedriger ist als die Summe der Schwellenwertspannungen für beide Speicherschichten, stellt sicher, dass beide Speicherschichten in dem gleichen Anfangs-OFF-Zustand verbleiben.
  • Gemäß einer Ausführungsform der Erfindung wird ein Anfangs-Informations-Wiederherstellungsprozess ausgeführt (während des Betriebs). Um dies zu tun, wird die oben beschriebene Prozedur erneut im invertierten Modus ausgeführt. Die Programmierspannung wird zwischen der ersten Elektrode und der dritten Elektrode angelegt, sodass die Information von der zweiten Speicherschicht in die erste Speicherschicht gespiegelt wird, und der Normalbetrieb gestartet werden kann. Um die Information in der zweiten Speicherschicht zu löschen, können die erste Elektrode und die zweite Elektrode auf das gleiche Potential gesetzt werden, und eine Löschspannung zwischen der zweiten Elektrode und der dritten Elektrode angelegt werden.
  • Gemäß einer Ausführungsform der Erfindung können in Abhängigkeit der Erfordernisse der Applikation unterschiedliche Betriebsmoden realisiert werden: Hochgeschwindigkeit und niedrige Datenvorhaltzeit: DRAM-ähnliche Betriebsweise mit Refresh-Zyklen für die erste Speicherschicht und das Spiegeln vor dem Ausschalten/Stand-By-Betrieb; Mittlere Datenzustandsschaltgeschwindigkeit und/oder niedrige Energie: die erste Speicherschicht ohne Refresh-Zyklen, Information wird in die zweite Speicherschicht gespiegelt, nachdem bzw. bevor die Datenvorhaltzeit für die erste Speicherschicht abgelaufen ist.
  • Im Rahmen der Erfindung beinhalten die Begriffe „Verbinden" und „Koppeln" indirektes und direktes Verbinden und Koppeln.
    • 100
    CBRAM-Zelle
    101
    Erste Elektrode
    102
    Zweite Elektrode
    103
    Festkörperelektrolyt
    104
    Erste Oberfläche
    105
    Zweite Oberfläche
    106
    Isolationsstruktur
    107
    Leitungsbrücke
    108
    Cluster
    200
    Festkörperelektrolytspeicherzelle
    201
    Erste Elektrodenschicht
    202
    Zweite Elektrodenschicht
    203
    Dritte Elektrodenschicht
    204
    Erste Festkörperelektrolytschicht
    205
    Zweite Festkörperelektrolytschicht
    300
    Festkörperelektrolytspeicherzelle
    301
    Erster Abschnitt
    302
    Zweiter Abschnitt
    T1, T2, T3, T4, T5, T6
    Dicke
    401
    Erster Anschluss
    402
    Zweiter Anschluss
    403
    Leitender Pfad
    501
    Leitender Pfad
    1300
    Speichermodul
    1302
    Substrat
    1304
    Integrierte Schaltung/Speicherzelle
    1306
    Elektronische Vorrichtung
    1308
    Elektrische Verbindung
    1350
    Stapel
    1352
    Speichermodul
    1356
    Integrierte Schaltung/Speicherzelle
    1354
    Substrat
    1358
    Elektronische Vorrichtung
    1360
    Elektrische Verbindung
    1400
    Phasenänderungsspeicherzelle
    1402
    erste Elektrode
    1404
    Phasenänderungsmaterial
    1406
    zweite Elektrode
    1408
    isolierendes Material
    1500
    Speichervorrichtung
    1502
    Schreibpulsgenerator
    1504
    Verteilungsschaltung
    1506
    Phasenänderungsspeicherzelle
    1600
    Kohlenstoffspeicherzelle
    1602
    Topkontakt
    1604
    Kohlenstoffspeicherschicht
    1606
    Bottomkontakt
    1650
    Filament
    1700
    Speicherzelle
    1702
    Auswahltransistor
    1704
    Widerstandsänderungsspeicherelement
    1706
    Source-Abschnitt
    1708
    Bitleitung
    1710
    Drain-Abschnitt
    1712
    Gate-Abschnitt
    1714
    Wortleitung
    1716
    gemeinsame Leitung
    1750
    1T1J-Speicherzelle
    1752
    Auswahltransistor
    1754
    Widerstandsänderungsspeicherelement
    1756
    Source-Abschnitt
    1758
    Bitleitung
    1760
    Drain-Abschnitt
    1762
    Gate-Abschnitt
    1764
    Wortleitung
    1766
    gemeinsame Leitung

Claims (37)

  1. Integrierte Schaltung mit einer Speicherzelle, die wenigstens zwei übereinander gestapelte Widerstandsänderungsschichten aufweist, wobei jede Widerstandsänderungsschicht als eigenständige Datenspeicherschicht dient und individuelle Datenspeichereigenschaften aufweist.
  2. Integrierte Schaltung nach Anspruch 1, wobei jede Widerstandsänderungsschicht individuelle Datenvorhalteigenschaften oder Datenschreibeigenschaften aufweist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei die Widerstandsänderungsschichten in Paare gruppiert sind, wobei die Widerstandsänderungsschichten eines Paars benachbart zueinander angeordnet sind und mittels einer elektrischen Verbindung miteinander verbunden sind.
  4. Integrierte Schaltung nach Anspruch 3, wobei die elektrische Verbindung eine gemeinsame Elektrodeschicht ist.
  5. Integrierte Schaltung nach einem der vorstehenden Ansprüche, mit: – einer erste Elektrodenschicht, einer zweiten Elektrodenschicht und einer dritten Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist, einer ersten Widerstandsänderungsschicht, die zwischen der ersten und Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, und – einer zweiten Widerstandsänderungsschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist.
  6. Integrierte Schaltung nach Anspruch 5, wobei die erste Widerstandsänderungsschicht eine höhere Speicherzustandsschaltgeschwindigkeit aufweist als die zweite Widerstandsänderungsschicht.
  7. Integrierte Schaltung nach Anspruch 5 oder 6, wobei die zweite Widerstandsänderungsschicht eine höhere Datenvorhaltzeit aufweist als die erste Widerstandsänderungsschicht.
  8. Integrierte Schaltung nach einem der Ansprüche 5 bis 7, wobei die erste Widerstandsänderungsschicht GeS, AgS oder eine Kombination dieser Materialien aufweist, oder aus GeS, AgS oder einer Kombination dieser Materialien besteht.
  9. Integrierte Schaltung nach einem der Ansprüche 5 bis 8, wobei die zweite Widerstandsänderungsschicht GeSe, AgSe oder eine Kombination dieser Materialien aufweist, oder aus GeSe, AgSe oder einer Kombination dieser Materialien besteht.
  10. Integrierte Schaltung nach einem der Ansprüche 5 bis 9, wobei die erste Elektrodenschicht inertes Material aufweist bzw. aus inertem Material besteht.
  11. Integrierte Schaltung nach einem der Ansprüche 5 bis 10, wobei die zweite Elektrodenschicht inertes Material und reaktives Material aufweist.
  12. Integrierte Schaltung nach einem der Ansprüche 5 bis 11, wobei die dritte Elektrodenschicht reaktives Material aufweist oder aus reaktivem Material besteht.
  13. Integrierte Schaltung nach einem der Ansprüche 5 bis 12, wobei die zweite Elektrode einen ersten Abschnitt aufweist, der auf der ersten Widerstandsänderungsschicht angeordnet ist, und einen zweiten Abschnitt aufweist, der auf dem ersten Abschnitt angeordnet ist, wobei der erste Abschnitt reaktives Material aufweist oder aus reaktivem Material besteht, und der zweite Abschnitt inertes Material aufweist oder aus inertem Material besteht.
  14. Integrierte Schaltung gemäß einem der Ansprüche 10 bis 13, wobei das inerte Material Ti, W, TiN, WN, Ta oder eine Kombination dieser Materialien aufweist, oder aus Ti, W, TiN, WN, Ta oder einer Kombination dieser Materialien besteht.
  15. Integrierte Schaltung nach einem der Ansprüche 10 bis 14, wobei das reaktive Material Cu, Ag oder anderes metallisches Material aufweist oder aus Cu, Ag oder anderem metallischen Material besteht.
  16. Integrierte Schaltung nach einem der Ansprüche 5 bis 15, wobei die Dicke der ersten Elektrodenschicht oder des zweiten Abschnitts der zweiten Elektrodenschicht 2 nm bis 10 μm oder 30 nm bis 1 μm oder 50 nm bis 200 nm oder 100 nm beträgt.
  17. Integrierte Schaltung nach einem der Ansprüche 5 bis 16, wobei die Dicke der ersten Widerstandsänderungsschicht oder der zweiten Widerstandsänderungsschicht 2 nm bis 2 μm oder 10 nm bis 1 μm oder 30 nm bis 150 nm oder 50 nm beträgt.
  18. Integrierte Schaltung nach einem der Ansprüche 5 bis 17, wobei die Dicke des ersten Abschnitts der zweiten Elektrodenschicht oder der dritten Elektrodenschicht 0 μm bis 10 μm oder 0 nm bis 100 nm oder 10 nm bis 70 nm oder 25 nm bis 40 nm beträgt.
  19. Integrierte Schaltung nach Anspruch 5, wobei jede der ersten Elektrodenschicht, der zweiten Elektrodenschicht oder der dritten Elektrodenschicht individuell adressierbar ist über jeweilige Elektrodenschichtanschlüsse.
  20. Integrierte Schaltung nach einem der Ansprüche 5 bis 19, wobei die erste Elektrodenschicht die Bottom-Elektrodenschicht der ersten Widerstandsänderungsschicht, die zweite Elektrodenschicht die Top-Elektrodenschicht der ersten Widerstandsänderungsschicht und die Bottom-Elektrodenschicht der zweiten Widerstandsänderungsschicht, und die dritte Elektrodenschicht die Top-Elektrodenschicht der zweiten Widerstandsänderungsschicht ist.
  21. Speicherzelle mit wenigstens zwei Widerstandsänderungsschichten, die übereinander gestapelt sind, wobei jede Widerstandsänderungsschicht als eigene Daten-Speicherschicht dient und individuelle Datenspeichereigenschaften aufweist.
  22. Speicherzelle nach Anspruch 21, wobei jede Widerstandsänderungsschicht individuelle Datenvorhalteigenschaften oder Datenschreibeigenschaften aufweist.
  23. Speicherzellen-Array mit einer Mehrzahl von Speicherzellen, wobei jede Speicherzelle wenigstens zwei Widerstandsänderungsschichten, die übereinander gestapelt sind, aufweist, wobei jede Widerstandsänderungsschicht als eigenständige Datenspeicherschicht dient und individuelle Datenspeichereigenschaften aufweist.
  24. Speicherzellen-Array nach Anspruch 23, wobei jede Speicherzelle aufweist: – eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist, – eine erste Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, und – eine zweite Widerstandsänderungsschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist.
  25. Speicherzellen-Array nach Anspruch 24, wobei jede Widerstandsänderungsschicht individuelle Datenvorhalteigenschaften oder Datenschreibeigenschaften aufweist.
  26. Verfahren zum Betreiben einer integrierten Schaltung mit einer Speicherzelle, die aufweist: – eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist, – eine erste Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht vorgesehen ist, und – eine zweite Widerstandsänderungsschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht vorgesehen ist, wobei das Verfahren aufweist: – Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht, wobei die Spannung so gewählt ist, dass der Speicherzustand der ersten Widerstandsänderungsschicht in die zweite Widerstandsänderungsschicht kopiert wird.
  27. Verfahren nach Anspruch 26, – wobei die erste Widerstandsänderungsschicht das Speichern von Daten mit hoher Datenspeichergeschwindigkeit erlaubt, – die zweite Widerstandsänderungsschicht das Speichern von Daten mit hoher Datenvorhaltzeit ermöglicht.
  28. Verfahren nach Anspruch 26 oder 27, wobei die zweite Elektrodenschicht während des Anliegens der Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht in einem floatenden Zustand gehalten wird.
  29. Verfahren nach einem der Ansprüche 26 bis 28, wobei während des Anlegens der Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht folgende Relationen erfüllt sind: Vspeichern > VthON2, und Vspeichern < (VthON1 + VthON2) – wobei Vspeichern die Spannung ist, die zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angelegt wird, – wobei VthON1 die Speicherzustands-Programmierschwellenwertspannung der ersten Widerstandsänderungsschicht ist, und – wobei VthON2 die Speicherzustands-Programmierschwellenwertspannung der zweiten Widerstandsänderungsschicht ist.
  30. Verfahren nach einem der Ansprüche 26 bis 29, wobei der Speicherzustand der zweiten Widerstandsänderungsschicht in einen definierten Speicherzustand überführt wird, bevor der Speicherzustand der ersten Widerstandsänderungsschicht in die zweite Widerstandsänderungsschicht kopiert wird.
  31. Verfahren nach einem der Ansprüche 26 bis 30, wobei eine Spannung zwischen die erste Elektrodenschicht und die dritte Elektrodenschicht angelegt wird, die so gewählt ist, dass der Speicherzustand der zweiten Widerstandsänderungsschicht in die erste Widerstandsänderungsschicht kopiert wird.
  32. Verfahren nach Anspruch 31, wobei während des Anlegens der Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht folgende Relationen erfüllt sind: Vspeichern > VthON1, und Vspeichern < (VthON1 + VthON2), – wobei Vspeichern die Spannung ist, die zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angelegt wird, – wobei VthON1 die Speicherzustands-Programmierschwellenwertspannung der ersten Widerstandsänderungsschicht, und – wobei VthON2 die Speicherzustands-Programmierschwellenwertspannung der zweiten Widerstandsänderungsschicht ist.
  33. Verfahren nach Anspruch 31 oder 32, wobei der Speicherzustand der ersten Widerstandsänderungsschicht in einem definierten Speicherzustand überführt wird, bevor der Speicherzustand der zweiten Widerstandsänderungsschicht in die erste Widerstandsänderungsschicht kopiert wird.
  34. Verfahren zum Betreiben einer integrierten Schaltung mit einer Speicherzelle, die aufweist: – eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht, wobei die zweite Elektrodenschicht zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist, – eine erste Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, und – einer zweiten Widerstandsänderungsschicht, die zwischen der zweiten Elektrodenschicht und der dritten Elektrodenschicht angeordnet ist, wobei das Verfahren aufweist: – gleichzeitiges Auslesen der Speicherzustände der ersten Widerstandsänderungsschicht und der zweiten Widerstandsänderungsschicht durch Anlegen einer Spannung zwischen der ersten Elektrodenschicht und der dritten Elektrodenschicht und Messen des resultierenden Stroms, der durch die erste Widerstandsänderungsschicht und die zweite Widerstandsänderungsschicht fließt.
  35. Speichermodul, das wenigstens eine integrierte Schaltung mit einer Speicherzelle aufweist, wobei die Speicherzelle wenigstens zwei Widerstandsänderungsschichten, die übereinander gestapelt sind, aufweist, wobei jede Widerstandsänderungsschicht als eigenständige Datenspeicherschicht dient und individuelle Datenspeichereigenschaften aufweist.
  36. Speichermodul nach Anspruch 35, wobei jede Widerstandsänderungsschicht individuelle Datenvorhalteigenschaften oder Datenschreibeigenschaften aufweist.
  37. Speichermodul nach Anspruch 35 oder 36, wobei das Speichermodul stapelbar ist.
DE102007032865A 2007-07-13 2007-07-13 Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul Ceased DE102007032865A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102007032865A DE102007032865A1 (de) 2007-07-13 2007-07-13 Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007032865A DE102007032865A1 (de) 2007-07-13 2007-07-13 Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul

Publications (1)

Publication Number Publication Date
DE102007032865A1 true DE102007032865A1 (de) 2009-01-15

Family

ID=40121524

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007032865A Ceased DE102007032865A1 (de) 2007-07-13 2007-07-13 Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul

Country Status (1)

Country Link
DE (1) DE102007032865A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017114337A1 (de) * 2017-06-28 2019-01-03 Infineon Technologies Ag Widerstandsbasierte speichervorrichtung, verfahren zum herstellen einer widerstandsbasierten speichervorrichtung und verfahren zum einstellen einer widerstandsbasierten speicherzelle auf einen vordefinierten zellenwert

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187119A2 (de) * 2000-08-31 2002-03-13 Matsushita Electric Industrial Co., Ltd. Informationsaufzeichnungsmedium und Verfahren zu dessen Herstellung, und Verfahren zur Informationsaufzeichnung/ -WIedergabe darauf
US6894304B2 (en) * 2001-08-27 2005-05-17 Micron Technology, Inc. Apparatus and method for dual cell common electrode PCRAM memory device
DE102004052645A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Speicherzelle und Verfahren zu deren Herstellung
US20060118848A1 (en) * 1998-12-04 2006-06-08 Axon Technologies Coproration Microelectronic programmable device and methods of forming and programming the same
US20060120205A1 (en) * 2004-09-09 2006-06-08 Matsushita Electric Industrial Co., Ltd. Electro-resistance element and method of manufacturing the same
EP1476876B1 (de) * 2002-02-20 2007-04-04 Micron Technology, Inc. Multi-level speicherzelle

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118848A1 (en) * 1998-12-04 2006-06-08 Axon Technologies Coproration Microelectronic programmable device and methods of forming and programming the same
EP1187119A2 (de) * 2000-08-31 2002-03-13 Matsushita Electric Industrial Co., Ltd. Informationsaufzeichnungsmedium und Verfahren zu dessen Herstellung, und Verfahren zur Informationsaufzeichnung/ -WIedergabe darauf
US6894304B2 (en) * 2001-08-27 2005-05-17 Micron Technology, Inc. Apparatus and method for dual cell common electrode PCRAM memory device
EP1476876B1 (de) * 2002-02-20 2007-04-04 Micron Technology, Inc. Multi-level speicherzelle
US20060120205A1 (en) * 2004-09-09 2006-06-08 Matsushita Electric Industrial Co., Ltd. Electro-resistance element and method of manufacturing the same
DE102004052645A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Speicherzelle und Verfahren zu deren Herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017114337A1 (de) * 2017-06-28 2019-01-03 Infineon Technologies Ag Widerstandsbasierte speichervorrichtung, verfahren zum herstellen einer widerstandsbasierten speichervorrichtung und verfahren zum einstellen einer widerstandsbasierten speicherzelle auf einen vordefinierten zellenwert

Similar Documents

Publication Publication Date Title
DE102008033129B4 (de) Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, sowie Speichermodul
DE102006038899B4 (de) Festkörperelektrolyt-Speicherzelle sowie Festkörperelektrolyt-Speicherzellenarray
CN102132408B (zh) 存储元件及存储装置
DE102008018955B4 (de) Auf Strombereich abgestimmte Messarchitektur für Multipegel-Phasenänderungsspeicher
DE69232814T2 (de) Elektronisch löschbare, direkt überschreibbare multibit-einzelzellen-speicherelemente und aus diesen hergestellte anordnungen
DE69628674T2 (de) Auf eine logische anordnung gestapelte phasenwechselspeichermatrix
DE69827598T2 (de) Speicherelement mit energiesteuerungsmechanismus
DE102008026432A1 (de) Integrierte Schaltung, Speichermodul sowie Verfahren zum Betreiben einer integrierten Schaltung
DE102004052647B4 (de) Methode zur Verbesserung der thermischen Eigenschaften von Halbleiter-Speicherzellen im Herstellungsverfahren und nichtflüchtige, resistiv schaltende Speicherzelle
US20080273370A1 (en) Integrated Circuit, Method of Operating an Integrated Circuit, Memory Cell Array, and Memory Module
EP2436011B1 (de) Speichereiement, stapelung, speichermatrix und verfahren zum betreiben
DE102005003675A1 (de) CBRAM-Zelle mit einem reversiblen Leitungsbrücken-Mechanismus
DE102007037117B4 (de) Temperatursensor, integrierte Schaltung, Speichermodul sowie Verfahren zum Sammeln von Temperaturbehandlungsdaten
DE102007049786A1 (de) Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
DE102017113967A1 (de) Adaptiver betrieb von 3-d-speicher
DE102007050611A1 (de) Verfahren zum Testen einer integrierten Schaltung, Verfahren zum Herstellen einer integrierten Schaltung sowie integrierte Schaltung
DE102007037245A1 (de) Integrierte Schaltung, Widerstandsänderungsspeichervorrichtung, Speichermodul sowie Verfahren zum Herstellen einer integrierten Schaltung
DE102007001222A1 (de) Festkörperelektrolyt-Speichervorrichtung
DE102006048384A1 (de) Schichtstrukturen mit Chalkogenid-Materialien
DE102007019825B4 (de) Integrierte Schaltung
DE102007021535A1 (de) Verfahren zum Testen einer integrierten Schaltung, Verfahren zum Ermitteln defekter Widerstandsänderungszellen, Testvorrichtung sowie Computerprogramm
DE102019126935A1 (de) Direktzugriffspeicher
DE102004015928A1 (de) Schreib-/Lösch-Verfahren für resistiv schaltende Speicherbauelemente
EP1835509A1 (de) Speicherzelle, Speicher mit einer Speicherzelle und Verfahren zum Einschreiben von Daten in eine Speicherzelle
DE102006010531A1 (de) Speichervorrichtung und Verfahren zum Betreiben einer solchen Speichervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection