CN102132408B - 存储元件及存储装置 - Google Patents

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Abstract

本发明涉及一种能够同时满足重复操作次数和低压操作性能这两种存在平衡制约关系的要求的存储元件。该存储元件在底部电极3和顶部电极6之间具有高电阻层4和离子源层5。高电阻层4由含Te的氧化物制成。除Te之外的任何其它元素，例如Al、Zr、Ta、Hf、Si、Ge、Ni、Co、Cu和Au也可以加入。在向Te中加入Al同时加入Cu和Zr的情况下，高电阻层4的组成比优选地被调整为如下范围：30≤Te≤100原子％，0≤Al≤70原子％，且0≤Cu+Zr≤36原子％，不考虑氧。离子源层5由至少一种金属元素和至少一种选自Te、S和Se的氧族元素制成。

Description

存储元件及存储装置
技术领域
本发明涉及在两个电极之间具有高电阻层和离子源层的存储元件，其中所述高电阻层的电阻值主要由电压施加来改变，还涉及包括该元件的存储装置。
背景技术
在诸如计算机的信息设备中，广泛使用高密度、高速运行的DRAM(动态随机存储器)。但是，DRAM的问题是制造成本很高，因为相对于诸如逻辑电路和信号处理电路等用于电子设备的通用电路来说其制造过程复杂。此外，DRAM是易失性存储器，当关闭电源时其中的信息丢失，所以需要频繁进行刷新操作。
于是，提出了非易失性存储器，当关闭电源时其中的信息并不丢失，例如FeRAM(铁电随机存储器)、MRA(磁阻随机存储器)等。在这些存储器中，在不提供电力的情况下写入的信息可以保持很长时间，由于不需要刷新操作，因而能耗大为降低。然而，在上述这些非易失性存储器中，随着存储单元尺寸的减小，确保存储器的性能变得越发困难。于是，提出了适应存储单元微型化的存储器，例如专利文献1和非专利文献1、2中描述的新型存储元件。
例如，专利文献1和非专利文献1中描述的存储元件中，在两个电极之间提供含有Cu(铜)、Ag(银)和Zn(锌)的至少一种金属元素和S(硫)和Se(硒)的至少一种氧族元素的离子源层。两个电极中的一个含有在离子源层中的金属元素。在这种构造的存储元件中，当电压施加在两个电极之间时，包含在一个电极中的上述金属元素作为离子扩散进入离子源层，导致离子源层的诸如电阻值、电容值等电性质发生变化。结果，利用这种电性质的改变，可以实现存储功能。
此外，例如在非专利文献2中描述的存储单元中，在两个电极之间提供由Cr(铬)掺杂SrZrO3制成的晶体氧化物材料层。一个电极由SrRuO3或Pt(铂)制成，另一个电极由Au(金)或Pt(铂)制成。但是，这种存储元件的操作原理的细节并不为人所知。
同时，在专利文献1和非专利文献1中描述的存储元件中，离子源层自身的性质决定了存储器的质量性能。存储器的性能包括，例如，操作速度(写入速度和擦除速度)、擦除性能(在重复操作中的写入/擦除进行之前的电阻与在写入/擦除进行之后的电阻之比值，也称为擦除电阻恢复性能)、记录性能、数据保持性能(在热加速测试之前和之后记录电阻和擦除电阻的变化)、重复操作次数、和记录/擦除时的功耗。但是，在调整离子源层中一种元素的组成比时，这些性能中的许多存在平衡制约的关系(tradeoff relationship)。结果，例如，当为了改善写入速度而调整离子源层中的一种元素的组成比时，擦除性能有可能变差。与此类似，仅靠调整离子源层中一种元素的组成比，不太容易同时改善存在平衡制约关系的多种性能。为了解决这个问题，例如，在专利文献2中，使用了一种利用另外提供一个高电阻层(氧化物层)来改善数据保持性能的方法。
引用文献
专利文献
专利文献1：日本专利申请特表2002-536840号公报
专利文献2：日本专利申请特开2004-342843号公报
非专利文献
非专利文献1：《日经电子》，2003年1月20日，第104页
非专利文献2：A.Beck等人的Appl.Phys.Lett.，77，(2000)，p.139
发明内容
为了通过提供高电阻层来增加重复操作次数，必须选择不容易被操作电流等破坏的氧化物材料。然而，决定操作电压的一个因素是离子渗透进氧化物等的容易程度，并且离子通常不容易渗透进固体氧化物。因此，为了同时满足增加重复操作次数和改善低压操作性能的要求，氧化物材料的选择是至关重要的。
鉴于上述问题而实现了本发明，本发明的一个目的是提供一种能够同时增加重复操作次数和改善低压操作性能的存储元件，以及使用该元件的存储装置。
本发明的存储元件包含在第一电极和第二电极之间的由含有Te(碲)的氧化物制成的高电阻层，和含有至少一种金属元素和至少一种选自Te、S和Se的氧族元素的离子源层。本发明的存储装置包括排列成阵列或矩阵的这种存储元件。
在本发明的存储元件和存储装置中，通过向第一电极和第二电极之间施加预定的电压，主要地，高电阻层的电阻值改变，于是信息被相应地写入或擦除。因为高电阻层由Te氧化物制成，所以重复操作次数得以增加，同时也允许低压操作。
在本发明的存储元件和存储装置中，离子源层含有至少一种金属元素和至少一种选自Te、S和Se的氧族元素，并且高电阻层由含Te的氧化物制成。结果，存在平衡制约关系的重复操作次数和低压操作性能可以同时得到改善。
附图说明
图1是示出了根据本发明一个实施方式的存储元件的构造的截面图。
图2是使用图1的存储元件的存储单元的电路构造图。
图3是示出了使用图1的存储元件的存储单元阵列的示意性构造的截面图。
图4是这种存储单元阵列的平面图。
图5是解释低压操作性能的示意图(实验1)。
图6是解释重复操作次数的示意图(实验2)。
图7是用于解释同时满足低压操作特性和重复操作次数的组成范围的特性图。
具体实施方式
下面将参照附图详细描述本发明的实施方式。
图1示出了根据本发明一个实施方式的存储元件的截面构造。存储元件10包括在底部电极3和顶部电极6之间的高电阻层4和离子源层5。底部电极3例如提供在其内形成有CMSO(互补氧化物半导体)电路(其制造方法在后面参照图3详述)的硅衬底1上，并且作为连接CMOS电路部件的连接部件。
存储元件10通过在硅衬底1上按顺序堆积底部电极3、高电阻层4、离子源层5、顶部电极6而形成。底部电极3包埋于形成在硅衬底1上的绝缘层2的开口中。高电阻层4、离子源层5和顶部电极6以相同的平面图案形成。底部电极3比高电阻层4狭窄，并且电连接至高电阻层4的一部分。
图2示出了由存储元件10和晶体管20(开关元件)构成的存储单元30。存储元件10的底部电极3电连接至源极线S，且顶部电极6电连接至晶体管20的漏极。晶体管20的源极电连接至位线(bit line)B，而晶体管20的栅极电连接至字线(word line)W。
对于底部电极3和顶部电极6，可以使用用于半导体工艺的导线材料，如TiW、Ti、W、Cu、Al、Mo、Ta、WN、TaN、硅化物或其它材料。绝缘层2例如由固化的光刻胶、通常用于半导体器件的SiO2或Si3N4、或其它材料(诸如SiON、SiOF、Al2O3、Ta2O5、HfO2、ZrO2的无机材料或含氟有机材料或芳香族有机材料)等制成。
高电阻层4由含Te的氧化物制成，这是因为通过施加电压来改变高电阻层4的电阻值而记录信息(如后详述)。Te的熔点为449.57℃，而氧化物TeO2的熔点为733℃，这都相对较低。通过使高电阻层4包含Te或Te氧化物，重复操作次数可以提高，且使低压操作成为可能。
优选地，Te氧化物还含有不同于Te的元素，例如Al。通过使用Al来形成绝缘体，可以形成诸如Al2O3的稳定氧化物。例如，Al2O3的熔点为2046.5℃，这高于Te或TeO2。通过使低熔点材料混入由高熔点材料制成的稳定结构内，使得低压操作成为可能，且可以提高重复操作次数。
除了上述之外，还可以向高电阻层4中添加Zr(锆)、Ta(钽)、Hf(铪)、Si(硅)、Ge(锗)、Ni(镍)、Co(钴)、Cu或Au等。通过这种添加，可以控制氧化物的阻抗值。具体地，在向Te中加入Al，并且添加Cu和Zr时，优选地将高电阻层4的组成比调整成如下范围内：30≤Te≤100原子％，0≤Al≤70原子％，且0≤Cu+Zr≤35原子％。如后文详细解释的，通过这种调整，例如记录阈值电压被设定为较低的电压1.8V，且重复操作次数被设定为1×106次或更高。这是因为Cu容易氧化且容易还原(低电阻)，而另一方面Zr容易氧化但并不容易还原(高电阻)。结果，通过调整Cu和Zr的量，可以控制高电阻层的电阻值。因此，从控制电阻值的角度来看，也可以使用其他材料，只要它以上面所描述的方式那样工作。另外，本实施方式中的组成比表示氧化前的Al与除氧外其它元素之间的关系。另外，尽管假定高电阻层4中的实际氧浓度是由化学计量比例所决定的浓度，但是本发明并不仅限于此。
离子源层5可包含任意金属元素，例如Cu、Ag、和Zn，且还包含至少一种选自Te、S和Se的氧族元素。具体地，可以使用CuTe、GeSbTe、CuGeTe、AgGeTe、AgTe、ZnTe、ZnGeTe、CuS、CuGeS、CuSe、和CuGeSe，此外还可以使用ZrTe、ZrTeSi、ZrTeGeSi、ZrTeAlSi、ZrTeAl等等。另外，可以含有B(硼)、稀土元素、或Si。
在此实施方式中，具体地，电阻值改变的部件仅限于具有相对高电阻值的高电阻层4，并且从使用一种电阻值显著低于高电阻层4(例如，低于处于开状态的高电阻层4的电阻值)的材料的角度考虑，优选使用Te作为离子源层5的氧族元素。优选地，使离子源层5含有Cu、Ag和Zn中的至少一种，它们作为阳离子容易移动，例如CuTe、AgTe或ZnTe。具体地，当离子源层5含有CuTe时，离子源层5的电阻变得更低，并且使得离子源层5中的电阻值变化足够小于高电阻层4的电阻值变化。因此，存储器操作的稳定性得以改善。
下面，描述存储元件10的工作。
【写入】
当向顶部电极6施加正电势(+电位)且向底部电极3施加负电势(-电位)或零电势时，选自Cu、Ag、Zn中至少一种的所述金属元素从离子源层5被离子化，扩散进入高电阻层4，与底部电极3侧面上的电子耦合，并沉积，或者保持它扩散进入高电阻层4的状态。结果，在高电阻层4中形成包括大量选自Cu、Ag、Zn中至少一种的所述金属元素的电流路径，或者在高电阻层4中形成大量由选自Cu、Ag、Zn中至少一种的所述金属元素造成的缺陷，由此高电阻层4的电阻值变低。此时，由于在记录之前离子源层5的电阻值最初低于记录前高电阻层4的电阻值，因此整个存储元件10的电阻值也变得更低。此时，整个存储元件10中的电阻变为写电阻。
之后，当向顶部电极6和底部电极3施加的电势被设定为零电势时，存储元件10的低电阻状态被保持。以这种方式，实现了信息的写入。
【擦除】
接下来，当向顶部电极6施加负电势(-电位)且向底部电极3施加正电势(+电位)或零电势时，构成高电阻层4中的电流路径或杂质水平的选自Cu、Ag、Zn中至少一种的所述金属元素被离子化，在高电阻层4中移动，并返回到离子源层5侧。结果，所述电流路径或缺陷从高电阻层4中消失，并且高电阻层4的电阻值增大。此时，由于离子源层5的电阻值最初较低，所以当高电阻层4的电阻值增大时，整个存储元件10的电阻值也变得更大。此时，整个存储元件10中的电阻变为擦除电阻。
之后，当向顶部电极6和底部电极3施加的电势被设定为零电势时，存储元件10的高电阻状态被保持。以这种方式，记录的信息被擦除。通过反复执行这个过程，可以反复进行向存储元件10的记录(写入)信息和记录信息的擦除。
例如，此时，当整个存储元件10的电阻为写电阻(高阻态)的状态对应于信息“1”且整个存储元件10的电阻为擦除电阻(低阻态)的状态对应于信息“0”时，通过向顶部电极6施加正电势(+电位)，使存储元件10的信息由“0”变为“1”。通过向顶部电极6施加负电势(-电位)，使存储元件10的信息由“1”变为“0”。
在本实施方式中，通过使用如下存储元件10而实现信息的记录和擦除，该存储元件10具有通过将底部电极3、高电阻层4、离子源层5和顶部电极6按此顺序堆叠而得到的简单结构。即使将存储元件10微型化，信息的记录和擦除也可以容易地实现。此外，甚至在没有电力供给的情况下，高电阻层4的电阻值也会保持，所以信息可以长时间存储。因为高电阻层4的电阻值不会因为读取操作而被改变，所以不必进行刷新操作，功耗大为降低。此外，因为保持性能改善了，所以允许进行多数值记录。
此外，在本实施方式中，除了上述的Cu、Ag或Zn金属元素外，离子源层5还包括至少一种选自Te、S和Se的氧族元素。由于包含氧族元素，离子源层5中的金属元素(Cu、Ag、Zn或其它)和氧族元素(Te、S或Se)耦合而形成金属氧族元素化物层。该金属氧族元素化物层主要具有单晶结构。例如，当向顶部电极6侧施加正电势时，由于顶部电极6与由该金属氧族元素化物层制成的离子源层5接触，金属氧族元素化物层中的Cu、Ag或Zn金属元素被离子化，扩散到具有高电阻的高电阻层4中，与底部电极3侧一部分中的电子耦合，并沉积，或者保留在高电阻层4中形成杂质水平的绝缘膜。由此，高电阻层4的电阻值降低，信息被容易地记录。
此外，在本实施方式中，高电阻层4由含Te的氧化物制成。因此，重复操作次数得以增加，同时也允许低压操作。实例将在后文详细描述。
接下来，详细描述本实施方式的存储元件10的制造工艺。
首先，在具有低电阻的硅衬底1上，通过溅射均匀地沉积绝缘层2(例如由Al2O3或Ta2O5等制成)，并且通过光刻在绝缘层2中进一步形成用于形成底部电极的图案。之后，绝缘层2被RIE(反应离子蚀刻)选择性去除以形成开口。随后，通过溅射在开口中沉积W等材料以形成底部电极3。之后，通过CMP(化学机械抛光)、回刻蚀等技术对表面进行处理使其平整化。
接着，在绝缘层2和底部电极3上通过溅射形成高电阻层4。形成高电阻层4的方法包括：在输送氧气的同时通过反应溅射沉积构成元素的方法；通过使用多个靶体而不使氧气通过来同时进行构成元素的沉积的方法，或者通过层堆叠混合物、然后进行等离子氧化来单独进行构成元素的沉积的方法；通过使用由氧和其它构成元素提前混合而得到的靶体来形成氧化物层的方法；和堆叠构成元素的方法。随后，离子源层5和顶部电极6的层连续形成。之后，利用光刻和蚀刻工艺对高电阻层4、离子源层5和顶部电极6进行图案化，从而完成存储元件10。
在本实施方式中，底部电极3、高电阻层4、离子源层5和顶部电极6中的每一个都是由可溅射材料制成的。例如，使用其组成按照层材料进行了适应性调整的靶体来进行沉积就足够了。通过在相同的溅射装置中改变靶体，可以连续地进行膜沉积。
在本实施方式中，具体地，在高电阻层4不是由一种元素与氧元素组合而实现，而是由添加多种元素而实现的情况下，金属元素和氧化物可以，例如同时地，混合并沉积。高电阻层4可以如下形成：沉积金属元素和形成氧化物的金属元素，然后利用等离子氧化等工艺对金属元素进行氧化。
此外，可以通过如下方法来调整高电阻层4的组成：使用能够同时沉积多种材料的设备来同时沉积金属氧化物或金属和贵金属，或者通过设定膜沉积时间而反复堆叠成层，其中每种材料并不形成一层。通过反复堆叠成层法而调整每种材料的膜沉积速率，可以改变高电阻层4的氧化物层的组成。
例如，通过将许多存储元件10设置成阵列或矩阵，可以构建存储装置(存储器)。在这种情况下，将用于元件选择的MOS晶体管或二极管与所需要的每个存储元件10相连接而构成存储单元，并且进一步将存储单元与感测放大器、寻址二极管、写/擦/读电路等通过导线连接，就足够了。
具体地，例如，底部电极3在行方向形成为对于各存储单元共用，连接到顶部电极6的导线在列方向形成为对于各存储单元共用，并且选择通过电压的施加而使电流通过其中的底部电极3和导线，从而选定待记录信息的存储单元。通过使电流导向存储单元的存储元件10，可以写入信息或将写入的信息擦除。
图3和图4示出了存储装置(存储单元阵列)100的例子，其中许多存储元件10排列成矩阵。图3示出了截面构造，图4示出了平图构造。在该存储单元阵列中，对于每一个存储元件10，提供连接到底部电极3侧的导线和连接到顶部电极6侧的导线，使它们交叉。例如，每个存储元件10被置于导线的交叉点周围。此外，例如，连接到顶部电极6侧的导线被形成为对于整个阵列共用。
具体地，每个存储元件10包括高电阻层4、离子源层5和顶部电极6。即，高电阻层4、离子源层5和顶部电极6中的每个都由存储元件10的共用层(同一个层)构成。共用形成的顶部电极6起到平板电极PL的作用。另一方面，底部电极3对于每个存储单元分别单独形成，因此各个存储单元彼此电隔离。通过对每个存储单元提供底部电极3，每个存储单元的存储元件10的位置由其对应的各个底部电极3所指定。底部电极3连接到用于选择对应单元的MOS晶体管Tr，并且每个存储元件10形成在MOS晶体管Tr上方。MOS晶体管Tr由在半导体衬底11中被器件隔离层12隔离的区域中形成的栅极14和源/漏区13构成。在栅极14的壁面上，形成侧壁绝缘层。栅极14还起到字线WL的作用，作为存储元件10的一条寻址线。MOS晶体管Tr的源/漏区13中的一个和存储元件10的底部电极3通过栓塞层15、金属导线层16和栓塞层17电连接。MOS晶体管Tr的源/漏区13中的另一个通过栓塞层15与金属导线层16连接。金属导线层16与位线BL(参见图3)连接，作为存储元件的另一条寻址线。此外，在图3中，MOS晶体管Tr的有源区18由锁线(chain line)表示，触点部分21连接到存储元件10的底部电极3，且触点部分22连接到位线BL。
在该存储单元阵列中，当MOS晶体管Tr的栅极被字线WL设定为开状态且将电压应用到位线BL时，电压经由MOS晶体管Tr的源/漏区13施加到被选定的存储单元的底部电极3。这里，在施加到底部电极3的电压极性相对于顶部电极6(平板电极)的电势为负电势时，存储元件10的电阻值如上所述向低电阻状态移动。以此方式，信息被写入到选定的存储单元。接下来，当施加到底部电极3的电压极性相对于顶部电极6(平板电极)的电势为正电势时，存储元件10的电阻值再次向高电阻状态移动。利用这种移动，被写入到选定存储单元的信息被擦除。为了读取写入的信息，例如，一个存储单元被MOS晶体管Tr选择，并且预定的电压或电流被施加到该单元。该电流或电压会根据存储元件10的电阻状态而改变，此时利用感测放大器或其它连接到位线BL的端部或平板电极PL的装置检测该电流或电压。此外，施加到选定的存储单元的电流或电压被设定为小于使存储元件10的电阻值的状态移动的电压阈值等。
在利用存储元件10来构建存储装置100的情况下，用于驱动的晶体管尺寸可以很小，从而可以实现集成(更高的密度)和微型化。并且，这种存储装置100可适用于上面描述的多种存储装置。它适用于任何存储形式，例如所谓的PROM(可编程只读存储器)，其中信息只能被写入一次；EEPROM(可擦除可编程只读存储器)，其中数据可被电擦除；或所谓的RAM，其中可以高速进行写入、擦除/和再现。
实施例
下面将描述示出高电阻层4的效果的实例。
利用上面描述的制造方法，将二氧化硅(SiO2)制成的绝缘层2沉积到硅衬底1上。另外，在绝缘层2中形成0.3μmφ的圆形图案开口。之后，该开口被W(钨)包埋，从而形成具有20nm厚度的底部电极3。接下来，在绝缘层2和底部电极3上形成含Te的氧化物膜作为高电阻层4。高电阻层4是通过如下方式形成的：利用溅射工艺在绝缘层2和底部电极3上沉积Te层，然后对表面进行1分钟的等离子氧化。工艺参数如下：Ar分压设定为0.26Pa，O2分压设定为0.05Pa，功率设定为30W。此外，通过在Te之外额外加入Cu、Zr和Al，制备了不同组成比的样品。样品的等离子氧化之前的层厚度设定为恒定的1.2nm。随后，形成20nm厚的Cu10Te40Al40Zr10作为离子源层5，形成200nm厚的W膜作为顶部电极6。之后，通过光刻技术，沉积在绝缘层2和底部电极3上的高电阻层4、离子源层5和顶部电极6中的每一个利用等离子蚀刻设备进行图案化，从而形成具有不同组成的高电阻层4且具有如图1所示结构的多个存储元件10，并使用这些样品。
<实验1>
检验具有不同组成的高电阻层4的多个存储元件10在室温下的可写入电压。结果在图5中示出。此外，尽管有许多存储器通常使用的电源电压，但这里使用1.8V作为一个示例。能否进行低压操作是由是否能利用这个电压进行写操作决定的。在写操作之后，当电阻值变为20kΩ或更低时，则认定可以进行写入操作。在图5中，当按照写入方向极性施加电流电压时可以利用1.8V或更低的电压进行写操作的情况以实心圆点表示；而不能进行记录的情况以空心圆点表示，并且高电阻层4的构成材料以三个维度作图(Te，Al，和Cu+Zr)。这里示出的是除氧之外的各元素的比。
从图5可知：在存储元件10中，在高电阻层4中Te的含量为30原子％或更高的区域以及Te含量为0％的部分区域，在低压(1.8V或更低)下进行写操作是可能的。可以认为，因为高电阻层4中熔点相对较低的Te氧化物的比例增大，使得低压操作成为可能。
<实验2>
图6示出了在上述具有不同组成的高电阻层4的多个存储元件10上进行写入/擦除重复操作的实验结果。操作条件如下：写入脉冲幅度被设定为25纳秒，擦除脉冲幅度被设定为1纳秒，写电压被设定为2.2V，写入时的电流被设定为120μA，擦除电压被设定为1.6V，擦除时的电流被设定为70μA。这里，以106作为写入/擦除重复操作次数的标准参考值。允许进行重复操作次数为106或更多的情况以实心圆点表示，不允许这么多次重复操作的情况以空心圆点表示，并以三个维度作图。此外，类似于实验1的方式，各个元素的比排除了氧。
从图6可知：当高电阻层4中Te的含量为30原子％或更高的，Al的含量为70原子％或更低，且除Te和Al之外的原子(在本例中为Cu和Zr)的含量在36原子％或更低的四周区域，或者当Al为100％时，存储元件10可以进行写入/擦除重复操作达106次或更多。
从实验1和实验2的结果可知：能同时满足重复操作次数要求(106次或更多)和低压操作性能要求(1.8V或更低)的高电阻层4的组成为，如图5与图6重叠而得的图7所示，30≤Te≤100原子％，Al≤70原子％且Cu，Zr≤36原子％。换句话说，Te、Al和Cu+Zr的组成比(原子％比，不考虑氧)可以是在连接如下四个点T1、T2、T3和T4而得的范围内的值，其中Te表示为“a”，Al表示为“b”，且Cu+Zr表示为“c”。
T1(a，b，c)＝(1，0，0)
T2(a，b，c)＝(0.3，0.7，0)
T3(a，b，c)＝(0.3，0.34，0.36)
T4(a，b，c)＝(0.64，0，0.36)
从重复操作的可靠性角度考虑，优选的是高电阻层4的厚度要较大。从低压操作的角度考虑，比较有利的是高电阻层4的厚度要较小。在本实施方式中，等离子氧化之前这个层的厚度被设定为恒定的(1.2nm)。然而，已经证实在0.6至2.0nm的范围内，可以实现重复操作次数为106或更多且写入低压为1.8V或更低。
此外，在前面的例子中，以Te、Al、Cu和Zr作为高电阻层4的构成元素。使用其它元素组合，也可以同时满足重复操作次数和低压操作性能要求。例如，表1中示出了将Ge添加到这些元素中并且Al、Ge+Te和Cu+Zr以任意组成比组合的结果。右侧两列示出Cu和Zr在Cu+Zr中的比例。
表1
从表1可知：当30≤Te≤100原子％，Al≤70原子％且Cu，Zr≤36原子％时，不同于本实施方式组成的其它组成也可以同时满足重复操作次数要求(106次或更多)和低压操作性能要求(1.8V或更低)。
上面的实施方式和实施例描述了本发明的存储元件。然而，本发明并不仅限于前述实施方式，而是可以进行任意修改，只要可以获得与前述实施方式类似的效果即可。
例如，在本实施方式的存储元件10中，底部电极3、高电阻层4、离子源层5、顶部电极6以这个顺序沉积。或者它们也可以按底部电极3、离子源层5、高电阻层4、顶部电极6的顺序设置。
在本实施方式的存储元件10中，离子源层5和顶部电极6由不同的材料形成。但也可以使电极含有能作为离子源的元素(Cu、Ag和Zn)，从而使其既作为电极层也作为离子源层。
另外，尽管本发明使用具有相对较低熔点的Te氧化物来制造高电阻层4，也可以使用具有类似熔点的Sb(锑)氧化物来代替Te氧化物。
此外，Cu和Zr作为高电阻层4中除Te和Al之外的额外元素被加入。然而，相对于Al不太容易被氧化的元素，例如Ti、Mn、V、Zn、Ga、Fe、In、Co、Ni、Mo、Sn、Ge、Rh、Ag、Pd、Pt、Au或其它类似元素都可以加入。此外，在氧化之后可以加入W、Re和Ru等具有导电性的元素。

Claims (6)

1.一种存储元件，其包含在第一电极和第二电极之间的
由至少含有Te的氧化物制成的高电阻层、和
含有至少一种金属元素和选自Te、S和Se的至少一种氧族元素的离子源层，
其中，所述高电阻层含Al，
所述高电阻层内Al和Te的含量范围满足：0原子％<Al≤70原子％，30原子％≤Te<100原子％。
2.如权利要求1的存储元件，其中，通过向所述第一电极和所述第二电极施加电压而在所述高电阻层内形成含有所述金属元素的电流路径、或者由所述金属元素形成许多缺陷，由此电阻值降低。
3.如权利要求1的存储元件，其中，所述金属元素是Cu、Ag和Zn中的至少一种。
4.如权利要求1或2的存储元件，其中，所述高电阻层内的Te、Al和Cu+Zr的含量范围满足：30原子％≤Te<100原子％，0原子％<Al≤70原子％，且0原子％≤Cu+Zr≤36原子％。
5.如权利要求1或2的存储元件，其中，所述高电阻层内的Te、Al、Cu+Zr之间的组成比(原子％比，排除氧元素)落在式1中的点T1，T2，T3，和T4连接而成的范围内，式1中在以Te、Al和Cu+Zr为顶点的三角图中，Te表示为“a”，Al表示为“b”，且Cu+Zr表示为“c”，
式1
T1(a，b，c)=(1，0，0)
T2(a，b，c)=(0.3，0.7，0)
T3(a，b，c)=(0.3，0.34，0.36)
T4(a，b，c)=(0.64，0，0.36)。
6.一种存储装置，包括：
存储元件，其包含在第一电极和第二电极之间的离子源层和高电阻层，
电连接至所述第一电极的第一连线，
电连接至所述第二电极的第二连线，和
开关元件，其串连插入到所述第一连线内，并控制施加在所述第一电极和所述第二电极之间的电压，
其中构成所述存储元件的所述高电阻层由含有Te的氧化物制成，
所述离子源层含有至少一种金属元素和选自Te、S和Se的至少一种氧族元素，且
所述高电阻层含Al，
所述高电阻层内Al和Te的含量范围满足：0原子％<Al≤70原子％，30原子％≤Te<100原子％。
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