CN102544364B - 存储元件和存储装置 - Google Patents

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Abstract

本发明涉及存储元件和包括多个存储元件的存储装置。所述存储元件依次包括第一电极、存储层和第二电极，所述存储层包括：离子源层，其设置在所述第二电极一侧；电阻变化层，其设置在所述离子源层和所述第一电极之间；及势垒层，其设置在所述电阻变化层和所述第一电极之间，且其电导率高于所述电阻变化层的电导率。由此，本发明提供了能够在保持良好的数据保持特性的同时具有稳定的开关特性的存储元件和存储装置。

Description

存储元件和存储装置
相关申请的交叉参考
本申请包含与2010年12月9日向日本专利局提交的日本在先专利申请JP2010-274816的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及基于包括离子源层和电阻变化层的存储层的任何电特性变化来存储信息的存储元件和存储装置。
背景技术
在诸如计算机等信息设备中广泛使用的RAM(随机存取存储器)是高速运行且具有高密度的DRAM(动态随机存取存储器)。然而，DRAM由于相对电子设备中通常使用的逻辑电路LSI(大规模集成电路)或信号处理电路具有复杂的制造工艺而成本较高。此外，DRAM需要频繁地刷新操作(即，用于读取任何写入信息，并再次放大该信息以重新对其进行写入的操作)。另外，作为在停止供电时丢失所有存储信息的易失性存储器，DRAM存在不适用于长期存储的缺点。
另一方面，使用的非易失性存储器在即使停电的情况下仍能用于存储任何信息。FeRAM(铁磁随机存取存储器)或MRAM(磁性随机存取存储器)是这类非易失性存储器的代表。然而，已指出，鉴于需要高电平的写入和擦除电压及注入到浮动栅极的有限数量的电子，这类非易失性存储器在微加工方面存在限制。
为了克服这类在微加工方面的限制，目前披露的下一代非易失性存储器是具有布置在两个电极之间的离子导电层的存储元件(例如，参照日本未审查专利申请公开公报(PCT申请的译文)No.2002-536840，及2003年1月20日出版的NikkeiElectronics的第104页)。离子导电层包括金属元素(例如，铜(Cu)、银(Ag)或锌(Zn))和硫族元素(例如，硫(S)、硒(Se)或碲(Te))。在这类存储元件中，两个电极中的一个电极包括与离子导电层相同的金属。通过在这两个电极之间施加电压，该电极中的金属作为离子扩散到离子导电层中，使得离子导电层的电阻值发生变化或诸如电容量等电特性发生变化。
具体地，响应于在两个电极上施加阈值以上的偏置电压，离子导电层中的金属被离子化，接着向负电极方向移动，使得金属在负电极上电沉积。以此形式电沉积的金属例如类似于树枝(树枝状)生长，并到达正电极。于是，形成了电流路径，从而减小了离子导电层的电阻值。以此方式，将信息记录到存储元件。另一方面，通过施加与上述施加到两个电极的偏置电压相反极性的电压，形成枝状电流路径的金属离子消散在离子导电层中。于是，电流路径消失，从而离子导电层的电阻值恢复(即，增加)。换句话说，对存储元件进行记录信息的擦除操作。
然而，对于具有上述结构的存储元件，温度升高或其它因素导致硫族元素结晶，由此引起材料特性发生变化。具体地，原来处于高电阻状态以保持记录信息的任一部分在处于高温环境下或长时间保持原样时其电阻降低。换句话说，上述存储元件具有数据保持特性受损的缺点。
鉴于此，下面披露了一种具有更好的数据保持特性的存储元件。作为示例，日本未审查专利申请公开公报No.2005-197634所揭示的存储元件在两个电极中的一个电极与离子导电层之间具有稀土氧化物膜。此稀土氧化物膜充当用于限制离子迁移的势垒层。对于此类稀土氧化物膜，通过施加阈值以上的记录电压，金属元素的离子从含有诸如Cu、Ag或Zn等金属元素的电极中扩散到稀土氧化物膜。这些离子接着通过与另一电极一侧上的电子结合而沉积，或仍扩散在稀土氧化物膜中。换句话说，在稀土氧化物膜中形成含有大量Cu、Ag或Zn金属离子的电流路径(细丝)(即，细丝型)。不然的话，在稀土氧化物膜中显著地产生由Cu、Ag或Zn金属元素导致的缺陷(即，非细丝型)。因此，降低了稀土氧化物膜的电阻值。另外，反极性电压的施加使形成在稀土氧化物膜内部的电流路径或处于杂质能级的Cu、Ag或Zn金属元素再次离子化，产生的离子在稀土氧化物膜内部迁移之后返回到负电极侧。于是，稀土氧化物膜的电阻值增加。对于具有电阻值以此方式变化的稀土氧化物膜的存储元件，其即使是通过微加工制造的、处于高温环境下或长时间保持原样的情况下仍保持良好的数据保持特性。
然而，在该存储元件中，例如，当使用的势垒层是由上述稀土氧化物或固态电解质制成时，虽然实际改善了数据保持特性，但不利地降低了电阻变化的重复特性(开关特性)。
发明内容
因而，期望提供能够在保持良好的数据保持特性的同时具有稳定的开关特性的存储元件和存储装置。
本发明实施例的存储元件依次包括第一电极、存储层和第二电极。所述存储层包括离子源层、电阻变化层和势垒层。所述离子源层设置在所述第二电极一侧。所述电阻变化层设置在所述离子源层和所述第一电极之间。所述势垒层设置在所述电阻变化层和所述第一电极之间，且其电导率高于所述电阻变化层的电导率。
本发明实施例的存储装置包括多个存储元件和选择性地向所述存储元件施加电压脉冲或电流脉冲的脉冲施加部，每个所述存储元件依次包括第一电极、存储层和第二电极。在所述存储装置中，所述存储元件是本发明实施例的存储元件。
对于本发明实施例的存储元件或存储装置，通过设置在电阻变化层和第一电极之间的势垒层，改善了金属离子的迁移效率。因此，在擦除数据时降低了形成电流路径或处于杂质能级的金属离子的剩余量。
对于本发明实施例的存储元件或存储装置，在电阻变化层和第一电极之间设置势垒层，势垒层的电导率大于电阻变化层的电导率。因此，这种结构在擦除数据时改善了形成电流路径或处于杂质水平的金属离子朝离子源层一侧迁移的效率。于是，减少了剩余在第一电极附近的金属离子的量，由此在保持良好的数据保持特性的同时改善了重复电阻变化方面的开关特性。
应当理解，前面的简要说明和后面的具体说明均是示例性的，这些说明是为了进一步解释所保护的技术。
附图说明
所包含的附图进一步说明了本发明，并构成说明书的一部分。这些附图图示了实施例，并与说明书一起用于说明技术原理。
图1是表示本发明实施例的存储元件的结构的剖面图。
图2是表示使用图1的存储元件的存储器单元阵列的结构的剖面图。
图3是图2的存储器单元阵列的平面图。
图4表示示例中的存储元件的驱动电路的结构。
图5A～图5C是施加电压的波形图。
图6是表示示例中的重复频率和电导率之间关系的特性图。
具体实施方式
在下文中，通过参照附图以下述顺序说明本发明的实施例。
实施例
1.存储元件
2.存储装置
示例
实施例
1.存储元件
图1是表示本发明实施例的存储元件1的结构的剖面图。存储元件1依次包括下部电极10(第一电极)、存储层20和上部电极30(第二电极)。
例如，下部电极10设置在稍后所述的形成有CMOS(互补金属氧化物半导体)电路的硅基板41上(图2)，由此充当与CMOS电路的部分连接的连接部。下部电极10是由半导体工艺中使用的布线材料制成，例如，钨(W)、氮化钨(WN)、铜(Cu)、铝(Al)、钼(Mo)、钽(Ta)和硅化物。当下部电极10是由诸如Cu等能够在电场中引起离子电传导的材料制成时，由铜等制成的下部电极10的表面可覆盖有几乎不会引起离子电传导或热扩散的材料，例如，W、WN、氮化钛(TiN)和氮化钽(TaN)。当稍后所述的离子源层21包含Al时，优选使用含有比Al更抗离子化的铬(Cr)、W、钴(Co)、硅(Si)、金(Au)、钯(Pd)、钼(Mo)、铱(Ir)、钛(Ti)等中的一个或多个元素的金属膜、其氧化物膜或氮化物膜。
存储层20是由离子源层21、电阻变化层22和势垒层23构成。离子源层21包含将转换成移动离子(阳离子和阴离子)的元素，移动离子扩散到电阻变化层22。能被离子化成阳离子的元素包括诸如Cu、Ag、锗(Ge)和Zn等金属元素中的一种或多种。例如，被离子化成阴离子的离子导电材料包括诸如氧(O)、Te、S和Se等硫族元素中的一种或多种。离子源层21布置在上部电极30一侧，在这个示例中，其与上部电极30接触。金属元素和硫族元素结合在一起，由此形成金属硫族化物层。该金属硫族化物层主要是非晶结构，并充当离子供应源。在本实施例的存储元件1中，在初始状态或在擦除状态下，离子源层21的电阻值大于电阻变化层22的电阻值。
对于能被离子化成阳离子的金属元素，由于其在写入操作期间还原在阴电极上，并形成金属形式的电流路径(细丝)，所以任何化学稳定(即，能够以金属形式保留在含有上述硫族元素的离子源层21中)的元素是优选的。除上述金属元素外，这类金属元素例如还包括周期表中的4A、5A和6A族的过渡金属，即，Ti、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、Ta、Cr、Mo和W。在这些元素之中，能够使用一种或多种。或者，可使用Ag或Si等作为离子源层21中的添加元素。
另外，通过使用更容易与稍后所述的电阻变化层22中的Te发生反应的任何金属元素(M)，离子源层21可以是Te/离子源层(包含金属元素M)的层叠结构。如果是这种结构，则通过膜形成之后的热处理，最终的结构稳定成MTe/离子源层21。更容易与Te反应的材料例如为Al、镁(Mg)等。
这样的离子源层21的具体材料包含ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl等。这些具体材料也可包括通过向ZrTeAl加入Cu获得的CuZrTeAl、通过向CuZrTeAl加入Ge获得的CuZrTeAlGe及通过向CuZrTeAlGe加入另一添加元素获得的CuZrTeAlSiGe。另一个选择是包括Mg(替代Al)的ZrTeMg。对于离子化金属元素，即使选择使用的过渡金属元素不是Zr而是Ti或Ta，如TaTeAlGe，仍能够使用任一相似的添加元素。另外，对于离子导电材料，不必限制为Te，也可使用硫(S)、硒(Se)或碘(I)，即具体地为ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl等。注意，不必一定包含Al，也可使用CuGeTeZr等。
注意，例如，为了防止膜在存储层20的高温热处理期间剥离，离子源层21可添加有其它任何元素。硅(Si)是也能够改善保持特性的示例性添加元素，并优选地与Zr一起被添加到离子源层21。这里，如果Si的添加量不足，则不能够充分产生防止膜剥离的效果，如果Si的添加量太多，则不能获得良好的存储器操作特性。鉴于此，Si在离子源层中的添加量优选地约处于10～45原子％的范围内。
电阻变化层22布置在下部电极10一侧，在本示例中，其与下部电极10接触。电阻变化层22充当阻止电导通的势垒。电阻变化层22的电阻值低于离子源层21的电阻值，当在上部电极30和下部电极10之间施加预定电平的电压时，电阻变化层22的电阻值发生变化。在本实施例中，电阻变化层22是由主要包含Te的化合物制成，Te充当阴离子成分。这类化合物的示例是AlTe、MgTe或ZnTe。对于诸如AlTe等包含Te的化合物的组成，Al的含量优选为20原子％以上且60原子％以下，下文将说明原因。另外，电阻变化层22优选地具有1MΩ以上的初始电阻值。鉴于此，低电阻状态下的电阻值优选为数百kΩ以下。为了高速读取任何由微加工制造的电阻变化存储器的电阻状态，低电阻状态下的电阻值优选地尽可能地低。然而，由于在以20～50μA和2V的要求下进行写入时电阻值为40～100kΩ，所以存储器应该具有高于上述值的初始电阻值。在考虑到一位宽的电阻间距的情况下，认为上述电阻值是适合的。注意，电阻变化层22不仅可由上述含有Te的材料制成，还可由以前使用的诸如GaOx和AlOx等氧化物制成。另外，电阻变化层22的示例为单层，但也可以由两个以上的层构成。
势垒层23布置在电阻变化层22和下部电极10之间。势垒层23用于使施加在电阻变化层22上的电场均匀分布。势垒层23的电导率高于电阻变化层22的电导率。具体地，势垒层23的电导率优选地为电阻变化层22的电导率的10倍以上且200倍以下，更优选地，其为电阻变化层22的电导率的20倍以上且100倍以下。这样的势垒层23的材料包括Ti、Hf、V、Nb、Ta、Cr、Mo或Zr这些元素的氧化物或氮化物。例如，势垒层23的膜厚度为0.1nm以上且2.0nm以下。势垒层23的电导率可通过改变氧化条件或氮化条件进行调整。具体地，为了形成势垒层23，例如，由TiN制成的下部电极10在其上表面上形成有由Ti、TiN、Zr或ZrN制成的膜，并接着通过氧等离子体对获得的结构进行氧化。最终获得由TiOx、TiON、ZrOx或ZrON制成的势垒层23。
上部电极30可由与下部电极10相似的材料制成，即，可由已知的用于半导体布线的材料制成，优选地，上部电极30是由即使在后退火之后仍不与离子源层21反应的稳定材料制成。
对于本实施例的存储元件1，当电源电路(脉冲施加部，未图示)通过上部电极30和下部电极10施加电压或电流脉冲时，存储层20的电特性发生变化，例如其电阻值发生变化，由此进行信息的写入、擦除和读取。下面具体说明该操作。
首先，例如向存储元件1施加正电压，使得上部电极30处于正电位，而下部电极10一侧处于负电位。作为响应，离子源层21中的任何金属元素被离子化，并扩散到电阻变化层22，接着通过与下部电极10一侧上的电子结合而沉积。于是，下部电极10和存储层20之间的界面上形成低电阻部分，即，本示例中的电流路径(细丝)。该电流路径是由还原成金属形式的低电阻金属元素形成。或者，离子化的金属元素保留在电阻变化层22中，并形成杂质能级。于是，在电阻变化层22中形成电流路径，从而存储层20的电阻值降低，即，存储层20的电阻值降低至低于初始状态(高电阻状态)下的电阻值(进入低电阻状态)。
此后，即使通过停止向存储元件1施加正电压而使存储元件1上没有电压，仍可保持低电阻状态。这意味着完成信息写入。对于在一次性写入存储装置(即，所谓的PROM(可编程只读存储器))中的使用，存储元件1的记录仅由上述记录过程完成。另一方面，对于在可擦除存储装置(即，RAM、EEPROM(电可擦除可编程只读存储器)等)中的应用，需要擦除过程。在擦除过程期间，例如向存储元件1施加负电压，使得上部电极30处于负电位，而下部电极10一侧处于正电位。作为响应，在形成在存储层20内部的电流路径中，金属元素被离子化，并接着消散到离子源层21中，或与Te等结合，由此形成诸如Cu2Te或CuTe等化合物。于是，由金属元素形成的电流路径消失，或其面积减小，因而电阻值增加。
此后，即使通过停止向存储元件1施加负电压而使存储元件1上没有电压，存储元件1中的电阻值仍保持为高。这能够进行存储元件1中任何写入信息的擦除。通过重复这个过程，对存储元件1重复进行信息的写入和写入信息的擦除。
例如，如果高电阻值状态与信息“0”相关，且低电阻值状态与信息“1”相关，则在信息记录过程中通过施加正电压将信息“0”变化成信息“1”，且在信息擦除过程中通过施加负电压将信息“1”变化成信息“0”。注意，在这个示例中，尽管降低存储元件的电阻的操作与写操作有关，且增加存储元件的电阻的操作与擦除操作有关，但也可颠倒上述相关性。
为了解调任何记录数据，优选地，初始电阻值和记录后的电阻值之间的比越大越好。然而，电阻变化层22的电阻值太大会导致难以写入，即，难以降低电阻。于是，由于用于写入的阈值电压增加过大，所以初始电阻值调整为1GΩ以下。例如，能够通过电阻变化层22的厚度或电阻变化层22中的阴离子含量来控制电阻变化层22的电阻值。
在本实施例中，电阻变化层22是由主要包含Te的化合物制成。因此，在Te的电阻降低期间，从离子源层21扩散的金属元素稳定在电阻变化层22中，使得容易保持最终的低电阻状态。而且，与电负性(electronegativity)高的氧化物及作为共价化合物的硅化合物相比，Te与金属元素的结合力较弱，因而通过施加擦除电压容易将扩散到电阻变化层22内部的金属元素移动到离子源层21，从而改善了擦除特性。注意，对于硫族化物的负电性，由于它们的绝对值依照碲＜硒＜硫＜氧的顺序依次升高，所以在电阻变化层22中的氧含量较低，并且在使用任何负电性低的硫族化物的情况下，改善效果好。
另外，在本实施例中，如上所述，离子源层21优选地包含Zr、Al和Ge等。下面将说明原因。
当离子源层21包含Zr时，Zr与上述诸如铜(Cu)等金属元素一起用作离子化元素，使得最终的电流路径是Zr与上述诸如Cu等金属元素的混合物。在这里认为，Zr在写操作期间还原在阴极上，且在写入之后以金属形式形成低电阻状态的细丝。由于Zr的还原而形成的金属细丝相对地难以消散在包含诸如S、Se和Te等硫族元素的离子源层21中。因此，一旦进入写入状态(即，低电阻状态)，与仅包含上述诸如Cu等金属元素的电流路径相比，更容易保持最终的低电阻状态。例如，通过写入操作，Cu形成为金属细丝。然而，金属形式的Cu容易消散在包含硫族元素的离子源层21中，在不施加用于写入的电压脉冲的状态(即，数据保持状态)下，Cu再次被离子化，此时的状态变化为高电阻。因而，最终不能获得良好的数据保持特性。另一方面，Zr与任何合适含量的Cu的组合有助于非晶化，并使离子源层21的微观结构保持均匀，由此有助于电阻值保持特性的改善。
同时，对于擦除时的高电阻状态的保持，例如，当离子源层21包含Zr时，形成的电流路径包含Zr，且当Zr消散在离子源层21中再次作为离子时，由于Zr至少比Cu具有较低的离子迁移率的原因，即使温度增加或者即使长时间保持原样，Zr离子仍抵制移动。因而，即使金属形式的Zr保持在高于室温的温度下或长时间保持原样，它仍不容易沉积在阴极上，因而保持为高电阻。
另外，当离子源层21包含Al时，如果上部电极由于擦除操作而偏置有负电位，则通过在阳极和与固态电解质层具有类似性能的离子源层21之间的界面上形成稳定的氧化物膜，来稳定高电阻状态(擦除状态)。考虑到电阻变化层的自我复制，这也有助于增加重复频率。这里，Al不是唯一的选择，也可使用具有相似功用的Ge等。
如此，当离子源层21包含Zr、Al和Ge等时，与先前的存储元件相比，最终的存储元件具有改善的宽范围电阻值保持特性及高速写入和擦除操作特性，以及具有增加的重复频率。另外，例如，如果在电阻值从低变化到高的期间，通过调整擦除电压来建立处于高与低中间的任一电阻状态，能以良好的稳定性保持最终的中间状态。于是，最终的存储器不仅能够进行二进制存储，而且能够进行多级存储。这里，也可通过在电阻从高到底的转变期间改变写入电流，来调整沉积的原子的量，由此建立中间状态。
存储器操作的这些各种重要特性(即，由电压施加实现的写入和擦除操作的特性、电阻值保持特性、及操作的重复频率)随着Zr、Cu、Al和Ge的添加量而变化。
例如，如果Zr的含量太大，则大大降低了最终的离子源层21的电阻值，由此不能将电压有效施加到离子源层21，或者导致难以使Zr消散在硫族化物层中。具体地，这导致了难以进行擦除，从而用于擦除的阈值电压随着Zr的添加量而增加。如果Zr的含量太大，则这也导致难以进行写入(即，难以降低电阻)。另一方面，如果Zr的添加量太小，则上述宽范围电阻值保持特性的改善效果受到削弱。鉴于此，Zr在离子源层21中的含量优选地为7.5原子％以上，更优选地为26原子％以下。
另外，尽管向离子源层21中添加合适量的Cu实际促进了非晶化，但如果Cu的含量太大，则金属形式的Cu在包含硫族元素的离子源层21中不够稳定，从而使得写入保持特性恶化，或对写入操作的速度产生不利影响。然而，Zr和Cu的组合产生了容易使离子源层21成为非晶态并使离子源层21的微观结构保持均匀的效果。于是，通过重复操作防止了离子源层21中的材料成分变得不均匀，由此增加了重复频率及改善了保持特性。当Zr在离子源层21中的含量在上述范围内足够时，即使Cu形成的电流路径再次消散到离子源层21中，金属锆(Zr)形成的电流路径仍保持原样，因而写入保持特性没有受到影响。而且，对于Cu的优选加入量，只要通过分离和离子化产生的阳离子和阴离子处于电荷量的当量关系，离子电荷的当量比(equivalenceratio)应该落入如下范围内{(Zr离子的最高化合价×摩尔数或原子％)+(Cu离子的化合价×摩尔数或原子％)}/(硫族元素离子的化合价×摩尔数或原子％)＝0.5～1.5。
注意，事实上，存储元件1的特性取决于Zr和Te之间的组成比。因此，Zr和Te之间的组成比优选地落入下述范围内。
Zr的组成比(原子％)/Te的组成比(原子％)＝0.2～0.74
虽然这并不一定是明显的，但由于Cu的分离度低于Zr的分离度，且由于离子源层21的电阻值是由Zr和Te之间的组成比决定，所以只要Zr和Te之间的组成比落入上述范围内，电阻值就是合适的。如此的原因在于施加到存储元件1的偏置电压对电阻变化层22的一部分产生了有效作用。
当该值没有落入上述范围内时，例如在当量比太大时，阳离子和阴离子之间的平衡被打破，因而在现有的金属元素之中，增加了任何没有离子化的元素的量。因此，在擦除操作期间可能没有有效消除由写入操作产生的电流路径。相似地，在由于当量比太小而存在太多阴离子元素时，由写入操作产生的金属形式的电流路径不容易保持金属形式。因而，写入状态保持特性恶化。
当Al的含量太大时，Al离子变得容易移动，由此通过减少Al离子来建立写入状态。由于金属形式的Al在硫族化物固体电解质中不够稳定，所以低电阻写入状态保持特性恶化。另一方面，当Al的含量太小时，擦除操作本身的改善效果或高电阻区域保持特性的改善效果受到削弱，由此降低了重复频率。鉴于此，Al在离子源层21中的含量优选地为30原子％以上，且更优选地为50原子％以下。
这里，不是必须包含Ge，但当添加Ge时，考虑到过多的Ge的含量会导致写入保持特性恶化，Ge的含量优选为15原子％以下。
下面说明本实施例的存储元件1的制造方法。
首先，例如，在形成有诸如选择晶体管等CMOS电路的基板上，形成由TiN制成的下部电极10。此后，必要时，例如，通过反向溅射(reversesputtering)去除下部电极10的表面上的所有氧化物等。接下来，在溅射装置中通过调换靶，连续形成势垒层23、电阻变化层22和离子源层21，直至上部电极30。这里所述的靶是指分别适合于对应层的材料的组分。电极的直径为20～在使用构成元素的靶的同时形成合金膜。
在直到上部电极30的层形成之后，形成用于连接到上部电极30的布线层(未图示)，并连接接触部，以实现所有存储元件1的公共电位。此后，对层叠膜进行后退火处理(post-annealingprocess)。以此方式，完成图1的存储元件1。
在该存储元件1中，如上所述，施加电压，使得上部电极30处于正电位，而下部电极10处于负电位，由此在下部电极10和电阻变化层22之间的界面上形成电流路径。于是，电阻变化层22的电阻值降低，从而进行写入。接下来，向上部电极30和下部电极10施加极性与写入时所施加的电压相反的电压。作为响应，形成在电阻变化层22内部的电流路径中的金属元素再次被离子化，并接着消散在离子源层21中。于是，电阻变化层22的电阻值增加，从而进行擦除。
在先前的存储元件中，当在下部电极和上部电极之间施加擦除电压时，电场主要集中在电阻变化层和下部电极之间的界面上。于是，形成电流路径的部分金属元素可能没有移动到离子源层，且可能继续保留在下部电极附近。保留在下部电极附近的金属元素因而导致存储元件的重复特性恶化。另一方面，在本实施例中，当在上部电极30和下部电极10之间施加擦除电压时，施加在电阻变化层22上的电场变得均匀。这归功于在下部电极10和电阻变化层22之间设置有电导率高于电阻变化层22的势垒层23。因此，改善了在擦除数据时形成电流路径的金属元素朝离子源层21移动的效率。换句话说，降低了保留在下部电极10附近的金属离子的量，由此防止电阻变化层22的电阻值降低。
如上所述，本实施例的存储元件1在下部电极10和电阻变化层22之间包括电导率高于电阻变化层22的势垒层23。因此，这改善了在擦除数据时形成电流路径的金属离子朝离子源层一侧移动的效率。更高的效率导致保留在下部电极10附近的金属离子的量降低，从而防止了由于金属离子的积累而导致的电阻变化层22的电阻的降低。换句话说，这能够在获得良好的数据保持特性的同时改善重复电阻变化的开关特性。
另外，由于离子源层21包含Zr、Al或Ge等，所以其数据保持特性良好。即使由于存储元件的微加工的原因而导致晶体管的电流驱动功率降低，仍能保持信息。以此方式，通过使用这类存储元件1构造存储装置，最终的存储装置具有高密度及小尺寸。
2.存储装置
例如，通过将多个上述存储元件1布置成行或矩阵，能够构造存储装置(存储器)。此时，视情况，存储元件1可以均与用于元件选择的MOS(金属氧化物半导体)晶体管连接或与二极管连接，以构造存储器单元。然后，所得的存储器单元均可通过布线连接到读出放大器、地址解码器以及写入、擦除和读取电路等。
图2和图3均表示包括布置成矩阵的多个存储元件1的示例性存储装置(存储器单元阵列)。图2表示存储器单元阵列的剖面结构，图3是表示存储器单元阵列的结构的平面图。在存储器单元阵列2中，对于每个存储元件1，用于与存储元件1的下部电极10一侧连接的布线设置成和用于与存储元件1的上部电极30一侧连接的布线交叉，在布线的各个交叉点处布置存储元件1。
所有的存储元件1共用各个层(即，势垒层23、电阻变化层22、离子源层21和上部电极30)。也就是说，这些层(即，势垒层23、电阻变化层22、离子源层21和上部电极30)是由所有存储元件1的公共层构成(它们分别是所有存储元件1使用的一个特定层)。上部电极30是任何相邻单元共用的平板电极PL。
另一方面，向每个存储器单元单独设置下部电极10，使得任何相邻的存储器单元彼此电分离。以此方式，存储器单元中的存储元件1均由对应于其下部电极10的位置来界定。下部电极10均连接到与其对应的用于单元选择的MOS晶体管Tr，存储元件1均布置在该对应的MOS晶体管Tr上方。
MOS晶体管Tr由源极/漏极区域43和栅电极44构成，源极/漏极区域43和栅电极44形成在基板41中的由元件隔离层42隔离的区域中。在栅电极44的壁面上形成有侧壁绝缘层(未图示)。栅电极44也充当字线WL，其是存储元件1的两条地址布线中的一条。MOS晶体管Tr的一个源极/漏极区域43经由各种层(即，插头层45、金属布线层46和插头层47)电连接到存储元件1的下部电极10。MOS晶体管Tr的另一个源极/漏极区域43经由插头层45连接到金属布线层46。金属布线层46连接到位线BL(参照图3)，位线BL是存储元件1的两条地址布线中的另一条。注意，在图3中，MOS晶体管Tr的有源区域48由交替长短虚线表示。在有源区域48中，接触部51连接到存储元件1的下部电极10，接触部52连接到位线BL。
在这类存储器单元阵列2中，当通过字线WL使MOS晶体管Tr的栅极导通的情况下向位线BL施加电压时，该电压通过MOS晶体管Tr的源极/漏极施加到被选择存储器单元的下部电极10。在本示例中，对于施加到下部电极10的电压，当该电压的极性与上部电极30(平板电极PL)的电位相比处于负电位时，如上所述，存储元件1的电阻值变化成低电阻状态，由此被选择的存储器单元写入有信息。接下来，当此时施加到下部电极10的电压的电位与上部电极30(平板电极PL)的电位相比处于正电位时，存储元件1的电阻值再次变化成高电阻状态，由此写入被选择的存储器单元的信息被擦除。为了读取写入信息，例如，通过MOS晶体管Tr选择存储器单元，并向被选择的存储单元施加预定电平的电压或电流。通过连接到位线BL或平板电极PL的触点的读出放大器等，来检测此时随着存储元件1的电阻状态变化的电流或电压。这里，施加到被选择的存储器单元的电压或电流设定成小于使存储元件1电阻值变化的电压等的阈值。
图4表示包括存储元件1的驱动电路的结构。换句话说，选择晶体管(NMOS(N沟道金属氧化物半导体)晶体管)Tr和开关3相对存储元件1串联布置。存储元件1的上部电极30经由电源线SL连接到端子5，下部电极10连接到选择晶体管Tr的端部。选择晶体管Tr的另一个端部经由开关3和位线BL连接到端子6。选择晶体管Tr的栅极部经由字线WL连接到端子7。上述端子5～7均连接到外部的用于从外部接收脉冲电压的脉冲电压源。另外，安培计4相对开关3并联设置，当开关3处于打开状态时，安培计4用于测量流入电路的电流。
例如，通过施加具有如图5A～图5C所示波形的脉冲电压，分别对存储元件1进行信息的写入、擦除和读取操作。首先，对于写入操作，例如，向存储元件1施加正电压，使得上部电极30一侧处于正电位，而下部电极10一侧处于负电位。作为响应，在存储层20的离子源层21中建立导电离子(如Cu离子)的导通，然后离子通过与在下部电极10一侧上的电子结合而沉积。因此，在电阻变化层22中形成了以金属形式降低的低电阻Cu电流路径，从而电阻值降低。此后，即使通过停止向存储元件1施加正电压而使得存储元件1上没有电压，低电阻值状态仍保持。这意味着，完成信息写入(图5A)。
在擦除过程期间，向存储元件1施加负电压，使得上部电极30一侧处于负电位，而下部电极10一侧处于正电位。作为响应，在形成在高电阻层内部的电流路径中，Cu被氧化，并接着被离子化，然后消散在存储层20中或与Te结合，由此形成诸如Cu2Te或CuTe等化合物。因此，由Cu形成的电流路径消失，或其面积减小，从而电阻值增加。此后，即使通过停止向存储元件1施加负电压而使得存储元件1上没有电压，电阻值仍保持为高。这能够擦除写入存储元件1的任何信息(图5B)。通过重复这个步骤，重复对存储元件1进行信息的写入和写入信息的擦除。这里，例如，如果高电阻值状态与信息“0”相关，且低电阻值状态与信息“1”相关，则在信息记录过程中通过施加正电压将信息“0”变化成信息“1”，且在信息擦除过程中通过施加负电压将信息“1”变化成“0”。
为了读取写入信息，将开关3置于打开状态，通过施加电压脉冲检测流过安培计4的电流值，所施加的电压脉冲的电平低于用于改变存储元件1的电阻值的电压的阈值(图5C)。
本实施例的存储装置适用于上述各类型的存储装置。例如，该存储装置适用于诸如一次写入PROM、电可擦除EEPROM或用于高速写入、擦除和复制的所谓RAM等各类存储器。
示例
下面说明本发明的具体示例。
与上述实施例相似，制造图1的存储元件1。首先，使用溅射装置在下部电极10上形成存储层20和上部电极30。下部电极10由TEOS-SiO2包围，例如为具有25nm直径的圆柱形。存储层20是离子源层21、电阻变化层22和势垒层23形成的层叠结构。离子源层21是膜厚度为60nm的CuGeTeAlZr层，电阻变化层22是膜厚度为3nm的Te层。势垒层23是由厚度为0.2nm、0.3nm或0.5nm的Ti氧化物或Zr氧化物制成。这里，制造了七种存储元件(示例1～7)，在每个存储元件中，设定电阻变化层22具有167S/m的电导率，设定势垒层在改变氧化(或氮化)条件下具有达到电阻变化层22的电导率的200倍的变化电导率。具体地，在示例1～7中，上述Ti或Zr膜在10torr的氧气环境下经历60或600秒的等离子体氧化，使得势垒层23调整成具有达到电阻变化层22的电导率的200倍的电导率，即，1、2.5、8、18、30、100和200倍。在上述示例1～7中，相对势垒层23的电导率的每个值，对重复操作的可能次数进行计数。注意，对于上述计数，使用图4的电路，写入时的栅极电压是1.6V，脉冲施加电压为3V、脉冲宽度为10ns，擦除时的栅极电压为3.0V，脉冲施加电压为2.0V，脉冲宽度为10ns。
对于任何记录数据的解调，当写入后的电阻值与擦除后的电阻值的比为2倍以上时，能够进行解调。鉴于此，在示例1～7中，对次数进行计数，直至写入之后的电阻值与擦除后的电阻值的比变成两倍以下。
图6表示示例1～7中的势垒层23的各电导率值与对应的重复操作的可能次数之间的关系。图6示出了：在势垒层23的电导率为电阻变化层22的电导率的10倍以上且200倍以下的情况下，重复操作的可能次数为10万次以上。另外，在势垒层23的电导率为电阻变化层22的电导率的20倍以上且100倍以下的情况下，重复操作的可能次数为100万次以上，由此能够获得更稳定的电阻变化开关特性。
这里，对于最佳结构，离子源层21可具体地由诸如Zr等过渡金属制成。由于通过上述结构使离子源层中的硫族化物膜稳定，所以这种结构是期望的。这里，尽管Al也用作移动离子，但由于在形成Al4Te6时Al的熔点变得比Te的熔点高，所以Al也可用作构造体。另外，在上述实施例等中，Te用作形成阴离子的硫族化物材料，然而也可使用S或Se。然而，期望地，优选的硫族化物材料是比离子源层21中的阳离子更难以移动的材料。
另外，对于在电阻变化层22中通过电压施加实现的电阻变化的控制性，如上所述，重要因素是对反应速度和扩散速度的控制。基本上，反应速度响应于高电平电压的施加而以指数方式增加，但扩散速度不以指数方式增加，而是更接近于线性增加。因而，为了改善控制性，所使用的电压优选地尽可能地低，并期望慢操作。
虽然参照实施例和示例说明了本发明，但上述说明仅是示例性的，而非限制性的。应当理解，可以有许多其他的变形和修改。
例如，在上述实施例和示例中，具体说明了存储元件1的结构和存储器单元阵列2的结构。然而，并非必须设置所有的层，或者也可设置其它的层。
另外，例如，上述实施例和示例中的层的材料、膜形成方法和条件等当然也不是限制性的，也可以使用其它任何材料或其它任何膜形成方法。例如，离子源层21可添加有其它任何金属元素，如，Ti、Hf、V、Nb、Ta、Cr、Mo或W。另外，除Cu、Ag和锌(Zn)之外，也可添加镍(Ni)等。
在上述实施例和示例中，尽管举例说明了移动离子是阳离子的存储元件1，但这当然不是限制性的，也适用使用阴离子的ReRAM。

Claims (9)

1.一种存储元件，其依次包括第一电极、存储层和第二电极，其中，所述存储层包括：
离子源层，其设置在所述第二电极一侧，
电阻变化层，其设置在所述离子源层和所述第一电极之间，及
势垒层，其设置在所述电阻变化层和所述第一电极之间，且其电导率高于所述电阻变化层的电导率，
其中，所述离子源层是MTe/含有M的离子源层的层叠结构，其中M是容易与Te发生反应的金属元素。
2.如权利要求1所述的存储元件，其中，所述势垒层的电导率为所述电阻变化层的电导率的10倍以上且200倍以下。
3.如权利要求1或2所述的存储元件，其中，所述势垒层包括钛、铪、钒、铌、钽、铬、钼或锆这些元素的氧化物或氮化物。
4.如权利要求1或2所述的存储元件，其中，所述离子源层包括硅、锆和铝中的一种或多种元素，以及铜、银、锗、锌、锆、钛、铪、钒、铌、钽、铬、钼和钨中的一种或多种金属元素。
5.如权利要求1或2所述的存储元件，其中，所述离子源层包括硅、锆和铝中的一种或多种元素。
6.如权利要求4所述的存储元件，其中，响应于向所述第一电极和所述第二电极施加电压，所述电阻变化层的电阻值通过在所述电阻变化层中形成包括所述金属元素的低电阻部分来改变。
7.如权利要求4所述的存储元件，其中，所述离子源层还包括硫、硒和碲中的一种或多种。
8.如权利要求5所述的存储元件，其中，所述离子源层还包括硫、硒和碲中的一种或多种。
9.一种存储装置，其包括：
多个存储元件；及
脉冲施加部，其选择性地向所述存储元件施加电压脉冲或电流脉冲，
其中，各所述存储元件为权利要求1～8中任一项所述的存储元件。
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